JPS61235953A - １チツプマイクロコンピユ−タ - Google Patents
１チツプマイクロコンピユ−タInfo
- Publication number
- JPS61235953A JPS61235953A JP60076540A JP7654085A JPS61235953A JP S61235953 A JPS61235953 A JP S61235953A JP 60076540 A JP60076540 A JP 60076540A JP 7654085 A JP7654085 A JP 7654085A JP S61235953 A JPS61235953 A JP S61235953A
- Authority
- JP
- Japan
- Prior art keywords
- eprom
- test
- chip microcomputer
- semiconductor substrate
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/221—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test buses, lines or interfaces, e.g. stuck-at or open line faults
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- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、１チップマイクロコンピュータに関するも
ので、例えば、情報処理のためのプログラムが格納され
るＲＯＭ （リード・オンリー・メモリ）が内蔵のＥＦ
ＲＯＭにより構成されたものに利用して有効な技術に関
するものである。
ので、例えば、情報処理のためのプログラムが格納され
るＲＯＭ （リード・オンリー・メモリ）が内蔵のＥＦ
ＲＯＭにより構成されたものに利用して有効な技術に関
するものである。
１チツプのマイクロコンビエータにあっては、内蔵のＲ
ＯＭに書込まれたプログラムに従って所定の情報処理を
行うものである。本願発明者等にあっては、この発明に
先立って上記内蔵ＲＯＭとしてＥＰＲＯＭ （エレクト
リカリ・プログラマブル・リード・オンリー・メモリ）
を利用することを考えた。このようにＥＰＲＯＭを用い
ることによって、ユーザーが希望する情報処理機能を持
った１チツプのマイクロコンピュータを逸早く提供でき
るとともに量産性の向上を図ることができる・ものとな
る。すなわち、上記内蔵ＲＯＭとしてマスク型ＲＯＭを
用いると、そのプログラム書き込みのための各種マスク
の製造、及びその製造に時間を費やしてしまうからであ
る。
ＯＭに書込まれたプログラムに従って所定の情報処理を
行うものである。本願発明者等にあっては、この発明に
先立って上記内蔵ＲＯＭとしてＥＰＲＯＭ （エレクト
リカリ・プログラマブル・リード・オンリー・メモリ）
を利用することを考えた。このようにＥＰＲＯＭを用い
ることによって、ユーザーが希望する情報処理機能を持
った１チツプのマイクロコンピュータを逸早く提供でき
るとともに量産性の向上を図ることができる・ものとな
る。すなわち、上記内蔵ＲＯＭとしてマスク型ＲＯＭを
用いると、そのプログラム書き込みのための各種マスク
の製造、及びその製造に時間を費やしてしまうからであ
る。
ところが、上記のようにＥＰＲＯＭを用いた場合、その
テスティングに長時間を費やすものとなる。すなわち、
マイクロコンピュータ自体の動作試験と、上記ＥＰＲＯ
Ｍへのプログラムの書込みの確認をそのプログラムの実
行を通して間欠的に確認するため、膨大なテストステッ
プが必要になってしまう。また、上記マイクロプロセッ
サの動作試験、ＥＰＲＯＭの書込み／読み出しくそのプ
ログラムの実行）毎に、同じポンディングパッド（入力
端子／出力端子）の表面に２〜３回にわたって電気的な
接続を得るためのプローブを圧着させる必要がある。こ
のため、ポンディングパッドの表面に複数の傷がつき、
これが原因となって組立工程においてボンダビリティを
低下させるという問題の生じることが判明した。
テスティングに長時間を費やすものとなる。すなわち、
マイクロコンピュータ自体の動作試験と、上記ＥＰＲＯ
Ｍへのプログラムの書込みの確認をそのプログラムの実
行を通して間欠的に確認するため、膨大なテストステッ
プが必要になってしまう。また、上記マイクロプロセッ
サの動作試験、ＥＰＲＯＭの書込み／読み出しくそのプ
ログラムの実行）毎に、同じポンディングパッド（入力
端子／出力端子）の表面に２〜３回にわたって電気的な
接続を得るためのプローブを圧着させる必要がある。こ
のため、ポンディングパッドの表面に複数の傷がつき、
これが原因となって組立工程においてボンダビリティを
低下させるという問題の生じることが判明した。
なお、ＥＰＲＯＭに関しては、例えば特開昭５４−１５
２９３３号参照、外付けのＥＦＲＯＭを用いた１チフプ
マイクロコンピユータに関しては、例えば■日立製作所
昭和５８年９月発行「日立マイクロコンピュータ デー
タブック／８ビツトシングルチツプ１の頁５６６参照。
２９３３号参照、外付けのＥＦＲＯＭを用いた１チフプ
マイクロコンピユータに関しては、例えば■日立製作所
昭和５８年９月発行「日立マイクロコンピュータ デー
タブック／８ビツトシングルチツプ１の頁５６６参照。
この発明の目的は、簡単な構成によりテスト時間の短縮
化と高信頼性の１チップマイクロコンピュータを提供す
ることにある。
化と高信頼性の１チップマイクロコンピュータを提供す
ることにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、電気的な書込みによって情報処理プログラム
が格納される内蔵のプログラマブルＲＯＭにテスト用の
電極を設けて、この電極を介してそのテトスを単独で行
うことができるようにするものである。
が格納される内蔵のプログラマブルＲＯＭにテスト用の
電極を設けて、この電極を介してそのテトスを単独で行
うことができるようにするものである。
（実施例〕
第１図には、この発明が通用された１チップマイクロコ
ンピュータの一実施例のブロック図が示されている。
ンピュータの一実施例のブロック図が示されている。
同図において、点線で囲まれた部分は集積回路ＬＳＩで
あり、ここに形成された各回路ブロックは、全体として
１チップマイクロコンピュータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのような１
個の半導体基板上において形成される。
あり、ここに形成された各回路ブロックは、全体として
１チップマイクロコンピュータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのような１
個の半導体基板上において形成される。
記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。
あり、その主要構成ブロックが代表として例示的に示さ
れている。
Ａはアキエムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。
はコンディションコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。
このようなマイクロプロセッサＣＰＵの構成は、例えば
、■オーム社から昭和５３年４月１０日に発行されたｒ
マイクロコンピュータの基礎Ｊ矢田光治著によって公知
であるので、その詳細な説明を省略する。
、■オーム社から昭和５３年４月１０日に発行されたｒ
マイクロコンピュータの基礎Ｊ矢田光治著によって公知
であるので、その詳細な説明を省略する。
記号Ｉ１０で示されているのは、入出力ポートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ボートである。
記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。
このタイマーは、カウンタＣ０ＵＴ、プリスケーラＰＲ
及びコントローラＣ０ＮＴとによって構成される。
及びコントローラＣ０ＮＴとによって構成される。
記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。
メモリであり、主として一時データの記憶回路として用
いられる。
記号ＥＰＲＯＭで示されているのは、エレクトリカリツ
ク・プログラマブル・リード・オンリー・メモリであり
、各種情報処理のためのプログラムが書込まれる。
ク・プログラマブル・リード・オンリー・メモリであり
、各種情報処理のためのプログラムが書込まれる。
以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバスとが含ま
れるものである。なお、バスＢＵＳは、外部端子ＡＤＤ
に結合されている。
中心としバスＢＵＳによって相互に接続されている。こ
のバスＢＵＳには、データバスとアドレスバスとが含ま
れるものである。なお、バスＢＵＳは、外部端子ＡＤＤ
に結合されている。
この実施例のマイクロコンピュータにおいては、上記Ｅ
ＦＲＯＭを用いることから、その書き込み等の制御回路
ＷＣＯＮが設けられる。この制御回路ＷＣＯＮは、外部
端子Ｖｌ）Ｇ）から供給された電圧レベルを識別して、
書き込み／読み出し動作モードの制御や、その書き込み
高電圧を上記ＥＦＲＯＭに供給する０例えば、外部端子
ＶＰＰから内部電源電圧Ｖｃｃのような比較的低い電圧
（５ｖ）又は回路の接地電位（０■）が供給されると、
ＣＰＵによってＥＰＲＯＭが選択された時に読み出し動
作モードになる。一方、外部端子ｖｐｐからＥＰＲＯＭ
の書き込み用の高電圧（例えば約１２ｖ）が供給される
と、ＥＦＲＯＭのデータ人カバソファが動作状態にされ
るとともに、データバスから供給された情報に従い、上
記高電圧ｖｐｐを利用して形成された論理“０”の書き
込み信号が加工形成され、選択されたメモリセル（ＦＡ
ＭＯ３）ランジスタ）に論理“Ｏ″の書き込みが行われ
る。なお、この時には、外部端子から供給されるアドレ
ス信号によってＥＦＲＯＭのアドレッシングが行われる
。
ＦＲＯＭを用いることから、その書き込み等の制御回路
ＷＣＯＮが設けられる。この制御回路ＷＣＯＮは、外部
端子Ｖｌ）Ｇ）から供給された電圧レベルを識別して、
書き込み／読み出し動作モードの制御や、その書き込み
高電圧を上記ＥＦＲＯＭに供給する０例えば、外部端子
ＶＰＰから内部電源電圧Ｖｃｃのような比較的低い電圧
（５ｖ）又は回路の接地電位（０■）が供給されると、
ＣＰＵによってＥＰＲＯＭが選択された時に読み出し動
作モードになる。一方、外部端子ｖｐｐからＥＰＲＯＭ
の書き込み用の高電圧（例えば約１２ｖ）が供給される
と、ＥＦＲＯＭのデータ人カバソファが動作状態にされ
るとともに、データバスから供給された情報に従い、上
記高電圧ｖｐｐを利用して形成された論理“０”の書き
込み信号が加工形成され、選択されたメモリセル（ＦＡ
ＭＯ３）ランジスタ）に論理“Ｏ″の書き込みが行われ
る。なお、この時には、外部端子から供給されるアドレ
ス信号によってＥＦＲＯＭのアドレッシングが行われる
。
第２図には、上記１チップマイクロコンピュータの一実
施例の概略レイアウト図が示されている。
施例の概略レイアウト図が示されている。
同図において、半導体基板上（ＬＳＩ）上には、大きく
別けて破線で囲まれた部分に示したようなマイクロプロ
セッサＣＰＵ、入出力回路Ｉ１０、上記第１図に示した
発振回路ＯＳＣ，カウンタ回路Ｃ０ＵＴ、プリスケーラ
ＰＲ及びコントローラＣ０ＮＴ等からなるタイマー回路
ＴＭ並びにＲＡＭと、実線で示したＥＯＲＯＭからなる
。上記半導体基板の周辺部分には、電源端子、入力端子
。
別けて破線で囲まれた部分に示したようなマイクロプロ
セッサＣＰＵ、入出力回路Ｉ１０、上記第１図に示した
発振回路ＯＳＣ，カウンタ回路Ｃ０ＵＴ、プリスケーラ
ＰＲ及びコントローラＣ０ＮＴ等からなるタイマー回路
ＴＭ並びにＲＡＭと、実線で示したＥＯＲＯＭからなる
。上記半導体基板の周辺部分には、電源端子、入力端子
。
出力端子及び各種制御端子等に結合されるポンディング
パッドＰが配置される。これらのポンディングパッドＰ
とは別にＥＰＲＯＭの周辺部には、そのテスト用の電極
（パッド）ＴＰが設けられる。
パッドＰが配置される。これらのポンディングパッドＰ
とは別にＥＰＲＯＭの周辺部には、そのテスト用の電極
（パッド）ＴＰが設けられる。
なお、このパッドＴＰは、上記半導体基板の周辺部分に
余分なスペースがあれば、上記ポンディングパッドに並
べて配置するものであってもよい。
余分なスペースがあれば、上記ポンディングパッドに並
べて配置するものであってもよい。
なお、テスト用のパッドは、半導体ウェハ上に完成され
た１チップマイクロコンピュータのテストの時にのみ使
用され、外部端子に接続されるものではない。
た１チップマイクロコンピュータのテストの時にのみ使
用され、外部端子に接続されるものではない。
この実施例の１チップマイクロコンピュータの各種テス
ティングには、上記ポンディングパッドＰを利用してマ
イクロプロセッサＣＰＵ等の直流試験や機能試験等が行
われる。これに対して、ＥＰＲＯＭのテスティングは上
記テスト用のパッドを利用して、メモリテスターによっ
てＥＦＲＯＭの書込み／読み出し等のテストが単独で行
われるものである。このようにＥＰＲＯＭに対してテス
ト用のパッドを設けるという簡単な構成によって、直接
的なＥＦＲＯＭの各種テストを短時間で行うことができ
るものとなる。
ティングには、上記ポンディングパッドＰを利用してマ
イクロプロセッサＣＰＵ等の直流試験や機能試験等が行
われる。これに対して、ＥＰＲＯＭのテスティングは上
記テスト用のパッドを利用して、メモリテスターによっ
てＥＦＲＯＭの書込み／読み出し等のテストが単独で行
われるものである。このようにＥＰＲＯＭに対してテス
ト用のパッドを設けるという簡単な構成によって、直接
的なＥＦＲＯＭの各種テストを短時間で行うことができ
るものとなる。
（１）情報処理プログラムが格納される内蔵のプログラ
マブルＲＯＭに、テスト用のパッドを設けることにより
、このバンドを介してＥ Ｆ ＲＯＭの各種テストを短
時間で効率良く行うことができるという効果が得られる
。
マブルＲＯＭに、テスト用のパッドを設けることにより
、このバンドを介してＥ Ｆ ＲＯＭの各種テストを短
時間で効率良く行うことができるという効果が得られる
。
（２）上記（１）により、より精度の高いＥＰＲＯＭの
評価を行うことができるから信頼性の向上を図ることが
できるという効果が得られる。
評価を行うことができるから信頼性の向上を図ることが
できるという効果が得られる。
（３）マイクロプロセッサ等のテストとＥＦＲＯＭのテ
ストに使用されるパッドが異なるため、外部端子へ結合
されるポンディングパッドの表面の傷を必要最小にでき
る。これによって、組立工程でのボンダビリティの低下
を防止でき、上記（２）と相俟っていっそうの信頼性の
向上を図ることができるという効果が得られる。
ストに使用されるパッドが異なるため、外部端子へ結合
されるポンディングパッドの表面の傷を必要最小にでき
る。これによって、組立工程でのボンダビリティの低下
を防止でき、上記（２）と相俟っていっそうの信頼性の
向上を図ることができるという効果が得られる。
（４）上記（１）によりＥＦＲＯＭを単独でテストする
ためのパッドの数は比較的少ないため、例えば複数チッ
プのＥＦＲＯＭに対して同時にブロービングを行うこと
ができる。これによって、複数チップのＥＰＲＯＭのテ
ストを並行して行うことができるからテスト時間をより
いっそう短くすることもできるという効果が得られる。
ためのパッドの数は比較的少ないため、例えば複数チッ
プのＥＦＲＯＭに対して同時にブロービングを行うこと
ができる。これによって、複数チップのＥＰＲＯＭのテ
ストを並行して行うことができるからテスト時間をより
いっそう短くすることもできるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、プログラマブ
ルＲＯＭは、ＥＦＲＯＭに代えて電気的に消去もできる
ＥＥＰＲＯＭを用いるものであってもよい。また、１チ
ツプのマイクロコンピュータには、その機能に応じて例
えばＡ／Ｄ変換回路等を搭載させるものであってもよい
。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、プログラマブ
ルＲＯＭは、ＥＦＲＯＭに代えて電気的に消去もできる
ＥＥＰＲＯＭを用いるものであってもよい。また、１チ
ツプのマイクロコンピュータには、その機能に応じて例
えばＡ／Ｄ変換回路等を搭載させるものであってもよい
。
この発明は、電気的に書き込みを行うことができるプロ
グラマブルＲＯＭを内蔵したｌチフブマイクロコンピュ
ータに広く利用できるものである。
グラマブルＲＯＭを内蔵したｌチフブマイクロコンピュ
ータに広く利用できるものである。
第１図は−この発明が通用された１チップマイクロコン
ピュータの一実施例を示すブロック図、第２図は、その
概略レイアウト図である。
ピュータの一実施例を示すブロック図、第２図は、その
概略レイアウト図である。
Claims (1)
- 【特許請求の範囲】 １、電気的に書き込むことが可能な内蔵のプログラマブ
ルＲＯＭと、上記プログラマブルＲＯＭに対するテスト
用の電極とを持つことを特徴とする１チップマイクロコ
ンピュータ。 ２、上記プログラマブルＲＯＭは、ＥＰＲＯＭであるこ
とを特徴とする特許請求の範囲第１項記載の１チップマ
イクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076540A JPS61235953A (ja) | 1985-04-12 | 1985-04-12 | １チツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60076540A JPS61235953A (ja) | 1985-04-12 | 1985-04-12 | １チツプマイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61235953A true JPS61235953A (ja) | 1986-10-21 |
Family
ID=13608099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60076540A Pending JPS61235953A (ja) | 1985-04-12 | 1985-04-12 | １チツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61235953A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656940A1 (fr) * | 1990-01-09 | 1991-07-12 | Sgs Thomson Microelectronics | Circuit integre a microprocesseur fonctionnant en mode rom interne et eprom externe. |
| WO2002057921A1 (en) * | 2001-01-19 | 2002-07-25 | Hitachi,Ltd | Electronic circuit device |
| JP2007188931A (ja) * | 2006-01-11 | 2007-07-26 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-04-12 JP JP60076540A patent/JPS61235953A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656940A1 (fr) * | 1990-01-09 | 1991-07-12 | Sgs Thomson Microelectronics | Circuit integre a microprocesseur fonctionnant en mode rom interne et eprom externe. |
| US5751940A (en) * | 1990-01-09 | 1998-05-12 | Sgs Thomson Microelectronics, S.A. | Microprocessor integrated circuit working in internal ROM and external RAM mode |
| WO2002057921A1 (en) * | 2001-01-19 | 2002-07-25 | Hitachi,Ltd | Electronic circuit device |
| US7091598B2 (en) | 2001-01-19 | 2006-08-15 | Renesas Technology Corporation | Electronic circuit device |
| US7323771B2 (en) | 2001-01-19 | 2008-01-29 | Renesas Technology Corporation | Electronic circuit device |
| US7371687B2 (en) | 2001-01-19 | 2008-05-13 | Renesas Technology Corporation | Electronic circuit device |
| JP2007188931A (ja) * | 2006-01-11 | 2007-07-26 | Toshiba Corp | 半導体装置 |
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