JPH05241880A - マイクロプロセッサ、及びエミュレータ - Google Patents
マイクロプロセッサ、及びエミュレータInfo
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- JPH05241880A JPH05241880A JP4039222A JP3922292A JPH05241880A JP H05241880 A JPH05241880 A JP H05241880A JP 4039222 A JP4039222 A JP 4039222A JP 3922292 A JP3922292 A JP 3922292A JP H05241880 A JPH05241880 A JP H05241880A
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- Japan
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- chip
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- data transmission
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Abstract
(57)【要約】
【目的】 本発明の目的は、少ない専用リード端子数
で、より多くのデバッグ情報の外部出力を可能とする技
術を提供することにある。 【構成】 チップ内部のデバッグ情報をシリアルデータ
に変換してそれをチップの外部に出力するためのデータ
送信部７８Ａと、このデータ送信部７８Ａによるシリア
ルデータ出力を制御するためのデータ送信制御部７８Ｂ
とを含むデバッグモニタ７８を設け、プロセッサ７４内
部のデバッグ情報をシリアルデータに変換してチップ外
部に出力することにより、デバッグ情報出力のための専
用リード端子の減少を図る。
で、より多くのデバッグ情報の外部出力を可能とする技
術を提供することにある。 【構成】 チップ内部のデバッグ情報をシリアルデータ
に変換してそれをチップの外部に出力するためのデータ
送信部７８Ａと、このデータ送信部７８Ａによるシリア
ルデータ出力を制御するためのデータ送信制御部７８Ｂ
とを含むデバッグモニタ７８を設け、プロセッサ７４内
部のデバッグ情報をシリアルデータに変換してチップ外
部に出力することにより、デバッグ情報出力のための専
用リード端子の減少を図る。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
チップ内部のデバッグ情報をチップ外部に出力するため
の技術に関し、例えばインサーキット・エミュレータに
搭載されるエミュレーション専用のマイクロプロセッサ
（エミュレーション用プロセッサという）に適用して有
効な技術に関する。
チップ内部のデバッグ情報をチップ外部に出力するため
の技術に関し、例えばインサーキット・エミュレータに
搭載されるエミュレーション専用のマイクロプロセッサ
（エミュレーション用プロセッサという）に適用して有
効な技術に関する。
【０００２】
【従来の技術】シングルチップマイクロコンピュータ
は、ＣＰＵ（セントラル・プロセッシング・ユニット）
を中心に所要の周辺回路が１個の半導体基板に含まれて
いて、特定用途若しくは特定ユーザ向けのものにあって
は、その動作プログラムを保有するＲＯＭを内蔵する。
一方、汎用利用可能なシングルチップマイクロコンピュ
ータはその動作プログラムを内蔵せず、必要な動作プロ
グラムをその用途に応じて外部メモリから得ることにな
る。そのようなマイクロコンピュータを応用したシステ
ムの開発において、その応用システムのデバッグやその
システムの詳細な評価を行うため、インサーキット・エ
ミュレータが使用されている。かかるインサーキット・
エミュレータは、ソフトウェア開発用の親計算機（ホス
トコンピュータ）などのシステム開発装置と、開発中の
応用機器との間に接続され、その応用機器に含まれるマ
イクロプロセッサ（ターゲットマイクロプロセッサ）の
機能を代行する一方でデバッガとしての機能を持ち、詳
細なシステムデバッグを支援する。
は、ＣＰＵ（セントラル・プロセッシング・ユニット）
を中心に所要の周辺回路が１個の半導体基板に含まれて
いて、特定用途若しくは特定ユーザ向けのものにあって
は、その動作プログラムを保有するＲＯＭを内蔵する。
一方、汎用利用可能なシングルチップマイクロコンピュ
ータはその動作プログラムを内蔵せず、必要な動作プロ
グラムをその用途に応じて外部メモリから得ることにな
る。そのようなマイクロコンピュータを応用したシステ
ムの開発において、その応用システムのデバッグやその
システムの詳細な評価を行うため、インサーキット・エ
ミュレータが使用されている。かかるインサーキット・
エミュレータは、ソフトウェア開発用の親計算機（ホス
トコンピュータ）などのシステム開発装置と、開発中の
応用機器との間に接続され、その応用機器に含まれるマ
イクロプロセッサ（ターゲットマイクロプロセッサ）の
機能を代行する一方でデバッガとしての機能を持ち、詳
細なシステムデバッグを支援する。
【０００３】尚、シングルチップマイクロコンピュータ
について記載された文献の例としては、昭和６３年１２
月株式会社日立製作所発行の「日立シングルチップマイ
クロコンピュータＨ８／５３２，ＨＤ６４７５３２８，
ＨＤ６４３５３２８ハードウェアマニュアル」があり、
また、インサーキット・エミュレータについて記載され
た文献の例としては、昭和６３年１０月１日に日立マイ
クロコンピュータエンジニアリング株式会社より発行さ
れた「日立マイコン技報（第２巻、第２号）」がある。
について記載された文献の例としては、昭和６３年１２
月株式会社日立製作所発行の「日立シングルチップマイ
クロコンピュータＨ８／５３２，ＨＤ６４７５３２８，
ＨＤ６４３５３２８ハードウェアマニュアル」があり、
また、インサーキット・エミュレータについて記載され
た文献の例としては、昭和６３年１０月１日に日立マイ
クロコンピュータエンジニアリング株式会社より発行さ
れた「日立マイコン技報（第２巻、第２号）」がある。
【０００４】
【発明が解決しようとする課題】エミュレーション用プ
ロセッサのデバッグ情報、例えばレジスタ値、ポート
値、内部バス値などを外部に出力するために、複数本の
専用リード端子を当該プロセッサに設ける必要がある。
しかしながら、エミュレーション用プロセッサのパッケ
ージに取付け可能なリード端子数の制限により、デバッ
グのために必要となる全ての情報を外部に出力するのに
必要とされる数だけ専用リード端子を設けることは困難
である。このため、従来のエミュレーション用プロセッ
サにおいては、外部に出力されるデバッグ情報に制限が
あった。
ロセッサのデバッグ情報、例えばレジスタ値、ポート
値、内部バス値などを外部に出力するために、複数本の
専用リード端子を当該プロセッサに設ける必要がある。
しかしながら、エミュレーション用プロセッサのパッケ
ージに取付け可能なリード端子数の制限により、デバッ
グのために必要となる全ての情報を外部に出力するのに
必要とされる数だけ専用リード端子を設けることは困難
である。このため、従来のエミュレーション用プロセッ
サにおいては、外部に出力されるデバッグ情報に制限が
あった。
【０００５】本発明の目的は、少ない専用リード端子数
で、より多くのデバッグ情報の外部出力を可能とする技
術を提供することにある。
で、より多くのデバッグ情報の外部出力を可能とする技
術を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、第１の手段として、チップ内部
のデバッグ情報をシリアルデータに変換してそれをチッ
プの外部に出力するためのデータ送信部と、このデータ
送信部によるシリアルデータ出力を制御するためのデー
タ送信制御部とを含んでマイクロプロセッサを構成する
ものである。このとき、上記データ送信制御部は、シリ
アルデータ出力が所定の時間間隔で行われるように上記
データ送信部を制御するように、また、チップ内部のデ
バッグ情報が変化する毎にシリアルデータ出力が行われ
るように、さらにはチップ外部からデータ転送の要求が
あった場合にシリアルデータ出力が行われるように構成
することができる。
のデバッグ情報をシリアルデータに変換してそれをチッ
プの外部に出力するためのデータ送信部と、このデータ
送信部によるシリアルデータ出力を制御するためのデー
タ送信制御部とを含んでマイクロプロセッサを構成する
ものである。このとき、上記データ送信制御部は、シリ
アルデータ出力が所定の時間間隔で行われるように上記
データ送信部を制御するように、また、チップ内部のデ
バッグ情報が変化する毎にシリアルデータ出力が行われ
るように、さらにはチップ外部からデータ転送の要求が
あった場合にシリアルデータ出力が行われるように構成
することができる。
【０００９】そして第２の手段として、上記のように構
成されたマイクロプロセッサと、このマイクロプロセッ
サからシリアル形式で出力されたデバッグ情報をパラレ
ル形式に変換するための変換回路とを含んでエミュレー
タを構成するものである。
成されたマイクロプロセッサと、このマイクロプロセッ
サからシリアル形式で出力されたデバッグ情報をパラレ
ル形式に変換するための変換回路とを含んでエミュレー
タを構成するものである。
【００１０】
【作用】上記した手段によれば、上記データ送信部は、
チップ内部のデバッグ情報をシリアルデータに変換して
それをチップ外部に出力し、このことが、デバッグ情報
の外部出力に要する専用リード端子数の減少を可能とす
る。
チップ内部のデバッグ情報をシリアルデータに変換して
それをチップ外部に出力し、このことが、デバッグ情報
の外部出力に要する専用リード端子数の減少を可能とす
る。
【００１１】
【実施例】第１図には本発明の一実施例であるインサー
キット・エミュレータを含むシステムが示される。
キット・エミュレータを含むシステムが示される。
【００１２】図１においてインサーキット・エミュレー
タは、エミュレータ本体４０と、エミュレーションバス
６０を介して当該エミュレータ本体４０に結合されたポ
ッド７０とを含む。ポッド７０には、コネクタ７６を介
してインタフェースケーブル９０が接続される。インタ
ーフェースケーブル９０の先端は、マイクロプロセッサ
応用機器としてのターゲットシステム８０に設けられた
ターゲットプロセッサ取付け用ソケット（ＩＣソケット
などと称される）に結合される。ポッド７０にはソケッ
ト７５が設けられ、このソケット７５には、ターゲット
システム８０に搭載されるべきマイクロプロセッサと等
価なエミュレーション用プロセッサ７４が搭載され、当
該プロセッサ７４によってターゲットプログラムの実行
が可能とされる。このエミュレーション用プロセッサ７
４には複数のリード端子Ｐｉが設けられ、そのうちＰ１
００で示されるリード端子からは、後に詳述するように
チップ内部のデバッグ情報がシリアルデータとして出力
されるようになっている。このリード端子Ｐ１００に
は、当該リード端子Ｐ１００から出力されたシリアルデ
ータをパラレルデータに変換するための変換部７３が結
合され、当該変換部７３の後段には、当該変換部７３の
パラレル出力データを保持するためのラッチ回路７２が
配置される。ラッチ回路７２の保持データはコネクタ７
１を介してエミュレータ本体４０に伝達されるようにな
っている。
タは、エミュレータ本体４０と、エミュレーションバス
６０を介して当該エミュレータ本体４０に結合されたポ
ッド７０とを含む。ポッド７０には、コネクタ７６を介
してインタフェースケーブル９０が接続される。インタ
ーフェースケーブル９０の先端は、マイクロプロセッサ
応用機器としてのターゲットシステム８０に設けられた
ターゲットプロセッサ取付け用ソケット（ＩＣソケット
などと称される）に結合される。ポッド７０にはソケッ
ト７５が設けられ、このソケット７５には、ターゲット
システム８０に搭載されるべきマイクロプロセッサと等
価なエミュレーション用プロセッサ７４が搭載され、当
該プロセッサ７４によってターゲットプログラムの実行
が可能とされる。このエミュレーション用プロセッサ７
４には複数のリード端子Ｐｉが設けられ、そのうちＰ１
００で示されるリード端子からは、後に詳述するように
チップ内部のデバッグ情報がシリアルデータとして出力
されるようになっている。このリード端子Ｐ１００に
は、当該リード端子Ｐ１００から出力されたシリアルデ
ータをパラレルデータに変換するための変換部７３が結
合され、当該変換部７３の後段には、当該変換部７３の
パラレル出力データを保持するためのラッチ回路７２が
配置される。ラッチ回路７２の保持データはコネクタ７
１を介してエミュレータ本体４０に伝達されるようにな
っている。
【００１３】図２には上記エミュレータ本体４０の詳細
な構成例が示される。
な構成例が示される。
【００１４】図２に示されるように、エミュレーション
バス６０には、エミュレーション用プロセッサ７４がタ
ーゲットマイクロプロセッサの機能を代行する際に当該
プロセッサ７４の所定の状態切換えを行うためのエミュ
レーション制御回路４２、エミュレーション用プロセッ
サ７４の制御状態やエミュレーションバス６０の状態を
監視することによってターゲットプログラムの実行を実
質的に停止させるためのブレークコントロール回路４
３、エミュレーションバス６０に与えられるアドレスや
データ並びに制御信号を逐次トレースして蓄えるトレー
ス回路４４、ターゲットシステム８０に含まれるべきデ
ータメモリやプログラムメモリを代行するための代行メ
モリ４１がそれぞれ結合される。上記エミュレーション
制御回路４２、ブレークコントロール回路４３、トレー
ス回路４４、及び代行メモリ４１は、システムバス４５
を通じてコントロール用マイクロプロセッサ（コントロ
ールプロセッサと称する）４６の制御を受けるようにな
っている。システムバス４５には、ホストインタフェー
ス４７が結合され、このホストインタフェース４７を介
してシステム開発装置５０が結合される。
バス６０には、エミュレーション用プロセッサ７４がタ
ーゲットマイクロプロセッサの機能を代行する際に当該
プロセッサ７４の所定の状態切換えを行うためのエミュ
レーション制御回路４２、エミュレーション用プロセッ
サ７４の制御状態やエミュレーションバス６０の状態を
監視することによってターゲットプログラムの実行を実
質的に停止させるためのブレークコントロール回路４
３、エミュレーションバス６０に与えられるアドレスや
データ並びに制御信号を逐次トレースして蓄えるトレー
ス回路４４、ターゲットシステム８０に含まれるべきデ
ータメモリやプログラムメモリを代行するための代行メ
モリ４１がそれぞれ結合される。上記エミュレーション
制御回路４２、ブレークコントロール回路４３、トレー
ス回路４４、及び代行メモリ４１は、システムバス４５
を通じてコントロール用マイクロプロセッサ（コントロ
ールプロセッサと称する）４６の制御を受けるようにな
っている。システムバス４５には、ホストインタフェー
ス４７が結合され、このホストインタフェース４７を介
してシステム開発装置５０が結合される。
【００１５】図３には上記エミュレーション用プロセッ
サの７４の構成例が示される。
サの７４の構成例が示される。
【００１６】図３に示されるように、エミュレーション
用プロセッサ７４は、特に制限されないが、ＣＰＵ（中
央処理装置）３、３２ｋバイト記憶容量を持つのＲＯＭ
(リード・オンリ・メモリ）５、１ｋバイトの記憶容量
を持つＲＡＭ（ランダム・アクセス・メモリ）７、タイ
マ９、シリアルコミュニケーションインタフェース（Ｓ
ＣＩ）１１、Ａ／Ｄ変換器１３、割込みコントローラ１
５、並びに第１乃至第９ポート２１〜２９、チップ内部
のデバッグ情報をシリアルデータに変換するためのデバ
ッグモニタ７８などの機能ブロックを含み、それらは内
部アドレスバス３１や内部データバス３３などに共通接
続され、公知の半導体集積回路製造技術によって単結晶
シリコンなどの一つの半導体基板に形成されている。
用プロセッサ７４は、特に制限されないが、ＣＰＵ（中
央処理装置）３、３２ｋバイト記憶容量を持つのＲＯＭ
(リード・オンリ・メモリ）５、１ｋバイトの記憶容量
を持つＲＡＭ（ランダム・アクセス・メモリ）７、タイ
マ９、シリアルコミュニケーションインタフェース（Ｓ
ＣＩ）１１、Ａ／Ｄ変換器１３、割込みコントローラ１
５、並びに第１乃至第９ポート２１〜２９、チップ内部
のデバッグ情報をシリアルデータに変換するためのデバ
ッグモニタ７８などの機能ブロックを含み、それらは内
部アドレスバス３１や内部データバス３３などに共通接
続され、公知の半導体集積回路製造技術によって単結晶
シリコンなどの一つの半導体基板に形成されている。
【００１７】本実施例におけるエミュレーション用プロ
セッサ７４の内蔵メモリは前記ＲＡＭ７とＲＯＭ５であ
り、ＲＡＭ７はＣＰＵ３の作業領域又はデータの一時記
憶領域として利用される。ＲＯＭ５は、特に制限されな
いが、特定用途若しくは特定ユーザ向けの動作プログラ
ムを保有し、マスクＲＯＭ５によって構成される。この
ＲＯＭ５はマトリクス配置された多数のメモリセルトラ
ンジスタを有し、ユーザの要求仕様に基づいた固有のホ
トマスクを用いて例えば所定のメモリセルトランジスタ
に選択的にイオンを注入して情報が書込まれる。
セッサ７４の内蔵メモリは前記ＲＡＭ７とＲＯＭ５であ
り、ＲＡＭ７はＣＰＵ３の作業領域又はデータの一時記
憶領域として利用される。ＲＯＭ５は、特に制限されな
いが、特定用途若しくは特定ユーザ向けの動作プログラ
ムを保有し、マスクＲＯＭ５によって構成される。この
ＲＯＭ５はマトリクス配置された多数のメモリセルトラ
ンジスタを有し、ユーザの要求仕様に基づいた固有のホ
トマスクを用いて例えば所定のメモリセルトランジスタ
に選択的にイオンを注入して情報が書込まれる。
【００１８】さらに、本実施例プロセッサ７４には、多
数のリード端子、例えば第１乃至第９ポート２１〜２９
の入出力端子に結合されたリード端子Ｐ１０〜Ｐ１７，
Ｐ２０〜Ｐ２４，Ｐ３０〜Ｐ３７、Ｐ４０〜Ｐ４７、Ｐ
５０〜Ｐ５７、Ｐ６０〜Ｐ６３、Ｐ７０〜Ｐ７７、Ｐ８
０〜Ｐ８７、Ｐ９０〜Ｐ９７、さらに、上記デバッグモ
ニタ７８に結合されたリード端子Ｐ１００〜Ｐ１０４な
どが配置される。ここで、Ｐ１００はシリアルデータＤ
ＴＸＤの出力用リード端子、Ｐ１０１はシリアルデータ
出力のためのシリアルクロックＤＳＣＫ出力用のリード
端子、Ｐ１０２〜Ｐ１０４はシリアルデータ転送モード
切換え信号入力用のリード端子とされる。
数のリード端子、例えば第１乃至第９ポート２１〜２９
の入出力端子に結合されたリード端子Ｐ１０〜Ｐ１７，
Ｐ２０〜Ｐ２４，Ｐ３０〜Ｐ３７、Ｐ４０〜Ｐ４７、Ｐ
５０〜Ｐ５７、Ｐ６０〜Ｐ６３、Ｐ７０〜Ｐ７７、Ｐ８
０〜Ｐ８７、Ｐ９０〜Ｐ９７、さらに、上記デバッグモ
ニタ７８に結合されたリード端子Ｐ１００〜Ｐ１０４な
どが配置される。ここで、Ｐ１００はシリアルデータＤ
ＴＸＤの出力用リード端子、Ｐ１０１はシリアルデータ
出力のためのシリアルクロックＤＳＣＫ出力用のリード
端子、Ｐ１０２〜Ｐ１０４はシリアルデータ転送モード
切換え信号入力用のリード端子とされる。
【００１９】図４には上記デバッグモニタ７８の構成例
が示される。
が示される。
【００２０】図４に示されるように、このデバッグモニ
タ７８は、チップ内のデバッグ情報例えば第３ポート２
３、第４ポート２４の値をシリアルデータに変換してチ
ップ外部に出力するためのシリアルデータ送信部７８Ａ
と、このシリアルデータ送信部７８Ａによるシリアルデ
ータ出力を制御するためのデータ送信制御部７８Ｂとを
含む。シリアルデータ送信部７８Ａは、内部データバス
３３や、第３ポート２３、第４ポート２４に結合され、
パラレルデータとして得られるデバッグ情報をシリアル
データに変換してそれをリード端子Ｐ１００から外部出
力可能とする。データ送信制御部７８Ｂは、上記シリア
ルデータ出力を制御する。このデータ送信制御部７８Ｂ
には、データ転送モード切換えのための制御信号を取込
むためのリード端子Ｐ１０２〜Ｐ１０４が結合され、チ
ップ外部からデバッグ情報転送モードの切換えが可能と
される。例えばデバッグ情報のシリアルデータ出力が所
定の時間間隔で行われる第１モードや、チップ外部から
転送要求があった場合にシリアルデータ出力を開始する
第２モードの選択が可能とされる。この第２モードにお
いてリード端子Ｐ１０２〜１０４は、チップ外部からシ
リアルデータ出力開始指示を取込むのに利用される。こ
のようにデバッグ情報がシリアル形式でチップ外に出力
されるように構成することにより、デバッグ情報のチッ
プ外部出力のための専用端子は、シリアルデータＤＴＸ
Ｄの出力用リード端子Ｐ１００と、シリアルクロックＤ
ＳＣＫ出力用のリード端子Ｐ１０１となり、各種デバッ
グ情報をパラレル形式でチップ外に出力するように構成
された従来チップに比して、デバッグ情報出力のための
専用端子の減少を図ることができる。換言すれば、デバ
ッグ情報をシリアル形式で出力することにより、少ない
専用リード端子数で、より多くのデバッグ情報を外部出
力することができる。
タ７８は、チップ内のデバッグ情報例えば第３ポート２
３、第４ポート２４の値をシリアルデータに変換してチ
ップ外部に出力するためのシリアルデータ送信部７８Ａ
と、このシリアルデータ送信部７８Ａによるシリアルデ
ータ出力を制御するためのデータ送信制御部７８Ｂとを
含む。シリアルデータ送信部７８Ａは、内部データバス
３３や、第３ポート２３、第４ポート２４に結合され、
パラレルデータとして得られるデバッグ情報をシリアル
データに変換してそれをリード端子Ｐ１００から外部出
力可能とする。データ送信制御部７８Ｂは、上記シリア
ルデータ出力を制御する。このデータ送信制御部７８Ｂ
には、データ転送モード切換えのための制御信号を取込
むためのリード端子Ｐ１０２〜Ｐ１０４が結合され、チ
ップ外部からデバッグ情報転送モードの切換えが可能と
される。例えばデバッグ情報のシリアルデータ出力が所
定の時間間隔で行われる第１モードや、チップ外部から
転送要求があった場合にシリアルデータ出力を開始する
第２モードの選択が可能とされる。この第２モードにお
いてリード端子Ｐ１０２〜１０４は、チップ外部からシ
リアルデータ出力開始指示を取込むのに利用される。こ
のようにデバッグ情報がシリアル形式でチップ外に出力
されるように構成することにより、デバッグ情報のチッ
プ外部出力のための専用端子は、シリアルデータＤＴＸ
Ｄの出力用リード端子Ｐ１００と、シリアルクロックＤ
ＳＣＫ出力用のリード端子Ｐ１０１となり、各種デバッ
グ情報をパラレル形式でチップ外に出力するように構成
された従来チップに比して、デバッグ情報出力のための
専用端子の減少を図ることができる。換言すれば、デバ
ッグ情報をシリアル形式で出力することにより、少ない
専用リード端子数で、より多くのデバッグ情報を外部出
力することができる。
【００２１】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２２】（１）デバッグモニタ７８を含んでエミュ
レーション用プロセッサを構成することにより、当該プ
ロセッサ内部のデバッグ情報がシリアルデータに変換さ
れてチップ外部に出力されることから、少ない専用リー
ド端子数で、より多くのデバッグ情報の外部出力が可能
とされる。
レーション用プロセッサを構成することにより、当該プ
ロセッサ内部のデバッグ情報がシリアルデータに変換さ
れてチップ外部に出力されることから、少ない専用リー
ド端子数で、より多くのデバッグ情報の外部出力が可能
とされる。
【００２３】（２）データ転送モード切換え信号用リー
ド端子Ｐ１０２〜Ｐ１０４を設けたことにより、チップ
外部からの転送モード要求に応じてシリアルデータ転送
モードの変更が可能とされる。
ド端子Ｐ１０２〜Ｐ１０４を設けたことにより、チップ
外部からの転送モード要求に応じてシリアルデータ転送
モードの変更が可能とされる。
【００２４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２５】例えば、チップ内部のデバッグ情報が変化
する毎にシリアルデータ出力が行われるようにデータ送
信制御部７８Ｂによって制御するようにしてもよい。ま
た、デバッグ情報のシリアル出力が所定の時間間隔で行
われる場合においてその時間間隔をチップ外部から変更
可能としてもよい。また、上記実施例では、第３ポート
２３、第４ポート２４の値をシリアルデータに変換して
チップ外部に出力するように構成したが、内部バスを拡
張することにより他のポートの値、さらにはチップ内の
各種レジスタの値、ＣＰＵ３の内部バス値など、デバッ
グに利用され得る各種情報をシリアル形式でチップ外部
に出力するように構成することができる。
する毎にシリアルデータ出力が行われるようにデータ送
信制御部７８Ｂによって制御するようにしてもよい。ま
た、デバッグ情報のシリアル出力が所定の時間間隔で行
われる場合においてその時間間隔をチップ外部から変更
可能としてもよい。また、上記実施例では、第３ポート
２３、第４ポート２４の値をシリアルデータに変換して
チップ外部に出力するように構成したが、内部バスを拡
張することにより他のポートの値、さらにはチップ内の
各種レジスタの値、ＣＰＵ３の内部バス値など、デバッ
グに利用され得る各種情報をシリアル形式でチップ外部
に出力するように構成することができる。
【００２６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるエミュ
レーション用プロセッサに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、ターゲ
ットプロセッサなどの実チップに適用することもでき
る。
なされた発明をその背景となった利用分野であるエミュ
レーション用プロセッサに適用した場合について説明し
たが、本発明はそれに限定されるものではなく、ターゲ
ットプロセッサなどの実チップに適用することもでき
る。
【００２７】本発明は、少なくともデバッグ対象とされ
るターゲットプログラムを実行することを条件に適用す
ることができる。
るターゲットプログラムを実行することを条件に適用す
ることができる。
【００２８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２９】すなわち、データ送信部によって、チップ
内部のデバッグ情報がシリアルデータに変換されてチッ
プ外部に出力されることから、少ない専用リード端子数
で、より多くのデバッグ情報の外部出力が可能とされ
る。
内部のデバッグ情報がシリアルデータに変換されてチッ
プ外部に出力されることから、少ない専用リード端子数
で、より多くのデバッグ情報の外部出力が可能とされ
る。
【図１】本発明の一実施例に係るインサーキット・エミ
ュレータを含むシステムの構成ブロック図である。
ュレータを含むシステムの構成ブロック図である。
【図２】上記インサーキット・エミュレータにおけるエ
ミュレータ本体の構成ブロック図である。
ミュレータ本体の構成ブロック図である。
【図３】上記インサーキット・エミュレータに搭載され
るエミュレーション用プロセッサの構成ブロック図であ
る。
るエミュレーション用プロセッサの構成ブロック図であ
る。
【図４】上記エミュレーション用プロセッサに含まれる
デバッグモニタの構成ブロック図である。
デバッグモニタの構成ブロック図である。
３ ＣＰＵ ５ ＲＯＭ ７ ＲＡＭ ９ タイマ １１ ＳＣＩ １３ Ａ／Ｄ変換器 １５ 割込みコントローラ ２１ 第１ポート ２２ 第２ポート ２３ 第３ポート ２４ 第４ポート ２５ 第５ポート ２６ 第６ポート ２７ 第７ポート ２８ 第８ポート ２９ 第９ポート ４０ エミュレータ本体 ４１ 代行メモリ ４２ エミュレーション制御回路 ４３ ブレークコントロール回路 ４４ トレース回路 ４５ システムバス ４６ コントロールプロセッサ ４７ ホストインタフェース ５０ システム開発装置 ６０ エミュレーションバス ７１ コネクタ ７２ ラッチ回路 ７３ 変換部 ７４ エミュレーション用プロセッサ ７５ ソケット部 ７６ コネクタ ７８ デバッグモニタ ７８Ａ シリアルデータ送信部 ７８Ｂ データ送信制御部 ８０ ターゲットシステム ９０ インタフェースケーブル Ｐ１０〜Ｐ１７ リード端子 Ｐ２０〜Ｐ２４ リード端子 Ｐ３０〜Ｐ３７ リード端子 Ｐ４０〜Ｐ４７ リード端子 Ｐ５０〜Ｐ５７ リード端子 Ｐ６０〜Ｐ６３ リード端子 Ｐ７０〜Ｐ７７ リード端子 Ｐ８０〜Ｐ８７ リード端子 Ｐ９０〜Ｐ９７ リード端子 Ｐ１００〜Ｐ１０４ リード端子
Claims (5)
- 【請求項１】 デバッグ対象とされるターゲットプログ
ラムを実行するマイクロプロセッサにおいて、チップ内
部のデバッグ情報をシリアルデータに変換してそれをチ
ップの外部に出力するためのデータ送信部と、このデー
タ送信部によるシリアルデータ出力を制御するためのデ
ータ送信制御部とを含むことを特徴とするマイクロプロ
セッサ。 - 【請求項２】 上記データ送信制御部は、シリアルデー
タ出力が所定の時間間隔で行われるように上記データ送
信部を制御する請求項１記載のマイクロプロセッサ。 - 【請求項３】 上記データ送信制御部は、チップ内部の
デバッグ情報が変化する毎にシリアルデータ出力が行わ
れるように上記データ送信部を制御する請求項１記載の
マイクロプロセッサ。 - 【請求項４】 上記データ送信制御部は、チップ外部か
らデータ転送の要求があった場合にシリアルデータ出力
が行われるように上記データ送信部を制御する請求項１
記載のマイクロプロセッサ。 - 【請求項５】 上記請求項１，２，３又は４記載のマイ
クロプロセッサと、このマイクロプロセッサからシリア
ル形式で出力されたデバッグ情報をパラレル形式に変換
するための変換回路とを含み、上記プロセッサにターゲ
ットプログラムを実行させることによって当該プログラ
ムのデバッグを可能とするエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039222A JPH05241880A (ja) | 1992-02-26 | 1992-02-26 | マイクロプロセッサ、及びエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039222A JPH05241880A (ja) | 1992-02-26 | 1992-02-26 | マイクロプロセッサ、及びエミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241880A true JPH05241880A (ja) | 1993-09-21 |
Family
ID=12547110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039222A Pending JPH05241880A (ja) | 1992-02-26 | 1992-02-26 | マイクロプロセッサ、及びエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241880A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289126A (ja) * | 1997-04-15 | 1998-10-27 | Fujitsu Ltd | マイクロコントローラ及び中継器 |
| JP2007066336A (ja) * | 2003-04-17 | 2007-03-15 | Arm Ltd | 集積回路内の診断データ取り込み |
| US7996821B2 (en) | 2000-11-10 | 2011-08-09 | Renesas Electronics Corporation | Data processor |
-
1992
- 1992-02-26 JP JP4039222A patent/JPH05241880A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10289126A (ja) * | 1997-04-15 | 1998-10-27 | Fujitsu Ltd | マイクロコントローラ及び中継器 |
| US7996821B2 (en) | 2000-11-10 | 2011-08-09 | Renesas Electronics Corporation | Data processor |
| JP2007066336A (ja) * | 2003-04-17 | 2007-03-15 | Arm Ltd | 集積回路内の診断データ取り込み |
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