JPS61234436A - Microprogram controller - Google Patents
Microprogram controllerInfo
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- JPS61234436A JPS61234436A JP7560685A JP7560685A JPS61234436A JP S61234436 A JPS61234436 A JP S61234436A JP 7560685 A JP7560685 A JP 7560685A JP 7560685 A JP7560685 A JP 7560685A JP S61234436 A JPS61234436 A JP S61234436A
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- JP
- Japan
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- control
- register
- instruction
- output
- microinstruction
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ処理装置の制御装置に関し、特にマイク
ロプログラムにより制御される制御装置に関するもので
ある。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a control device for a data processing device, and more particularly to a control device controlled by a microprogram.
従来の技術
従来のマイクロプログラム制御装置としては例えば、並
列制御計算機（加藤満左夫、オーム社、Ｐ２６〜３０）
に示されている。Conventional technology Conventional microprogram control devices include, for example, parallel control computers (Misao Kato, Ohmsha, pp. 26-30).
is shown.
第３図はこの従来の制御装置ｔマイクロプログラム制御
方式で構成した構成図である。１は命令キュー（ＩＱ）
、２は命令レジスタ（ＩＲ）、３は命令解読器（ＭＡ）
、ａは制御記憶アドレスレジスタ（ＣＭＡＲ）、６は制
御記憶（ＣＭ）、ｅはマイクロ命令レジスタ（ＭＩＲ）
、７はマイクロ命令デコーダ（ＤＥＣ）、８は待合せ回
路（ＷＡＩＴ）である。FIG. 3 is a diagram showing the configuration of this conventional control device using the microprogram control method. 1 is the instruction queue (IQ)
, 2 is the instruction register (IR), 3 is the instruction decoder (MA)
, a is the control memory address register (CMAR), 6 is the control memory (CM), and e is the microinstruction register (MIR).
, 7 is a microinstruction decoder (DEC), and 8 is a waiting circuit (WAIT).
以上のように構成された従来の先行制御方式におけるマ
イクロプログラム制御装置においては、命令キュー１に
解読処理すべき対象となる命令が十分光てんされている
時、命令解読過程、制御記憶読み出し過程、マイクロ命
令解読過程、およびマイクロ命令実行過程はオーバラッ
プして処理することが可能となり高速処理速度を実現す
ることができる。In the microprogram control device using the conventional advance control method configured as described above, when the instruction to be decoded is sufficiently illuminated in the instruction queue 1, the instruction decoding process, the control memory reading process, The microinstruction decoding process and the microinstruction execution process can be performed in an overlapping manner, making it possible to achieve high processing speed.
発明が解決しようとする問題点
しかしながら上記のような構成では命令キュー１が、命
令解読実行の最中に、空になった場合、つまり命令レジ
スタ２に、命令を送出した時、命令キュー１が空になっ
た時、命令キュー１に次の命令が用意されるまで、マイ
クロプログラム制御装置全体の動作を停止させる必要が
ある。第３図において命令キュー１より待合せ回路８に
送出される空信号（ＩＱＥＰ）は、命令キューが空であ
る時に出力される。またマイクロ命令デコーダ７より、
待合せ回路８に送出される信号（ＮＩ ）は、マイクロ
命令の実行による次の命令の、命令レジスタ２へのロー
ド要求信号である。待合せ回路８は、このロード信号（
ＮＩ）、空信号（ＩＱＥＰ）が発せられた時、各処理ス
テージに対して待合せ信号（ＷＡＩＴ）を送出する。Problems to be Solved by the Invention However, in the above configuration, if instruction queue 1 becomes empty during instruction decoding and execution, that is, when an instruction is sent to instruction register 2, instruction queue 1 becomes empty. When the instruction queue 1 becomes empty, it is necessary to stop the operation of the entire microprogram control device until the next instruction is prepared in the instruction queue 1. In FIG. 3, an empty signal (IQEP) sent from the instruction queue 1 to the waiting circuit 8 is output when the instruction queue is empty. Also, from the microinstruction decoder 7,
The signal (NI) sent to the waiting circuit 8 is a request signal for loading the next instruction into the instruction register 2 due to the execution of the microinstruction. The waiting circuit 8 receives this load signal (
NI), when an empty signal (IQEP) is issued, a waiting signal (WAIT) is sent to each processing stage.
第４図はこの様子を示したタイミングチャートである。FIG. 4 is a timing chart showing this situation.
第４図において、Ｉｎはｎ番目の命令、” ｎ＋１はｎ
＋１番目の命令を、ＡｎＡＨ＋ １は、”ｎ ｌ 工ｎ
＋１に対応する制御記憶アドレスレジスタの内容を、ま
たＵｎ、Ｕｎ＋１．Ｕｎ−１，Ａｎ、Ａｎ＋１．Ａｎ、
に対応するマイクロ命令レジスタの内容を、Ｅｎ ’
Ｅｎ＋１はＵｎ。In FIG. 4, In is the nth instruction, "n+1 is n
+1st instruction, AnAH+ 1 is "n l engineering n
+1, and the contents of the control storage address register corresponding to Un, Un+1 . Un-1, An, An+1. An,
The contents of the microinstruction register corresponding to En'
En+1 is Un.
Ｕｎ＋１に対するマイクロ命令デコーダの各出力を示し
ている。Each output of the microinstruction decoder for Un+1 is shown.
第４図は先行制御を矛盾なく成立させるため、各ステー
ジの運転の基本となるマイクロサイクルを単位として待
合せサイクル（ＷＡＩＴ サイクル）、を挿入するメ
カニズムを示している。FIG. 4 shows a mechanism for inserting a waiting cycle (WAIT cycle) in units of microcycles, which are the basis of the operation of each stage, in order to establish advance control without contradiction.
また第６図は、第４図の待合せサイクルを挿入するかわ
りに、マイクロサイクルの時間を基本クロックの延長に
より、先行制御の矛盾をなくすメカニズムを示している
。（第６図では、基本クロックをφ１．φ２としている
。）
この従来の構成は、先行制御のため、ｎ＋１番目の命令
が命令レジスタ２に、命令キュー１より供給されない限
り、ｎ番目の命令の実行処理が完了しない。即ち、第４
図、第６図でＵｎ、Ｅｎを起動することができないとい
う問題点を有していた。Moreover, FIG. 6 shows a mechanism for eliminating contradictions in advance control by extending the microcycle time of the basic clock instead of inserting the waiting cycle of FIG. 4. (In FIG. 6, the basic clocks are φ1 and φ2.) In this conventional configuration, for advance control, unless the n+1th instruction is supplied to the instruction register 2 from the instruction queue 1, the nth instruction is The execution process is not completed. That is, the fourth
There was a problem in that Un and En could not be activated in Figures 6 and 6.
本発明はかかる点に鑑み、先行制御において、先行制御
のための事象が成立しない場合においても、マイクロプ
ログラム制御装置全体を停止させることなく、各パイプ
ライン段ステージを、段階的に停止させることにより先
行制御に伴う制御シーケンスの矛盾（（ｎ＋１）番目の
命令が用意されないと、ｎｉ目の命令の実行が完了しな
い。）の発生しないマイクロプログラム制御装置を提供
すること全目的とする。In view of this point, the present invention is designed to stop each pipeline stage step by step in advance control without stopping the entire microprogram control device even if an event for advance control does not occur. It is an object of the present invention to provide a microprogram control device that does not cause conflicts in control sequences due to advance control (execution of the ni-th instruction is not completed unless the (n+1)-th instruction is prepared).
問題点を解決するための手段
本発明は、機械語命令を格納する命令キューと、この命
令キューの出力を格納する命令レジスタと、この命令レ
ジスタの出力を入力とする機械語命令解読器と、この解
読器の出力を格納する制御記憶アドレスレジスタと、こ
のアドレスレジスタの出力を入力とするマイクロプログ
ラムを格納する制御記憶と、この制御記憶の出力全格納
するマイクロ命令レジスタと、このマイクロ命令レジス
タの出力を入力するマイクロ命令デコーダと、このマイ
クロ命令デコーダより送出される、命令キューから命令
レジスタに対する格納信号および命令キューより送出さ
れる命令キューの空状態を表示する空信号とを入力とし
、この２つの制御信号が有効な時、まず上記命令レジス
タに対して先行制御情報の欠陥を通告する制御信号を、
次に上記制御記憶アドレスレジスタに対して先行制御情
報の欠陥を通告する制御信号を、そして次に上記マイク
ロ命令レジスタに対して、先行制御情報の欠陥を通告す
る制御信号を順次、各レジスタの格納サイクルに同期し
て送出するコントロール回路を備えたマイクロプログラ
ム制御装置である。Means for Solving the Problems The present invention provides an instruction queue that stores machine language instructions, an instruction register that stores the output of this instruction queue, and a machine language instruction decoder that receives the output of this instruction register as input. A control memory address register that stores the output of this decoder, a control memory that stores a microprogram whose input is the output of this address register, a microinstruction register that stores all outputs of this control memory, and a microinstruction register that stores all outputs of this control memory, and A micro-instruction decoder inputting the output, a storage signal sent from the micro-instruction decoder from the instruction queue to the instruction register, and an empty signal sent from the instruction queue indicating the empty state of the instruction queue are input. When two control signals are valid, first send a control signal that notifies the instruction register of a defect in the preceding control information.
Next, a control signal for notifying the defective advance control information to the control storage address register, and a control signal notifying the defective advance control information to the microinstruction register are sequentially stored in each register. It is a microprogram control device equipped with a control circuit that sends data in synchronization with cycles.
作 用
本発明は上記した構成により、先行制御に必要な事象が
成立しない時、マイクロプログラム制御装置全体が、そ
の事象に対して待合せのため動作を停止するのではなく
、先行制御情報の欠陥を順次、各制御レジスタに発行す
ることにより、先行制御に必要な事象が成立しない場合
であっても、矛盾なく機械語命令の解読実行を行なうこ
とができる。即ちｎ番目の機械語命令は、ｎ＋１番目の
機械語命令が、用意されなくても、実行完了することが
できる。Effect of the Invention According to the above-described configuration, when an event necessary for advance control does not occur, the entire microprogram control device does not stop its operation in order to wait for the event, but instead corrects defects in advance control information. By sequentially issuing instructions to each control register, machine language instructions can be decoded and executed without contradiction even if an event necessary for advance control does not occur. That is, the n-th machine language instruction can be completed even if the (n+1)-th machine language instruction is not prepared.
実施例
第１図は本発明の実施例におけるマイクロプログラム制
御装置の構成図を示すものである。Embodiment FIG. 1 shows a configuration diagram of a microprogram control device in an embodiment of the present invention.
第１図において１０は機械語命令を格納する命令キュー
（ＩＱ）、１１は命令キュー１０の出力を格納する命令
レジスタ（ＩＲ）、１２は命令レジスタ１ｏに格納した
機械語命令を解読する解読器（ＭＡ）、１３は解読器１
２の出力を保持する制御記憶アドレスレジスタ（ＣＭＡ
Ｒ）、１４は制御記憶アドレスレジスタ１３の出力によ
りアクセスされるマイクロプログラムを格納する制御記
憶（ＣＭ）、１６は制御記憶１４の出力が保持されるマ
イクロ命令レジスタ（ＭＩＲ）、１６はマイクロ命令レ
ジスタ１６の出力を入力としマイクロ命令を解読するマ
イクロ命令デコーダである。In FIG. 1, 10 is an instruction queue (IQ) that stores machine language instructions, 11 is an instruction register (IR) that stores the output of the instruction queue 10, and 12 is a decoder that decodes the machine language instructions stored in the instruction register 1o. (MA), 13 is decoder 1
A control storage address register (CMA
R), 14 is a control memory (CM) that stores a microprogram accessed by the output of the control memory address register 13, 16 is a microinstruction register (MIR) in which the output of the control memory 14 is held, and 16 is a microinstruction register. This is a microinstruction decoder that receives the output of No. 16 as input and decodes microinstructions.
また、１００は命令キニー１０の出力を命令レジスタ１
１に格納するタイミングにおいて出力される制御信号（
ＮＩ）、１０１は命令キュー１０が空状態であるとき出
力される制御信号（ＩＱＥＰ）、また１７は、制御信号
１００ 、１０’ｌが有効である時、命令レジスタ１１
および制御記憶アドレスレジスタ１３．マイクロ命令レ
ジスタ１６に対して制御信号１０２，１０３および１０
４會送出するコントロール回路である。１０２，１０３
゜１０４は、各制御レジスタ、即ち、命令レジスタ１１
、制御記憶アドレスレジスタ１３．マイクロ命令レジス
タ１５に対して格納すべき情報に対して先行制御が不備
であることを通告するための制御信号である。In addition, 100 outputs the output of the instruction Kinney 10 to the instruction register 1.
The control signal (
NI), 101 is a control signal (IQEP) output when the instruction queue 10 is empty, and 17 is a control signal (IQEP) output from the instruction register 11 when the control signal 100, 10'l is valid.
and control storage address register 13. Control signals 102, 103 and 10 for microinstruction register 16
This is a control circuit that sends out four signals. 102,103
゜104 is each control register, that is, the instruction register 11
, control storage address register 13. This is a control signal for notifying the microinstruction register 15 that advance control is insufficient for information to be stored.
以上のように構成された本実施例のマイクロプログラム
制御装置について、以下その動作を説明する。The operation of the microprogram control device of this embodiment configured as described above will be explained below.
命令キュー１０に機械命令が十分に充てんされている時
、即ち命令キュー１ｏより命令キューの、 空信号１
０１が発生しない時、命令レジスタ１１゜制御記憶アド
レスレジスタ１３．マイクロ命令レジスタ１６は一定の
マイクロサイクルで運転されている。When the instruction queue 10 is sufficiently filled with machine instructions, that is, the empty signal 1 of the instruction queue 1o is
01 does not occur, the instruction register 11°, control storage address register 13. Microinstruction register 16 is operated in constant microcycles.
この時、機械語命令の解読過程、制御記憶の読み出し過
程、マイクロ命令の実行過程は完全にオーバラップ処理
がなされている。At this time, the decoding process of machine language instructions, the process of reading control memory, and the process of executing microinstructions are completely overlapped.
問題は、命令キュー１０より空信号ＩＱ１が発せられた
場合である。The problem occurs when the instruction queue 10 issues an empty signal IQ1.
第２図は、命令キュー１０より空信号１０１（ＩＱＥＰ
）が発生する場合の制御シーケンスを示すタイミングチ
ャートである。第２図において！ユはｎ番目の機械語命
令、ＡｎはＩｎに対する制御記憶アドレス情報、Ｕｎは
Ａｎに対するマイクロ命令、ＥｎはＵｎに対するマイク
ロ命令デコーダの出゛力を示す。FIG. 2 shows an empty signal 101 (IQEP) from the instruction queue 10.
) is a timing chart illustrating a control sequence when the above occurs. In Figure 2! U indicates the n-th machine language instruction, An indicates the control storage address information for In, Un indicates the microinstruction for An, and En indicates the output of the microinstruction decoder for Un.
以下第２図に従って説明する。This will be explained below according to FIG.
命令レジスタ１１に、機械語命令エユが格納されたこと
により命令キューより空信号（ＩＱＥＰ）が送出される
。When the machine language instruction is stored in the instruction register 11, an empty signal (IQEP) is sent from the instruction queue.
次の命令レジスタ１１への格納タイミング（１マイクロ
サイクル後）において、命令キュー１０より命令レジス
タ１１への格納信号１００が有効である時、コントロー
ル回路１７はまず、命令レジスタ１１に対して、先行情
報（この場合はＩｎ＋。At the next storage timing to the instruction register 11 (after one microcycle), when the storage signal 100 from the instruction queue 10 to the instruction register 11 is valid, the control circuit 17 first sends the preceding information to the instruction register 11. (In this case, In+.
となる。）に欠陥があることを通告するために制御信号
１０２′ｆｒ送出する。そしてさらにコントロール回路
１７は、制御信号１ｏ２ｔ−遅延させて、制御記憶アド
レスレジスタ１３に対して、先行情報（この場合はＡｎ
＋、）に欠陥があることを通告するため制御信号１０３
を制御記憶アドレスレジスタ１３の更新タイミングに同
期して送出する。becomes. ) to notify that there is a defect in the control signal 102'fr. Further, the control circuit 17 delays the control signal 1o2t and sends the preceding information (in this case An) to the control storage address register 13.
+, ) to notify that there is a defect in the control signal 103.
is sent in synchronization with the update timing of the control storage address register 13.
そしてさらに、コントロール回路１７は、制御信号１０
３を遅延させて、マイクロ命令レジスタ１已に対して先
行情報（この場合はＵｎ＋１ ）に欠陥があることを通
告するため制御信号１０４を、マイクロ命令レジスタ１
６の更新タイミングに同期して送出する。Furthermore, the control circuit 17 receives the control signal 10
3 to notify the microinstruction register 1 that the preceding information (Un+1 in this case) is defective.
It is sent in synchronization with the update timing of 6.
この制御信号により先行情報に欠陥のある場合、機械語
命令の解読実行処理は、各ステージ毎に段階的に抑止す
ることができ、先行情報に欠陥がない場合については確
実にその実行を完了することができる。Using this control signal, if there is a defect in the preceding information, the decoding/execution process of machine language instructions can be inhibited step by step at each stage, and if there is no defect in the preceding information, the execution will be completed without fail. be able to.
以上のように本発明によれば、機械語命令を格納する命
令キュー１０が空状態になり、先行制御に必要な事象が
成立しない場合においても、各制御レジスタ、即ち、命
令レジスタ１１．制御記憶アドレスレジスタ１３．マイ
クロ命令レジスタ１６に、各レジスタの更新タイミング
に同期して、先行情報に欠陥のあることを通告する制御
信号を送出するコントロール回路を設けることにより、
マイクロプログラム制御装置全体を停止することなく機
械語命令の解読実行ができる。As described above, according to the present invention, even when the instruction queue 10 storing machine language instructions becomes empty and the event necessary for advance control does not occur, each control register, that is, the instruction register 11. Control storage address register 13. By providing the microinstruction register 16 with a control circuit that sends out a control signal to notify that there is a defect in the preceding information in synchronization with the update timing of each register,
Machine language instructions can be decoded and executed without stopping the entire microprogram control device.
なお実施例の第２図の制御シーケンスの説明においては
、１マシンサイクルのみ各ステージの実行が抑止される
場合を示したが、これは一般にｎマシンサイクル（ｎは
整数）であってもよいこと、また命令レジスタ１１への
格納制御信号（ＮＩ ）１ｏｏは、毎サイクル出力され
る場合を示しているが、これは機械語命令が１つのマイ
クロ命令で実行される場合に対応しており、もし複数の
マイクロ命令により実行される場合はその最後のマイク
ロ命令サイクルにのみ出力されることはいうまでもない
。In the explanation of the control sequence in FIG. 2 of the embodiment, the case where execution of each stage is suppressed for only one machine cycle is shown, but this may generally be n machine cycles (n is an integer). , and the storage control signal (NI) 1oo to the instruction register 11 is output every cycle, but this corresponds to the case where a machine language instruction is executed by one microinstruction. Needless to say, when executed by a plurality of microinstructions, it is output only in the last microinstruction cycle.
発明の詳細
な説明したように本発明によれば、先行制御を行なって
処理速度の向上をはかるマイクロプログラム制御装置に
おいて、先行制御のための事象が成立しないとき、マイ
クロプログラム制御装置全体を停止させることなく既に
用意された先行制御情報に従って処理を中断させること
なく実行することができる。即ち次の機械語命令が用意
されない場合であっても、現在処理している機械語命令
の処理を完了できその結果として、処理速度の向上と、
制御装置の検査の容易化をはかることができるなど、そ
の実用的効果は大きい。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, in a microprogram control device that performs advance control to improve processing speed, when an event for advance control does not occur, the entire microprogram control device is stopped. Processing can be executed without interruption according to advance control information that has already been prepared. In other words, even if the next machine language instruction is not prepared, the processing of the machine language instruction currently being processed can be completed, resulting in an improvement in processing speed.
This has great practical effects, such as facilitating inspection of control devices.
第１図は本発明における一実施例のマイクロプログラム
制御装置のブロック構成図、第２図は同実施例の動作を
説明する制御シーケンスのタイミングチャート、第３図
は従来のマイクロプログラム制御装置のブロック構成図
、第４図および第６図は同従来例の動作を説明するタイ
ミングチャートである。
１０・・・・・・命令キュー、１１・・・・・・命令レ
ジスタ、１２・・・・・・機械語命令解読器、１３・・
・・・・制御記憶アドレスレジスタ、１４・・・・・・
制御記憶、１６・・・・・・マイクロ命令レジスタ、１
６・・・・・・マイクロ命令デコーダ、１７・・・・・
・コントロール回路、１００・・・・・・命令格納制御
信号、１０１・・・・・・命令キュー空信号、１０２．
１０３，１０４・・・・・・制御信号。
代理人の氏名 弁理士 中 尾 敏 男 １１か１名第
１図
第３図
制＃ゑへFIG. 1 is a block configuration diagram of a microprogram control device according to an embodiment of the present invention, FIG. 2 is a timing chart of a control sequence explaining the operation of the same embodiment, and FIG. 3 is a block diagram of a conventional microprogram control device. The configuration diagram, FIG. 4, and FIG. 6 are timing charts explaining the operation of the conventional example. 10...Instruction queue, 11...Instruction register, 12...Machine language instruction decoder, 13...
...Control storage address register, 14...
Control memory, 16... Microinstruction register, 1
6...Micro instruction decoder, 17...
- Control circuit, 100...Instruction storage control signal, 101...Instruction queue empty signal, 102.
103, 104... Control signal. Name of agent Patent attorney Toshio Nakao 11 or 1 person Go to Figure 1, Diagram 3 #E
Claims (1)
出力を格納する命令レジスタと、この命令レジスタの出
力を入力とする機械語命令解読器と、この解読器の出力
を格納する制御記憶アドレスレジスタと、このアドレス
レジスタの出力を入力とするマイクロプログラムを格納
している制御記憶と、この制御記憶の出力を格納するマ
イクロ命令レジスタと、このマイクロ命令レジスタの出
力を入力とするマイクロ命令レジスタと、このマイクロ
命令デコーダより送出される上記命令キューから上記命
令レジスタに対する機械語命令の格納制御信号および上
記命令キューより送出される命令キューの空状態を表示
する空信号とを入力として、この２つの信号が有効であ
る時、上記命令レジスタに対してこのレジスタの更新タ
イミングに同期して先行制御のための情報の欠陥を通告
する制御信号と、上記制御記憶アドレスレジスタに対し
てこのレジスタの更新タイミングに同期して先行制御の
ための情報の欠陥を通告する制御信号および、上記マイ
クロ命令レジスタに対してこのレジスタの更新タイミン
グに同期して先行制御のための情報の欠陥を通告する制
御信号を、順次送出し制御するコントロール回路を備え
たことを特徴とするマイクロプログラム制御装置。An instruction queue that stores machine language instructions, an instruction register that stores the output of this instruction queue, a machine language instruction decoder that receives the output of this instruction register as input, and a control storage address register that stores the output of this decoder. , a control memory storing a microprogram that receives the output of this address register as input, a microinstruction register that stores the output of this control storage, and a microinstruction register that receives the output of this microinstruction register as input; A control signal for storing machine language instructions from the instruction queue to the instruction register sent from the microinstruction decoder and an empty signal indicating the empty state of the instruction queue sent from the instruction queue are input, and these two signals are is valid, a control signal is sent to the instruction register to notify the defective information for advance control in synchronization with the update timing of this register, and a control signal is sent to the control storage address register to notify the update timing of this register. A control signal for synchronously notifying a defect in the information for advance control and a control signal for notifying the microinstruction register of a defect in the information for advance control in synchronization with the update timing of this register are sequentially transmitted. A microprogram control device characterized by comprising a control circuit for controlling transmission.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7560685A JPS61234436A (en) | 1985-04-10 | 1985-04-10 | Microprogram controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7560685A JPS61234436A (en) | 1985-04-10 | 1985-04-10 | Microprogram controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61234436A true JPS61234436A (en) | 1986-10-18 |
Family
ID=13581034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7560685A Pending JPS61234436A (en) | 1985-04-10 | 1985-04-10 | Microprogram controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61234436A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155037A (en) * | 1988-07-20 | 1990-06-14 | Digital Equip Corp <Dec> | Pipeline bubble compression for computer system |
-
1985
- 1985-04-10 JP JP7560685A patent/JPS61234436A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02155037A (en) * | 1988-07-20 | 1990-06-14 | Digital Equip Corp <Dec> | Pipeline bubble compression for computer system |
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