JPH1091440A - Data transmission system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a data transmission method capable of sufficiently utilizing performance of signal processing units without reducing the number of instructions which can be executed per one data even if a program is started for every time when data is inputted. SOLUTION: The signal processing units 201 and 202 executing signal processing with software are connected. If next data is inputted when the program is started by inputting data, an operation against inputted data is executed by a pipeline processing and data after the operation is transmitted to the next signal processing unit in the signal processing units 201 and 202, the operation during the pipeline processing is terminated and data after the operation is transmitted to the signal processing unit of a next stage when the pipeline operation processing against previous data is not terminated. Thus, the instruction in a pipeline, which is not terminated yet, is executed to the last when new data is inputted, and the operation result can securely be transmitted to the next unit.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、ソフトウエアで
信号処理を行う信号処理ユニットにおいて、次段の信号
処理ユニットへデータを伝送する信号処理ユニットでの
データ伝送方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data transmission method in a signal processing unit for transmitting data to a next signal processing unit in a signal processing unit for performing signal processing by software.

【０００２】[0002]

【従来の技術】一般にソフトウエアにより信号処理を行
わせる場合、データに対し同じ動作を繰り返し実行させ
るため、データが入力される毎に同じプログラムを起動
する（読み出す）ことが考えられている。この場合、入
力されたデータに対して同じ処理を繰り返して実行でき
る。2. Description of the Related Art In general, when signal processing is performed by software, it is considered that the same program is started (read) every time data is input in order to repeatedly execute the same operation on data. In this case, the same processing can be repeatedly performed on the input data.

【０００３】このような信号処理ユニットを複数接続
し、データを順に伝送するシステムにおいて、各信号処
理ユニットはデータ入力とともに信号処理を行い、次の
信号が入力されるまでに演算を終えて次段への出力デー
タとする必要がある。In a system in which a plurality of such signal processing units are connected and data is transmitted in sequence, each signal processing unit performs signal processing together with data input, finishes computation until the next signal is input, and then proceeds to the next stage. It must be output data to

【０００４】このような信号処理ユニットを複数接続
し、データを順に伝送する従来のシステムを図１０のブ
ロック図に示す。A conventional system in which a plurality of such signal processing units are connected and data is transmitted sequentially is shown in a block diagram of FIG.

【０００５】信号処理ユニット１０１〜１０３が接続さ
れ、各信号処理ユニットにはデータクロック１０７およ
びシステムクロック１０８が入力されている。各信号処
理ユニットにはデータ１０４〜１０６が入力されてい
る。各データ入力タイミングがデータクロックに同期し
て入力され、データ入力とともに各信号処理ユニットは
入力データに対する演算を実行する。データクロック１
０７に対して、システムクロック１０８が高速であれば
あるほど、入力されたデータへの演算回数が増える。信
号処理ユニット１０１では、次の入力データ１０４が入
る前に次段の信号処理ユニット１０２へ送信するデータ
１０５の演算を終了させておく。[0005] The signal processing units 101 to 103 are connected, and a data clock 107 and a system clock 108 are input to each signal processing unit. Data 104 to 106 are input to each signal processing unit. Each data input timing is input in synchronization with a data clock, and together with the data input, each signal processing unit performs an operation on the input data. Data clock 1
In contrast to 07, the higher the speed of the system clock 108, the greater the number of operations on input data. In the signal processing unit 101, the calculation of the data 105 to be transmitted to the next signal processing unit 102 is completed before the next input data 104 is input.

【０００６】一般に、信号処理ユニットでは演算処理性
能を向上させるため、パイプライン処理を行い、実質命
令の実行にかかるシステムクロック数を減らすようにし
ている。In general, a signal processing unit performs pipeline processing to improve arithmetic processing performance, thereby reducing the number of system clocks required to execute an instruction.

【０００７】たとえば、図１１に示すような４段パイプ
ライン処理の場合、命令フェッチ：ＩＦ、命令デコー
ド：ＩＤ、実行：ＥＸ、ライトバック：ＷＢを行うの
に、本来１命令の実行に４システムクロックかかってい
るが、４つの命令がＩＦ，ＩＤ，ＥＸ，ＷＢのいずれか
の処理を同時に行っているので見かけ上、１システムク
ロックで１命令が実行できることになる。For example, in the case of a four-stage pipeline processing as shown in FIG. 11, an instruction fetch: IF, an instruction decode: ID, an execution: EX, and a write-back: WB require four systems to execute one instruction. Although a clock is used, four instructions are simultaneously performing any of the IF, ID, EX, and WB processes, so that one instruction can be apparently executed by one system clock.

【０００８】このようなパイプライン処理を行なったう
えで、データ入力毎にプログラムを読み出し実行する場
合、次段の信号処理ユニットへの演算結果データを送信
するためには、命令実行が完了する時点が少なくとも次
のデータ入力前でなくてはいけない。When a program is read and executed for each data input after performing such pipeline processing, it is necessary to transmit the operation result data to the signal processing unit at the next stage in order to complete the execution of the instruction. Must be at least before the next data entry.

【０００９】図１２では、１データクロック内に、シス
テムクロックが８個ある場合を示しているが、次のデー
タを完了するため、データ入力前の３システムクロック
まえから命令フェッチをやめる必要がある。時間的には
命令１から命令８までを実行できるのに、次段へのデー
タ伝送を行うために、命令６から命令８までの実行をや
めている。FIG. 12 shows a case where there are eight system clocks in one data clock. However, in order to complete the next data, it is necessary to stop the instruction fetch from three system clocks before data input. . Although the instructions 1 to 8 can be executed in terms of time, the execution of the instructions 6 to 8 is stopped in order to transmit data to the next stage.

【００１０】従って、実行できる命令数が減ることにな
り、データ伝送を行うために信号処理ユニットの性能を
充分に生かせないという問題がある。Accordingly, the number of instructions that can be executed is reduced, and there is a problem that the performance of the signal processing unit cannot be fully utilized for data transmission.

【００１１】[0011]

【発明が解決しようとする課題】上記システムでは、デ
ータクロックごとに新たにデータが入力されるとともに
次段のユニットへ処理されたデータを送る必要があるた
め、次データが入力される前にパイプライン中の演算も
含めて、確実に終了されておかなければならず、１デー
タあたりに対して実行できる命令数が少なくなるという
問題があった。In the above system, it is necessary to input new data at every data clock and to send processed data to the next unit. There has been a problem that the number of instructions that can be executed per data must be reduced, including the operations in the line, which must be reliably completed.

【００１２】この発明は、データ入力毎にプログラムが
起動した場合でも、１データあたりに実行できる命令数
を減らすことなく、信号処理ユニットの持つ性能を充分
に活用できるデータ伝送方法を提供する。The present invention provides a data transmission method capable of fully utilizing the performance of a signal processing unit without reducing the number of instructions that can be executed per data even when a program is started every time data is input.

【００１３】[0013]

【課題を解決するための手段】上記した課題を解決する
ために、この発明ではソフトウエアで信号処理を行うユ
ニットを複数接続し、前記複数ユニットはデータ入力で
プログラムが起動し、入力されたデータに対する演算を
パイプライン処理にて行い、演算後のデータを次のユニ
ットに伝送するシステムにおいて、次のデータの入力が
あったときに、まだ前のデータに対する前記パイプライ
ン演算処理が終了していない場合、パイプライン処理中
の演算を終了させてから演算後のデータを次段のユニッ
トに伝送してなることを特徴とする。In order to solve the above-mentioned problems, according to the present invention, a plurality of units for performing signal processing by software are connected, and the plurality of units are activated by a program upon data input, and the inputted data is inputted. Is performed by pipeline processing, and when the next data is input in the system for transmitting the data after the calculation to the next unit, the pipeline processing for the previous data is not completed yet. In this case, after the operation in the pipeline processing is completed, the data after the operation is transmitted to the next unit.

【００１４】このような手段にすることにより、新たな
データが入力されたときにまだ終了していないパイプラ
イン中にある命令を最後まで実行し、その演算結果を次
のユニットに確実に送信することができるので、常にパ
イプライン中には命令が存在し、ユニットの有する性能
を最大限に活用することができる。By adopting such means, an instruction in the pipeline which has not been completed when new data is input is executed to the end, and the operation result is reliably transmitted to the next unit. Therefore, there are always instructions in the pipeline, and the performance of the unit can be maximized.

【００１５】[0015]

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するためのブロ
ック図である。２０１，２０２は同一構成の信号処理ユ
ニットであり、信号処理ユニット２０１，２０２は従属
接続している。信号処理ユニット２０１にはデータ２０
３、およびデータクロック２０４を入力する。信号処理
ユニット２０１の内部で処理された処理後のデータ２１
４は、次段の信号処理ユニット２０２の入力として入力
する。各信号処理ユニット２０１，２０２は、データ入
力部２０５、制御部２０６、命令メモリ２０８、ワーク
レジスタ２１２、パイプライン演算器２１１、データ出
力部２１３とからそれぞれ構成し、システムクロック２
１５に基づいて動作する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a block diagram for explaining a first embodiment of the present invention. Reference numerals 201 and 202 denote signal processing units having the same configuration, and the signal processing units 201 and 202 are cascaded. The signal processing unit 201 has data 20
3 and the data clock 204 are input. Processed data 21 processed inside the signal processing unit 201
4 is input as an input to the signal processing unit 202 at the next stage. Each of the signal processing units 201 and 202 includes a data input unit 205, a control unit 206, an instruction memory 208, a work register 212, a pipeline operation unit 211, and a data output unit 213.
It operates on the basis of F.15.

【００１６】データ２０３およびデータクロック２０４
は、信号処理ユニット２０１のデータ入力部２０５に入
力する。データ入力部２０５では入力されたデータを保
持するとともに、制御部２０６にデータが入力されたこ
とを信号２０７にて知らせる。制御部２０６は実行する
プログラムの命令を格納している命令メモリ２０８から
次に実行する命令を命令アドレス２０９にて指定して読
み出す。その読み出した命令２１０に基づき、パイプラ
イン演算器２１１を制御し、パイプライン演算器２１
１、ワークレジスタ２１２、データ入力部２０５、デー
タ出力部２１３間のデータ転送も制御する。Data 203 and data clock 204
Is input to the data input unit 205 of the signal processing unit 201. The data input unit 205 holds the input data and notifies the control unit 206 of the input of the data by a signal 207. The control unit 206 reads out the instruction to be executed next from the instruction memory 208 which stores the instruction of the program to be executed, by specifying the instruction at the instruction address 209. The pipeline arithmetic unit 211 is controlled based on the read instruction 210 and the pipeline arithmetic unit 21 is controlled.
1. Data transfer between the work register 212, the data input unit 205, and the data output unit 213 is also controlled.

【００１７】ここで、データ２０３としてデータＤ０を
入力した場合の信号処理ユニット２０１の動作について
説明する。データ入力部２０５は、データが入力された
ことを制御部２０６に知らせる。制御部２０６では予め
決められているプログラムの先頭のアドレスを命令アド
レス２０９で指定して、実行すべき命令２１０を読み出
す。読み出した命令２１０を解析し、その指示にしたが
ってデータ入力部２０５、ワークレジスタ２１２、パイ
プライン演算器２１１、データ出力部２１３間でのデー
タ転送とパイプライン演算器２１１でのデータ処理の指
定を制御する。システムクロック２１５のクロック毎に
順次、実行すべき命令を読み出し、それに基づきパイプ
ライン演算器２１１などを制御する。Here, the operation of the signal processing unit 201 when the data D0 is input as the data 203 will be described. The data input unit 205 notifies the control unit 206 that data has been input. The control unit 206 reads out the instruction 210 to be executed by designating the head address of the predetermined program by the instruction address 209. Analyzes the read instruction 210 and controls the data transfer between the data input unit 205, the work register 212, the pipeline arithmetic unit 211, and the data output unit 213 and the designation of the data processing in the pipeline arithmetic unit 211 according to the instruction. I do. Instructions to be executed are sequentially read for each clock of the system clock 215, and the pipeline arithmetic unit 211 and the like are controlled based on the instructions.

【００１８】パイプライン演算器２１１は、４段のパイ
プライン処理を行うものとし、図２の説明図を用いてパ
イプライン処理について説明する。The pipeline arithmetic unit 211 performs four stages of pipeline processing, and the pipeline processing will be described with reference to the explanatory diagram of FIG.

【００１９】４段パイプラインとして、１：命令フェッ
チ（ＩＦ）、２：命令デコード（ＩＤ）、３：実行（Ｅ
Ｘ）、４：ライトバック（ＷＢ）の処理をシステムクロ
ック毎に行う。１つの命令を行うのに少なくとも４シス
テムクロックがかかることになるが、図のように別々の
４つ命令が流れているので、４つ目のシステムクロック
以降は、実質上１システムクロックで１命令を実行でき
ている。As a four-stage pipeline, 1: instruction fetch (IF), 2: instruction decode (ID), 3: execution (E
X), 4: Write back (WB) processing is performed for each system clock. It takes at least four system clocks to execute one instruction, but since four separate instructions flow as shown in the figure, after the fourth system clock, substantially one instruction is executed by one system clock. Is running.

【００２０】データＤ０が入力されると、最初に実行す
る命令１をフェッチし、次のシステムクロックにて最初
にフェッチした命令１を制御部２０６内のデコーダーで
解析するとともに、次の命令２をフェッチする。次のシ
ステムクロックにて最初の命令１が実行され、２番目の
命令２を解析し、３番目の命令３をフェッチする。そし
て次のシステムクロックにて最初の命令１の演算結果を
ライトバックして最初の命令１の実行が終了する。次の
データＤ１が入力されるまでデータＤ０に対する命令が
実行できるので、データＤ１が入力される直前にフェッ
チした命令の演算結果は、３システムクロックあとでラ
イトバックする。When data D0 is input, the first instruction 1 to be executed is fetched, the first instruction 1 fetched at the next system clock is analyzed by the decoder in the control unit 206, and the next instruction 2 is fetched. Fetch. At the next system clock, the first instruction 1 is executed, the second instruction 2 is analyzed, and the third instruction 3 is fetched. Then, at the next system clock, the operation result of the first instruction 1 is written back, and the execution of the first instruction 1 ends. Since the instruction for the data D0 can be executed until the next data D1 is input, the operation result of the instruction fetched immediately before the input of the data D1 is written back three system clocks later.

【００２１】制御部２０６はデータ入力部２０５からの
信号２０７を受け、次のデータＤ１に対する最初の命令
の読み出しを行うとともに、パイプライン上にある前デ
ータＤ０に対する命令を最後まで実行させ、データ出力
部２１３に対し、最後の命令の演算終了後にデータ出力
を行うように制御する。すなわち、入力データＤ０、Ｄ
１と出力データＤ０’との入力、出力関係は図３に示す
ようになる。The control unit 206 receives the signal 207 from the data input unit 205, reads out the first instruction for the next data D1, executes the instruction for the previous data D0 on the pipeline to the end, and outputs the data. It controls the unit 213 to output data after the operation of the last instruction is completed. That is, the input data D0, D
FIG. 3 shows the input / output relationship between 1 and the output data D0 '.

【００２２】図４に、信号処理ユニットが３個接続され
た場合のデータ伝送のタイミングを示す。FIG. 4 shows the data transmission timing when three signal processing units are connected.

【００２３】信号処理ユニット２２０〜２２２が従属接
続されていて、各信号処理ユニット内のデータ入力部２
２３，２２５，２２７にはデータクロックにてデータが
入力される。各信号処理ユニットで処理されたデータは
次のデータクロック入力のタイミングより遅れて出力さ
れる。The signal processing units 220 to 222 are cascaded, and the data input unit 2 in each signal processing unit is connected.
Data is input to 23, 225 and 227 by a data clock. The data processed by each signal processing unit is output after the timing of the next data clock input.

【００２４】入力されたデータＤ０は、最初の信号処理
ユニット２２０で演算し、データＤ０’として次の信号
処理ユニット２２１に伝送する。同様に信号処理ユニッ
ト２２１で演算されたデータＤ０”は信号処理ユニット
２２２に伝送される。各信号処理ユニットでは入力され
たデータに対する命令をパイプラインを崩すことなく最
後まで実行した後に次の信号処理ユニットに伝送するこ
とができる。The input data D0 is calculated by the first signal processing unit 220 and transmitted to the next signal processing unit 221 as data D0 '. Similarly, the data D0 "calculated by the signal processing unit 221 is transmitted to the signal processing unit 222. In each signal processing unit, after executing the instruction for the input data to the end without breaking the pipeline, the next signal processing unit Can be transmitted to the unit.

【００２５】これにより、次のデータが入力されるまで
にフェッチした命令を実行し、その結果を確実に次の信
号処理ユニットに出力できるので、データの入力時にパ
イプライン処理を止めることがなく、信号処理ユニット
が持つ性能を充分に生かすことができる。Thus, the fetched instruction can be executed until the next data is input, and the result can be reliably output to the next signal processing unit. Therefore, the pipeline processing is not stopped at the time of inputting data. The performance of the signal processing unit can be fully utilized.

【００２６】次に、図５を用いて図１に示したデータ入
力部２０５、データ出力部２１３、制御部２０６を抜き
出し、この構成部分の詳細について説明する。Next, the data input unit 205, the data output unit 213, and the control unit 206 shown in FIG. 1 will be described with reference to FIG. 5, and details of these components will be described.

【００２７】図５において、データ入力部２０５には入
力ラッチ２３０、通信用入力レジスタ２３１、データ入
力検出器２３４があり、データ出力部２１３には通信用
出力レジスタ２３２、出力ラッチ２３３がある。データ
入力部２０５に入力データ２０３とデータクロック２０
４を入力する。入力データ２０３は入力ラッチ２３０に
入力され、データクロック２０４はデータ入力検出器２
３４に入力する。データ入力検出器２３４からは入力ラ
ッチタイミングを入力ラッチ２３０に出力するほか、制
御部にデータが入力されたことを知らせる。ラッチされ
たデータは、通信用入力レジスタ２３１に入力し、パイ
プライン演算器２１１やワークレジスタ２１２に転送し
て演算を行う。In FIG. 5, the data input unit 205 has an input latch 230, a communication input register 231, and a data input detector 234, and the data output unit 213 has a communication output register 232 and an output latch 233. The input data 203 and the data clock 20 are input to the data input unit 205.
Enter 4. The input data 203 is input to the input latch 230, and the data clock 204 is the data input detector 2
Enter 34. The data input detector 234 outputs the input latch timing to the input latch 230 and notifies the control unit that data has been input. The latched data is input to the communication input register 231 and transferred to the pipeline arithmetic unit 211 and the work register 212 to perform the arithmetic.

【００２８】次の信号処理ユニットへ転送する演算され
たデータは、通信用出力レジスタ２３２に入力する。通
信用出力レジスタ２３２の出力は、出力ラッチ２３３に
接続しており、そのラッチタイミングは制御部２０６よ
り出力されたラッチ信号２３５により行う。ラッチ信号
２３５のタイミングを入力ラッチのラッチ信号のタイミ
ングに対して、ずらすことで図４に示すような伝送が可
能になる。The calculated data to be transferred to the next signal processing unit is input to the communication output register 232. The output of the communication output register 232 is connected to an output latch 233, and the latch timing is controlled by a latch signal 235 output from the control unit 206. By shifting the timing of the latch signal 235 with respect to the timing of the latch signal of the input latch, transmission as shown in FIG. 4 becomes possible.

【００２９】図６は、図１の制御部２０６、命令メモリ
２０８と図５のデータ出力部２１３内の出力ラッチ２３
３を抜き出し、この構成部分についてより詳細に説明す
るためのものである。FIG. 6 shows the control unit 206 and the instruction memory 208 of FIG. 1 and the output latch 23 in the data output unit 213 of FIG.
3 is for explaining this component in more detail.

【００３０】図６において、制御部２０６は命令実行検
出手段２３８と出力ラッチタイミング発生手段２３９よ
り構成している。制御部２０６では、命令メモリ２０８
に対して命令の読み出しを行ない、命令に基づいて各部
の制御を行う。命令実行検出手段２３８により、現在命
令が実行中かどうか検出し、データが入力された時点で
まだ実行中の命令がある場合には、出力ラッチタイミン
グ発生手段２３９に対しラッチタイミング発生を遅ら
せ、データが入力された時点での命令が終了したときに
ラッチタイミング発生をするように制御する。出力ラッ
チタイミング発生手段２３９では命令実行検出手段の信
号にしたがって、出力ラッチ２３３へラッチタイミング
信号を出力する。In FIG. 6, the control unit 206 comprises an instruction execution detecting means 238 and an output latch timing generating means 239. In the control unit 206, the instruction memory 208
, An instruction is read, and each unit is controlled based on the instruction. The instruction execution detection means 238 detects whether the instruction is currently being executed. If there is an instruction still being executed at the time when the data is input, the latch timing generation is delayed by the output latch timing generation means 239, Is controlled so that latch timing is generated when the instruction at the time when is input is completed. The output latch timing generating means 239 outputs a latch timing signal to the output latch 233 according to the signal of the instruction execution detecting means.

【００３１】従って、データが入力した時点にまだ実行
中の命令があっても、その命令の結果を出力ラッチに入
れることができるので、データ入力時でもパイプライン
処理を稼働させ、次の信号処理ユニットへデータを伝送
することができる。Therefore, even if there is an instruction still being executed at the time when data is input, the result of the instruction can be stored in the output latch. Therefore, even when data is input, the pipeline processing is operated and the next signal processing is performed. Data can be transmitted to the unit.

【００３２】図７は、図２の４段パイプライン処理の説
明で命令フェッチしたあと、その命令が終了するまで早
くても３システムクロックかかり、最後にフェッチした
命令終了後に出力ラッチ信号を出力する具体的手段につ
いて説明するためのものである。FIG. 7 shows the description of the four-stage pipeline processing in FIG. 2 after an instruction is fetched, it takes at least three system clocks until the instruction is completed, and outputs an output latch signal after the end of the last fetched instruction. This is for describing specific means.

【００３３】すなわち、入力ラッチ信号２４０は入力ラ
ッチ２３０と遅延手段２４１に入力する。遅延手段２４
１では入力ラッチ信号２４０を、予め設定された遅延分
遅らせて出力ラッチ信号２４２として出力ラッチ２３３
に出力する。遅延手段２４１にはシステムクロック２１
５が入力されており、信号処理ユニットのパイプライン
段数−１の段数分だけ、入力ラッチ信号２４０を遅延し
て出力ラッチ信号２４２を作成する。That is, the input latch signal 240 is input to the input latch 230 and the delay means 241. Delay means 24
At 1, the input latch signal 240 is delayed by a predetermined delay and output latch signal 242 is output as the output latch signal 233.
Output to The delay means 241 has the system clock 21
5, the input latch signal 240 is delayed by the number of pipeline stages −1 of the signal processing unit to generate the output latch signal 242.

【００３４】パイプライン段数−１の段数分だけラッチ
タイミングを遅らせるのは、図２の４段パイプライン処
理の説明で命令フェッチしたあと、その命令が終了する
まで早くても３システムクロックかかるからである。こ
れにより最後にフェッチした命令終了後に出力ラッチ信
号を出すことができる。The reason why the latch timing is delayed by the number of pipeline stages minus one is that it takes at least three system clocks until the instruction is completed after the instruction is fetched in the description of the four-stage pipeline processing in FIG. is there. Thus, an output latch signal can be issued after the end of the last fetched instruction.

【００３５】以上、説明したようにデータ入力ごとにプ
ログラムが起動して、入力データに対する信号処理を行
なう信号処理ユニットがあって、その信号処理ユニット
を複数接続し、次の信号処理ユニットへデータを伝送す
るシステムにおいて、データの入力時にパイプライン処
理を停止することなく演算できるので、信号処理ユニッ
トの性能を充分活かした上で、そのデータ処理結果を次
段の信号処理ユニットへ伝送することができる。As described above, there is a signal processing unit that starts a program for each data input and performs signal processing on input data. A plurality of the signal processing units are connected, and data is transmitted to the next signal processing unit. In a transmission system, a calculation can be performed without stopping pipeline processing when data is input, so that the data processing result can be transmitted to the next signal processing unit while fully utilizing the performance of the signal processing unit. .

【００３６】上記した実施の形態では、複数の信号処理
ユニットをカスケード接続した例にして説明したが、図
８に示すように分岐した構成にしてもよい。信号処理ユ
ニット２２０において、データ入力１に基づいて処理さ
れたデータ出力１，４を取り出し、これらのデータ出力
の一方を信号処理ユニット２２１のデータ入力とし、他
方を信号処理ユニット２２２のデータ入力とする構成に
する。この場合、同じタイミングの複数のデータ処理を
同時に行うことができる。In the above-described embodiment, an example has been described in which a plurality of signal processing units are cascaded, but a configuration in which the signal processing units are branched as shown in FIG. In the signal processing unit 220, the data outputs 1 and 4 processed based on the data input 1 are taken out, and one of these data outputs is used as the data input of the signal processing unit 221 and the other is used as the data input of the signal processing unit 222. Configure. In this case, a plurality of data processes at the same timing can be performed simultaneously.

【００３７】また、複数の信号処理ユニットは、図９に
示すようにループ状に構成してもよい。すなわち、信号
処理ユニット２２０のデータ出力１を信号処理ユニット
２２２のデータ入力３に入力してデータ出力３として出
力し、信号処理ユニット２２１のデータ出力２を信号処
理ユニット２２２のデータ入力４に入力してデータ出力
４として出力し、この出力を信号処理ユニット２２１の
データ入力２としてフィードバックする構成とする。Further, the plurality of signal processing units may be formed in a loop as shown in FIG. That is, the data output 1 of the signal processing unit 220 is input to the data input 3 of the signal processing unit 222 and output as the data output 3, and the data output 2 of the signal processing unit 221 is input to the data input 4 of the signal processing unit 222. As a data output 4, the output is fed back as the data input 2 of the signal processing unit 221.

【００３８】この場合、信号処理ユニット２２１と２２
２との間でデータにループをかけたことにより、ループ
形のデータのフィルタ演算が可能となる。In this case, the signal processing units 221 and 22
By applying a loop to the data between them, the filter operation of the loop-shaped data can be performed.

【００３９】[0039]

【発明の効果】以上説明したようにこの発明によれば、
新たなデータが入力されたときにまだ終了していないパ
イプライン中にある命令を最後まで実行し、その演算結
果を次のユニットに確実に送信することができるので、
常にパイプライン中には命令が存在し、ユニットの有す
る性能を最大限に活用することができる。As described above, according to the present invention,
When new data is input, the instructions in the pipeline that have not finished yet can be executed to the end, and the operation result can be reliably transmitted to the next unit.
Instructions always exist in the pipeline, and the performance of the unit can be maximized.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１の実施の形態について説明する
ためのブロック図。FIG. 1 is a block diagram for explaining a first embodiment of the present invention.

【図２】図１の動作について説明するための説明図。FIG. 2 is an explanatory diagram for explaining the operation of FIG. 1;

【図３】図１のデータの入出力関係について説明するた
めの説明図。FIG. 3 is an explanatory diagram for explaining an input / output relationship of data in FIG. 1;

【図４】図１の信号処理ユニットが３個接続された場合
のデータ伝送のタイミングを説明するための説明図。FIG. 4 is an explanatory diagram for explaining data transmission timing when three signal processing units of FIG. 1 are connected;

【図５】図１のデータ入力部、データ出力部、制御部に
ついてより詳細に説明するためのブロック図。FIG. 5 is a block diagram for describing a data input unit, a data output unit, and a control unit of FIG. 1 in more detail;

【図６】図１および図６に示す制御部、命令メモリ、デ
ータ出力部、出力ラッチについてより詳細に説明するた
めのブロック図。FIG. 6 is a block diagram for explaining in more detail a control unit, an instruction memory, a data output unit, and an output latch shown in FIGS. 1 and 6;

【図７】図１でデータを最後にフェッチした命令終了後
に出力ラッチ信号を出力する具体的手段について説明す
るためのブロック図。FIG. 7 is a block diagram for explaining specific means for outputting an output latch signal after the end of the instruction that last fetched data in FIG. 1;

【図８】この発明の複数の信号処理ユニットをカスケー
ド接続した場合について説明するためのブロック図。FIG. 8 is a block diagram for explaining a case where a plurality of signal processing units of the present invention are cascaded.

【図９】この発明の複数の信号処理ユニットをループ状
に構成した場合について説明するためのブロック図。FIG. 9 is a block diagram for explaining a case where a plurality of signal processing units of the present invention are configured in a loop.

【図１０】従来のソフトウエアにより信号処理を行わせ
るためのブロック図。FIG. 10 is a block diagram for performing signal processing by conventional software.

【図１１】従来のパイプライン演算器について説明する
ためのブロック図。FIG. 11 is a block diagram for explaining a conventional pipeline arithmetic unit.

【図１２】従来のパイプライン処理について説明するた
めの説明図。FIG. 12 is an explanatory diagram for describing conventional pipeline processing.

【符号の説明】[Explanation of symbols]

２０１，２０２…信号処理ユニット、２０５…データ入
力部、２０６…制御部、２０８…命令メモリ、２１１…
パイプライン演算器、２１２…ワークレジスタ、２１３
…データ出力部。201, 202 ... signal processing unit, 205 ... data input unit, 206 ... control unit, 208 ... instruction memory, 211 ...
Pipeline arithmetic unit, 212 ... work register, 213
... Data output unit.

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 ソフトウエアで信号処理を行う信号処理
ユニットを複数接続し、前記複数の信号処理ユニットは
データ入力でプログラムが起動し、入力されたデータに
対する演算をパイプライン処理にて行い、演算後のデー
タを次の信号処理ユニットに伝送するシステムにおい
て、 前のデータを信号処理している前記信号処理ユニット
に、次のデータの入力があったとき、まだ前のデータに
対する前記パイプライン処理が終了していない場合、パ
イプライン処理中の演算を終了させてから演算後のデー
タを、次の前記信号処理ユニットに伝送してなることを
特徴とするデータ伝送方式。1. A signal processing unit for performing signal processing by software is connected to a plurality of signal processing units. The plurality of signal processing units are activated by a program upon data input, and perform an operation on the input data by pipeline processing. In a system for transmitting subsequent data to a next signal processing unit, when the next data is input to the signal processing unit that is processing the previous data, the pipeline processing for the previous data is performed. If not completed, the data transmission method is characterized by terminating the operation in the pipeline processing and transmitting the data after the operation to the next signal processing unit. 【請求項２】 前記信号処理ユニット内に、少なくとも
通信用入力および出力レジスタと入力および出力ラッチ
を備え、前記入力ラッチの出力は通信用入力レジスタに
入力し、通信用出力レジスタのデータは出力ラッチに入
力する手段を備え、前記入力ラッチと出力ラッチのタイ
ミングをずらしたことを特徴とする請求項１記載のデー
タ伝送方式。2. The signal processing unit includes at least a communication input and output register and an input and output latch, wherein an output of the input latch is input to a communication input register, and data of the communication output register is an output latch. 2. The data transmission system according to claim 1, further comprising means for inputting the data to the input latch, and wherein the timings of the input latch and the output latch are shifted. 【請求項３】 前記入力ラッチと前記出力ラッチとのラ
ッチタイミングのずらす量として前記信号処理ユニット
の前データ処理に対するパイプライン処理中の演算が終
了するまで、出力ラッチのタイミングを遅らせた請求項
２記載のデータ伝送方式。3. The output latch timing is delayed until the operation during the pipeline processing for the previous data processing of the signal processing unit is completed as a shift amount of the latch timing between the input latch and the output latch. The described data transmission method. 【請求項４】 前記出力ラッチタイミングのずらすタイ
ミングを前記信号処理ユニットのパイプライン段数−１
の数のシステムクロック分とした請求項３記載のデータ
伝送方式。4. The timing of shifting the output latch timing is set to the number of pipeline stages of the signal processing unit minus one.
4. The data transmission method according to claim 3, wherein the number is equal to the number of system clocks.