JPS61230537A - 信号多重回路 - Google Patents
信号多重回路Info
- Publication number
- JPS61230537A JPS61230537A JP60070898A JP7089885A JPS61230537A JP S61230537 A JPS61230537 A JP S61230537A JP 60070898 A JP60070898 A JP 60070898A JP 7089885 A JP7089885 A JP 7089885A JP S61230537 A JPS61230537 A JP S61230537A
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- JP
- Japan
- Prior art keywords
- signal
- shift register
- bit
- multiplex
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はPCM多重変換装置等の信号多重回路に係り、
特に、メモリを使用しない信号多重回路に関する。
特に、メモリを使用しない信号多重回路に関する。
第3図はPCM多重変換装置のブロック図で、共通部ブ
ロック1は、多重盤2と分離盤3とインタフェース盤4
を備えている。夫々音声チャネル盤5とSR信号チャネ
ル盤6とを備えるチャネルブロック7−1 、7−2
、7−5 、7−4 、7−5の各8R信号チャネル盤
6から送出されてくる信号は、前記多重盤2の信号多重
回路8で多重化され、インタフェース盤4を介してディ
ジタル多重ハイウェイ9−1に送出される。また、ディ
ジタル多重ハイウェイ9−2からくる多重された信号は
インタフェース盤4を介して分離盤3に入力され、ここ
で分離されて各チャネルブロック7−1〜7−5に分配
されるようになっている。尚、図中10は、音声信号多
重回路である。
ロック1は、多重盤2と分離盤3とインタフェース盤4
を備えている。夫々音声チャネル盤5とSR信号チャネ
ル盤6とを備えるチャネルブロック7−1 、7−2
、7−5 、7−4 、7−5の各8R信号チャネル盤
6から送出されてくる信号は、前記多重盤2の信号多重
回路8で多重化され、インタフェース盤4を介してディ
ジタル多重ハイウェイ9−1に送出される。また、ディ
ジタル多重ハイウェイ9−2からくる多重された信号は
インタフェース盤4を介して分離盤3に入力され、ここ
で分離されて各チャネルブロック7−1〜7−5に分配
されるようになっている。尚、図中10は、音声信号多
重回路である。
上述した信号多重回路8は、従来からランダムアクセス
メモリ(RAM)やエラスティックストアメモリ等のメ
モリICを使用している。しかるに、エラスティックス
トアメモリは高価な為、これを使用するとコスト高にな
るという欠点がある。また、RAMを使用すると、回路
規模が大きくなるという欠点がある。しかも、メモリ容
量が小さく且つ高速のRAMが入手困難になってきてい
るという不都合もめる。
メモリ(RAM)やエラスティックストアメモリ等のメ
モリICを使用している。しかるに、エラスティックス
トアメモリは高価な為、これを使用するとコスト高にな
るという欠点がある。また、RAMを使用すると、回路
規模が大きくなるという欠点がある。しかも、メモリ容
量が小さく且つ高速のRAMが入手困難になってきてい
るという不都合もめる。
尚、PCM多重変換装置として関連する4のには、例え
ば、NEC技報Volj5412/19B2の[PCM
C多形変換装置」が知られている。
ば、NEC技報Volj5412/19B2の[PCM
C多形変換装置」が知られている。
〔発明の目的」
本発明の目的は、メモリIC等を使用せずに、シストレ
ジスタとセレクタで構成した、回路規模が小さく安価な
信号多重回路を提供することにある。
ジスタとセレクタで構成した、回路規模が小さく安価な
信号多重回路を提供することにある。
(発明の概要〕
本発明では、上記目的を達成するため、複数の信号源か
らの夫々の信号を対応するシフトレジスタに夫々同時に
取り入れ、しかる後にこれ等のシ7トレ・ジスタな直列
に接続し、各シストレジスタ内に取り込まれた信号を直
列に取り出すことにより多重化信号を得るようにする。
らの夫々の信号を対応するシフトレジスタに夫々同時に
取り入れ、しかる後にこれ等のシ7トレ・ジスタな直列
に接続し、各シストレジスタ内に取り込まれた信号を直
列に取り出すことにより多重化信号を得るようにする。
ここで、信号源とシストレジスタの接続と、シフトレジ
スタを直列にする接続との切り替えをセレクタで行なう
ようにする。
スタを直列にする接続との切り替えをセレクタで行なう
ようにする。
以下、本発明の一実施例を第1図及び第2図を参照して
説明する。
説明する。
第1図は信号多重回路の構成ブロック図で、第2図は第
1図に示すシフトレジスタの内容を説明するタイミング
チャートである。尚、本実施例では信号(SIG)1〜
5を多重化する例について説明するが、本発明は多重化
する信号が5つに限られるものでないことはいうまでも
ない。
1図に示すシフトレジスタの内容を説明するタイミング
チャートである。尚、本実施例では信号(SIG)1〜
5を多重化する例について説明するが、本発明は多重化
する信号が5つに限られるものでないことはいうまでも
ない。
本実施例では、信号源としての各チャネルブロック(第
3図参照)からの信号5IG1〜5IG5を多重化する
為、各チャネルブロックに対応して夫々1個のシフトレ
ジスタSR1〜SR5を設けである。そして、4個のセ
レクタ5EL1〜5EL4を設け、各セレクタ5IL1
〜5EL4の出力端を夫々シフトレジスタSR1〜SR
4の入力端INに接続し、各セレクタ5EL1〜5IL
4の一方入力端Aを夫々シフトレジスタSR2〜SR5
の出力端QDに接続し、各セレクレ5EL1〜5KL4
の他方入力端Bに夫々信号5IG1〜5IG4を入力す
るようにしである。更に、各セレクタ8KL1〜8EL
4の制御端子にセレクタ切替信号5BLCを与え、各シ
フトレジスタSR1〜8R5のクロック入力端にクロッ
ク信号CLKを与える制御回路Sを設け、シフトレジス
タSR5の入力端INに信号8IG5を入力するように
し、シフトレジスタ8R1の出力Qlと制御回路Sから
の信号タイ、ムスロッ) 5IGTSとのナンド論理を
とり多重化信号を出力するナンドゲー)Nを設けである
。
3図参照)からの信号5IG1〜5IG5を多重化する
為、各チャネルブロックに対応して夫々1個のシフトレ
ジスタSR1〜SR5を設けである。そして、4個のセ
レクタ5EL1〜5EL4を設け、各セレクタ5IL1
〜5EL4の出力端を夫々シフトレジスタSR1〜SR
4の入力端INに接続し、各セレクタ5EL1〜5IL
4の一方入力端Aを夫々シフトレジスタSR2〜SR5
の出力端QDに接続し、各セレクレ5EL1〜5KL4
の他方入力端Bに夫々信号5IG1〜5IG4を入力す
るようにしである。更に、各セレクタ8KL1〜8EL
4の制御端子にセレクタ切替信号5BLCを与え、各シ
フトレジスタSR1〜8R5のクロック入力端にクロッ
ク信号CLKを与える制御回路Sを設け、シフトレジス
タSR5の入力端INに信号8IG5を入力するように
し、シフトレジスタ8R1の出力Qlと制御回路Sから
の信号タイ、ムスロッ) 5IGTSとのナンド論理を
とり多重化信号を出力するナンドゲー)Nを設けである
。
斯かる構成により、先ず、各信号5IG1〜5IG5を
夫々対応したシフトレジスタSRI〜SR5に低速クロ
ック信号で4ビツトづつ取り込む。この時、制御回路S
は各セレクタ5EL1〜8EL4に1Lルベルの制御信
号を与え、信号5IG1〜5IG5が対応するシフトレ
ジスタSR1〜SR5に夫々取り込まれるように切り替
えるようにする。
夫々対応したシフトレジスタSRI〜SR5に低速クロ
ック信号で4ビツトづつ取り込む。この時、制御回路S
は各セレクタ5EL1〜8EL4に1Lルベルの制御信
号を与え、信号5IG1〜5IG5が対応するシフトレ
ジスタSR1〜SR5に夫々取り込まれるように切り替
えるようにする。
次に、制御回路Sから各セレクタ5EL1〜BEL4に
゛Hルベルの制御信号5ELCを与えて各セレクタ5E
Id〜8EL4を切り替え、各シフトレジスタSR1〜
8R5を直列に接続する。この様にして、全部で21ビ
ツトのシフトレジスタを形成し、制御回路Sから各シフ
トレジスタSR1〜8R5に与えるクロック信号CLK
を高速クロックにし、データ分のクロック数20ビツト
をシフトレジスタに入力させることにより、最終のシフ
トレジスタSRIの出力Qgより20ビツトの高速多重
信号を取り出す。その出力信号と、多重化信号の時間を
決める信号(SIGTS)との論理積をとることにより
、多重化信号を作る。
゛Hルベルの制御信号5ELCを与えて各セレクタ5E
Id〜8EL4を切り替え、各シフトレジスタSR1〜
8R5を直列に接続する。この様にして、全部で21ビ
ツトのシフトレジスタを形成し、制御回路Sから各シフ
トレジスタSR1〜8R5に与えるクロック信号CLK
を高速クロックにし、データ分のクロック数20ビツト
をシフトレジスタに入力させることにより、最終のシフ
トレジスタSRIの出力Qgより20ビツトの高速多重
信号を取り出す。その出力信号と、多重化信号の時間を
決める信号(SIGTS)との論理積をとることにより
、多重化信号を作る。
本実施例によれば、信号多重化において、信号別(本例
ではS IG1〜5IG5)に区分けし、それらをある
一定の顔に並べる多重化回路において、シフトレジスタ
の段数を変えることにより、多重化信号ビット数を変え
ることが出来る効果がるる。
ではS IG1〜5IG5)に区分けし、それらをある
一定の顔に並べる多重化回路において、シフトレジスタ
の段数を変えることにより、多重化信号ビット数を変え
ることが出来る効果がるる。
(発明の効果〕
本発明によれば、?CM多重変換装置等の信号多重回路
に2いて、高価なエラスティックスドアメモリや、高速
のRAMを使わずに、低価格のシフトレジスタとセレク
タを使用して回路が構成でき、回路規模も、エラスティ
ックストアメそりゃ、RAMを使用したよりも小さくす
ることが可能となる。
に2いて、高価なエラスティックスドアメモリや、高速
のRAMを使わずに、低価格のシフトレジスタとセレク
タを使用して回路が構成でき、回路規模も、エラスティ
ックストアメそりゃ、RAMを使用したよりも小さくす
ることが可能となる。
第1図は本発明の一実施例に係る信号多重回路の構成ブ
ロック図、第2図は第1図に示すシフトレジスタの内容
を説明するタイミングチャート、第3図はPCM多重変
換装置の構成ブロック図である。 1・・・共通部ブロック、 2・・・多重盤、3・・・
分離盤、 7−1〜7−5・・・チャネルブロック、8・・・信号
多重回路、 S・・・制御回路、5EL1〜8EL
4・・・セレクタ、 SR1〜19R5・・・シフトレジスタ。
ロック図、第2図は第1図に示すシフトレジスタの内容
を説明するタイミングチャート、第3図はPCM多重変
換装置の構成ブロック図である。 1・・・共通部ブロック、 2・・・多重盤、3・・・
分離盤、 7−1〜7−5・・・チャネルブロック、8・・・信号
多重回路、 S・・・制御回路、5EL1〜8EL
4・・・セレクタ、 SR1〜19R5・・・シフトレジスタ。
Claims (1)
- 1、複数の信号源に夫々一個づつ設けられ、対応する信
号源からの信号を低速で取り込むシフトレジスタと、こ
れ等のシフトレジスタ間に夫々設けられ、シフトレジス
タ内に信号源からの信号が取り込まれた後にこれ等のシ
フトレジスタを直列に切替接続するセレクタと、シフト
レジスタにクロック信号を供給すると共にセレクタに切
替信号を供給し、複数のシフトレジスタ内に取り込まれ
た信号を高速クロックで直列に取り出して多重信号を得
る制御回路とを備えてなることを特徴とする信号多重回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60070898A JPS61230537A (ja) | 1985-04-05 | 1985-04-05 | 信号多重回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60070898A JPS61230537A (ja) | 1985-04-05 | 1985-04-05 | 信号多重回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61230537A true JPS61230537A (ja) | 1986-10-14 |
Family
ID=13444806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60070898A Pending JPS61230537A (ja) | 1985-04-05 | 1985-04-05 | 信号多重回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61230537A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5121466A (ja) * | 1974-08-14 | 1976-02-20 | Matsushita Electric Ind Co Ltd | Shingohenkansochi |
JPS59211135A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 速度変換回路 |
-
1985
- 1985-04-05 JP JP60070898A patent/JPS61230537A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5121466A (ja) * | 1974-08-14 | 1976-02-20 | Matsushita Electric Ind Co Ltd | Shingohenkansochi |
JPS59211135A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 速度変換回路 |
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