JPS61222313A - Time changing digital filter - Google Patents
Time changing digital filterInfo
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- JPS61222313A JPS61222313A JP6477385A JP6477385A JPS61222313A JP S61222313 A JPS61222313 A JP S61222313A JP 6477385 A JP6477385 A JP 6477385A JP 6477385 A JP6477385 A JP 6477385A JP S61222313 A JPS61222313 A JP S61222313A
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- coefficient
- ram
- registers
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- Filters That Use Time-Delay Elements (AREA)
Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は係数を時間的に変化させる時変ディジタルフィ
ルタに関する。DETAILED DESCRIPTION OF THE INVENTION <Field of Industrial Application> The present invention relates to a time-varying digital filter that changes coefficients over time.
〈従来の技術とその問題点〉
９８２図は従来から既知のＮ次巡回型フィルタの一例の
回路ブロック図である。１〜４は単位遅延量りの単位遅
延素子で直列く接続されてかり％５は入力側の加算器、
６は出方側の加算器である。<Prior art and its problems> FIG. 982 is a circuit block diagram of an example of a conventionally known N-order cyclic filter. 1 to 4 are unit delay elements connected in series, and %5 is an adder on the input side.
6 is an adder on the output side.
７〜１４はそれぞれａｌ ｊ ａｍ ６１ｈＭ−１ｅ
ａＮ ｇ ｂｌ ＊ｂ２ｂ１１−１ｅ １）ＩＩの係数
の重み付けを行なう乗算器で、７は単位遅延素子１の出
力と入力側加算器５との間に接続され、１１は同じく単
位遅延素子１の出方と出力側加算器６との間に接続され
ている。以下同様に単位遅延素子２の出力と入力加算器
５との間に乗算器８が、出力加算器６との間に乗算器１
２が接続され、同様な接続が順次なされて単位遅延素子
４の出力と入力加算器５との間く乗算器１ｏが、出力加
算器６との間に乗算器１４が接続されている。7 to 14 are each al j am 61hM-1e
aN g bl *b2b11-1e 1) A multiplier that weights the coefficients of II, 7 is connected between the output of unit delay element 1 and the input side adder 5, and 11 is also connected between the output of unit delay element 1. and the output side adder 6. Similarly, a multiplier 8 is connected between the output of the unit delay element 2 and the input adder 5, and a multiplier 1 is connected between the output adder 6 and the output adder 6.
Similar connections are made sequentially such that a multiplier 1o is connected between the output of the unit delay element 4 and the input adder 5, and a multiplier 14 is connected between the output adder 6 and the output adder 6.
ここで入力データをＸ、出力データをｙ、単位ィルタの
システム関数ｆ（（ｚ）は
１＋ｂ１ｚ ”＋ｂ、 ｚ ”＋・−・＋〜 ；（ｘ擢
ｂつＩで示される。単位遅延素子１，２，３．４の前後
更新が必要である。Here, the input data is X, the output data is y, and the system function f of the unit filter ((z) is 1+b1z ``+b, z ''+・-・+~; (x multiplied by I). Unit delay element 1 , 2, 3.4 need to be updated before and after.
即ち
Ｄ＠＝＜ ＋ａｔ ＤＩ ＋ａ鵞Ｄｒ°”…＋ａ １１
−Ｉ Ｄトｓ −ａｍ Ｄ Ｍ７ ＝Ｄｏ＋ｂＩ Ｄｔ
＋ｂｚＤ鵞・・・＋ｂｗ−＊ ＤＮ −ｘ＋ｂｗ Ｄ
ＭＤｉ＋ｎＤトｔ、・・・＃ Ｄｘ −ＤＩ ｅ
Ｄｔ →Ｄ。That is, D@=< +at DI +a Dr°”…+a 11
-I Dts -am D M7 =Do+bI Dt
+bzD Goose...+bw-* DN -x+bw D
MDi+nDt,...#Dx-DIe
Dt →D.
が必要である。is necessary.
上述のようにＮ次巡回型フィルタは従来から既知のにジ
タル信号処理を行なうことが出来るが、実時間で係数書
換えの手段を持っていないために、この手段を設けた時
変ディジタルフィルタとしての機能を必要とする信号処
理を行なうことは出来なかった。As mentioned above, the N-order cyclic filter can perform conventionally known digital signal processing, but since it does not have a means for rewriting coefficients in real time, it is difficult to use as a time-varying digital filter equipped with this means. It was not possible to perform signal processing that required functionality.
く問題を解決するための手段〉
本発明は実時間でディジタル信号処理を行なうことを目
的とする時変ディジタルフィルタを提供するものである
。Means for Solving Problems> The present invention provides a time-varying digital filter whose purpose is to perform digital signal processing in real time.
すなわち、入力データを一時的に貯えるデータＲＡＭと
、このデータＲＡＭの出力に接続され遅延素子を構成す
るＮ（Ｉのデータレジスタと、係数を貯える係数ＲＡＭ
と、それぞれの係数を一時的に貯える２Ｎ個の係数レジ
スタと、係数レジスタの内容を係数ＲＡＭの内容Ｋｊり
書き換えるための係数制御部と、前記データレジスタ及
び前記係数レジスタより読み出されたデータ及び係数の
乗算を行なう乗算器と、この乗算器の出力及び入力デー
タの累積加算を行なう加算器を備え、信号処理に厄じて
係数レジスタの内容を係数ＲＡＭの内容により書換える
手段と、データレジスタの遅延データ金更新するために
データＲＡＭとの間のデータ受渡し’＋ａ＼手段とを設
け、係数レジスタより順次読み出される係数と順次選択
されるデータレジスタより読み出されるデータとの積和
を作るようＫしたものである。That is, a data RAM that temporarily stores input data, a data register of N (I) that is connected to the output of this data RAM and forms a delay element, and a coefficient RAM that stores coefficients.
, 2N coefficient registers for temporarily storing respective coefficients, a coefficient control unit for rewriting the contents of the coefficient registers to the contents of the coefficient RAM, and the data read from the data register and the coefficient register. A multiplier that multiplies coefficients, an adder that cumulatively adds the output and input data of the multiplier, means for rewriting the contents of the coefficient register with the contents of the coefficient RAM to avoid signal processing, and a data register. In order to update the delayed data, a means for transferring data to and from the data RAM is provided, and a sum of products is created between the coefficients sequentially read from the coefficient register and the data read from the sequentially selected data register. This is what I did.
なお前記係数ＲＡＭの内容を書き換え可能な外部書換え
手段ｔ−設けることもある。Note that an external rewriting means t- capable of rewriting the contents of the coefficient RAM may be provided.
〈発明の構成及び作用〉
時変Ｎ次巡回型フイルタの場合、システム関数Ｈ（２）
は時間の関数であり、係数ｊＬｌ、ｂｌもまた時間的忙
変化する。サンプリング周期ｔ−Ｔとすると、この時変
フィルタのシステム関数Ｈ（ｚ 、ｎ’ｌ’）は
菫
１＋Σ ｂＩｚ
ｎ
１−Σ 町 ２判
１＝１
と表わされる。ここで！Ｌｉｎ、ｂｌ！１は時間ｎＴに
おける係数を示す。<Structure and operation of the invention> In the case of a time-varying N-order cyclic filter, the system function H(2)
is a function of time, and the coefficients jLl and bl also change over time. If the sampling period is t-T, the system function H(z, n'l') of this time-varying filter is
It is expressed as violet 1 + Σ bIz n 1 - Σ town 2 size 1 = 1. here! Lin, bl! 1 indicates the coefficient at time nT.
第１図はこの発明の一実施例を示す回路ブロック図で、
Ｎ＝４の時変４次巡回型フィルタについて示したもので
ある。この実施例は係数の全信号処理工程時間に使用さ
れる係数ＲＡＭ１６に、成る時間の係数をそｎぞれ係数
レジスタ１８ 、１９ 、２０ 。FIG. 1 is a circuit block diagram showing an embodiment of the present invention.
A time-varying fourth-order recursive filter with N=4 is shown. In this embodiment, the coefficients are stored in the coefficient RAM 16, which is used for the entire signal processing process, and the coefficients are stored in the coefficient registers 18, 19, 20, respectively.
２１．２２，２３，２４ｓ２５に順次に貯えることによ
り時変４次巡回型フィルタを達成するものである。A time-varying fourth-order recursive filter is achieved by sequentially storing the data in 21, 22, 23, and 24s25.
信号処理開始前に時間ｎＴにおける係数は係数書き換え
手段である外部の計算機１５により計算され、係数ＲＡ
Ｍ１６に貯えられるとともに係数制御部１７全通して各
係数レジスタ１８〜２５に順次貯えられる。Before the start of signal processing, the coefficient at time nT is calculated by an external computer 15 which is a coefficient rewriting means, and the coefficient RA
The coefficients are stored in M16, and are sequentially stored in coefficient registers 18 to 25 through the entire coefficient control section 17.
信号処理開始前に係数レジスタに貯えられている係数は
処理開始と同時に使用される一番最初の係数である。The coefficients stored in the coefficient register before the start of signal processing are the first coefficients used at the same time as the start of processing.
信号処理を行なう時間が短かけｎばすべてのｎにシける
係数を計算し、係数ＲＡ Ｍ １６に貯えることは可能
であるが、より汎用性を持たせる次めに信号処理時間が
ある程度以上長い場合を考慮しておく必要がある。この
ためにすべてのｎにおける係数を計算し、係数ＲＡＭ１
６に貯えることは困難であるので、処理時間をＭ個に分
割し、その分割された時間内では係数は変化しないもの
とする。If the signal processing time is short, it is possible to calculate the coefficients for all n and store them in the coefficient RAM 16, but in order to have more versatility, the signal processing time is longer than a certain point. It is necessary to consider the case. For this purpose, calculate the coefficients for all n and store the coefficients RAM1
Since it is difficult to store the coefficients in 6 times, it is assumed that the processing time is divided into M times and the coefficients do not change within the divided times.
このようＫすると本実施例では各係数ａＩ、ｔＨ”は
ａｉ ： ｍ＝０ｓＬＬ ”””Ｍ−１，ｉ＝１．２
，３．４ｂｔ ： ｍ ＝０．１，２．−−−−・・Ｍ
−１，ｉ＝１．２，３．４の合計８Ｍ（ｆｌｔ−用意す
れば良い。In this example, each coefficient aI, tH" is ai: m=0sLL """M-1, i=1.2
, 3.4bt: m = 0.1, 2. -----・・M
-1, i=1.2, 3.4, total 8M (flt-).
またＭ個に分割された処理待間取は
Ｎｍ（ｎ≦Ｎ、＋ｌｍ＝０．１．２．・・・・・・Ｍ−
１但し Ｎｏ ＝ ０
のように規定される。このＮｍは係数と同様に外部の計
算機１５によって係数制御部１７に貯えられる。In addition, the processing waiting time divided into M pieces is Nm (n≦N, +lm=0.1.2...M-
1 However, it is defined as No = 0. This Nm is stored in the coefficient control section 17 by the external computer 15 in the same way as the coefficients.
係数制御部１７にはカウンタを有し、常に現在の処理時
間ｎと分割時間Ｎ、と全比較している。The coefficient control unit 17 has a counter and constantly compares the current processing time n and the divided time N.
係数レジスタ１８〜２５にそれぞれ貯えられている係数
ｔ’Ｋｘ、Ｋｔ 、Ｋｓ 、に４ 、ＫＩ 、に＠ ｓ
Ｋｔ 、Ｋｌとすると、処理開始時点で係数レジスタ１
８〜２５に貯えられている係数はＫｓ ←ｌｌ’ｌ ｅ
Ｋｔ ”−Ｌ％ ＃ Ｋｓ ’−ｈ’ｓＫ４ ”ａ：
ｅ Ｋｓ ＋ｌ）−、Ｋｇ ＋−ｂｔ１＊
ｔ Ｋｔ ←売 蛋（１←ｂ： である。Coefficients t'Kx, Kt, Ks, 4, KI, @s stored in coefficient registers 18 to 25, respectively
Let Kt and Kl be coefficient register 1 at the start of processing.
The coefficients stored in 8 to 25 are Ks ←ll'l e
Kt"-L% #Ks'-h'sK4"a:
e Ks +l)-, Kg +-bt1*
t Kt ← Selling egg (1 ← b: It is.
またデーｐｖジスｐ’ｓ 、２７，２８．２９はスヘテ
ＯＩ／ｃ初期化されている。すなわちＤＩ 、 Ｄｚ
−Ｄａ −Ｄａ何れも０である。Furthermore, data pvjisp's, 27, 28, and 29 have been initialized as OI/c. i.e. DI, Dz
-Da -Da are both 0.
ある時間ｎがＮｒｎ≦ｎ ＜ Ｎｍ４−＊での処理につ
いて説明する。この時係数レジスタ１８〜２５の内容ハ
Ｋｓ ＝＆ｌ、 Ｋｍ ”ａｔ 、 Ｋｍ ”ａｘ ＃
Ｋａ ”−ＬＰ 、 Ｋｓ←ｂ、、Ｋｓ←ｂｚ、に）
←ｋｉｎ、に＋ｓ←ｂ４である。Processing when a certain time n satisfies Nrn≦n<Nm4-* will be described. At this time, the contents of coefficient registers 18 to 25 are Ks = &l, Km ”at, Km ”ax #
Ka”-LP, Ks←b,, Ks←bz, to)
←kin, +s←b4.
係数レジスタ１８から取出された係数ａ″：とデータレ
ジスタ局から取出されたデータＤ１とが乗算器３１に供
給され、乗算器３１の出力と入力データＸが加算器３２
に供給される。The coefficient a'' taken out from the coefficient register 18 and the data D1 taken out from the data register station are supplied to the multiplier 31, and the output of the multiplier 31 and the input data X are supplied to the adder 32.
supplied to
係数レジスタ１８〜２５の内容は係数レジスタ１８カら
係数ａ８ が取り出さ几ると同時にシフトされ、Ｋｔ”
ａｚ ｓＫｔ ”−ａ饗ｓＫｓ ”−ａＴ ｅＫ４”ｂ
τ＃ Ｋｓ −ｂ！：に６″ｂｓ、に丁″ｂ４ となる
。The contents of coefficient registers 18 to 25 are shifted at the same time as coefficient a8 is taken out from coefficient register 18, and Kt''
az sKt ”-a饗sKs ”-aT eK4”b
τ# Ks −b! : 6″bs, 1″b4.
このとき係数制御部１７はカウンターの値ｎ＋１とＮ奸
、との大きさを係数制御部１７の内部の比較器で比較し
、ｎ＋１４２への場合は取り出された係数ａＴ１−係数
レジスタ乙に記入してに、←ａ〒とする０またｎ＋１＝
Ｎｍの場合は係数ＲＡＭより１＋１ｌ
を取り出し、係数レジスタ６に記入してに一←ａ１とす
る。At this time, the coefficient control unit 17 compares the magnitudes of the counter values n+1 and Nyai using a comparator inside the coefficient control unit 17, and if the value is n+142, writes the extracted coefficient aT1 into the coefficient register B. Then, ←a〒 is 0 or n+1=
In the case of Nm, take out 1+1l from the coefficient RAM, write it in the coefficient register 6, and set it as 1←a1.
すなわち ｎ＋１＝Ｎ、の場合はＫｔ”ａｚ ｓＫｘ”
ａＴ 、 Ｋ３ ＋ａ”： ｅ Ｋａ ”ｂ’Ｆ ＊
Ｋｓ ”−ｂ？、＆二す、 ＃ Ｋｔ ”−ｂ”： 。In other words, if n+1=N, Kt"az sKx"
aT, K3 +a”: e Ka”b’F *
Ks ”-b?, & two, #Kt ”-b”: .
Ｋ８←ａｌ （！：なる。K8←al (!: Naru.
加算器諺の出力は Ｘ＋＆、Ｄ、であ０、再び加算器３
２に供給され、次の係数ａ１もまた係数レジスタ１８か
ら取出され、データレジスタｎから取出されたＤａとと
もに乗算器３１に供給される。乗算器３１の出力はより
雪となって加算器ｎに供給され、さきに加−）誌の出力
が再び入力されているＸ＋ａＩＤ＊に加算されてＸ ＋
ｊＬ ＩＤｓ 十Ｊ Ｄｚとなる。The output of the adder is X+&, D, which is 0, and the adder is 3 again.
The next coefficient a1 is also taken out from the coefficient register 18 and sent to the multiplier 31 along with Da taken out from the data register n. The output of the multiplier 31 is further converted to an adder n, and the output of the previous addition is added to the input X+aID* again to obtain X+
jL IDs ten J Dz.
この操作を４回繰返し、加算器３２の出方とじてＸ ＋
ＩＬ？ Ｄｔ ＋＆”： Ｄｘ ＋＆”ｓ Ｄｓ ＋
Ｘａ Ｄａ ｔ’得る。コノ出方をり、とじ
Ｄ ｏ ＝ Ｘ ＋ ａＴ：Ｄｔ ＋ａ Ｄｔ ＋ａ’
： Ｄｓ ＋ａ：Ｄａ本データＲＡＭ３０に一時的に貯
えておく。Repeat this operation four times, and the output of the adder 32 is X +
IL? Dt +&”: Dx +&”s Ds +
Get Xa Da t'. Take out the way it comes out and bind it D o = X + aT: Dt +a Dt +a'
: Ds +a:Da This data is temporarily stored in the RAM 30.
この時点で係数レジスタ１８〜２５の内容はに１←ｂ、
。At this point, the contents of coefficient registers 18 to 25 are 1←b,
.
Ｋ意＝ｂ”： ｓ Ｋｓ ”ｂ”： ｅ Ｋ４ ＝ ｂ
”： ｓ Ｋｓ ”−ｊ”：： ＫＩ ←ａ、 ｔ、
Ｋｔ鳳＋１
←”ｓ ｓＫｓ←ａ４ となっている。K = b”: s Ks “b”: e K4 = b
”: s Ks ”-j”:: KI ←a, t,
Kt Otori+1 ←”s sKs←a4.
さらに同様に４回の乗算及び４回の加算及び４回の係数
レジスタ１８〜２５のシフトの結果、加算器諺の出力と
して
）’ ＝ Ｄｏ＋ｂｔ Ｄｉ ＋ｂ意Ｄり ＋ｂｓ Ｄ
ｓ ＋ｂ４Ｄ４を得るとともに、４回の遅延データＤｓ
ｅＤｚ ｓＤｍ ＊Ｄ４の更新をデータＲＡＭ３０と
データレジスタ部。Similarly, as a result of four multiplications, four additions, and four shifts of coefficient registers 18 to 25, the output of the adder is )' = Do + bt Di +b + bs D
s +b4D4 and four delayed data Ds
eDz sDm *Update D4 to data RAM 30 and data register section.
２７．２８．２９間で行ない、Ｄ４←Ｄｓ −Ｄｓ ”
Ｄ鵞、Ｄｔ←Ｄｓ ＠Ｄｔ←Ｄ・（データＲＡＭ）と
なって一点の入力データＸに対する処理を完了する。Performed between 27.28.29, D4←Ds -Ds”
D, Dt←Ds @Dt←D・(data RAM), and the processing for one point of input data X is completed.
１１＋１
この時点で係数レジスタ１８〜２５の内容はん←ＩＬ１
゜Ｋ ＊←＆ ＊ ”ｅ Ｋｓ ”−＆”’ ＃ Ｋ４
”ｅ’ ｅ Ｋｓ ”ｂ Ｆ”ｓ Ｋｓ ”ｗｒ−４
−＊ ＊＋ｔ 叶１ｂ鵞 、 Ｋｙ −−−
Ｋｓ←ｂ４ となっており、連続して次の入力データ
ｘｌｆｃ対する処理を行なうことが出来るロ −
以上の操作を繰返すととＫより、係数を変化させる時で
も連続した信号処理を行なうことが出来る。11+1 At this point, the contents of coefficient registers 18 to 25 are←IL1
゜K ＊←＆ ＊ ”e Ks ”−&”' ＃K4
”e' e Ks ”b F”s Ks ”wr-4
-* *+t Kano 1b Goose, Ky ---
Since Ks←b4, it is possible to continuously process the next input data xlfc.By repeating the above operation, continuous signal processing can be performed even when changing the coefficient .
〈発明の効果〉
上述のように本発明によれば係数を係数ＲＡＭ及び係数
レジスタに貯えることにより、実時間で時変ディジタル
フィルタ処理を行うことが出来る。<Effects of the Invention> As described above, according to the present invention, time-varying digital filter processing can be performed in real time by storing coefficients in the coefficient RAM and coefficient register.
また係数を外部から変更出来る計算機を設は几ば、途中
で係数の変更を行なうことも出来る。Also, if you install a computer that allows you to change the coefficients externally, you can change the coefficients midway through the process.
第１図は本発明の一実施例の回路ブロック図。
第２図は従来のＮ次巡回型フィルタの回路ブロック図で
ある。
１６・・・・・・係数ＲＡＭ、 １７・・・・・・係
数制御部、 １８〜δ・・・・・・係数レジスタ、 あ
〜四・・・・・・データレジスタ、 （９）・・・・・
・データＲＡＭ、 ３１・山・・乗算器、３２・・・
・・・加算器。FIG. 1 is a circuit block diagram of an embodiment of the present invention. FIG. 2 is a circuit block diagram of a conventional N-order cyclic filter. 16...Coefficient RAM, 17...Coefficient control unit, 18~δ...Coefficient register, A~4...Data register, (9)... ...
・Data RAM, 31・Multiple... Multiplier, 32...
...adder.
Claims (2)
のデータＲＡＭの出力に接続され遅延素子を構成するＮ
個のデータレジスタと、係数を貯える係数ＲＡＭと、そ
れぞれの係数を一時的に貯える２Ｎ個の係数レジスタと
、係数レジスタの内容を係数ＲＡＭの内容により書き換
えるための係数制御部と、前記データレジスタ及び前記
係数レジスタより読み出されたデータ及び係数の乗算を
行なう乗算器と、この乗算器の出力及び入力データの累
積加算を行なう加算器を備え、信号処理に応じて係数レ
ジスタの内容を係数ＲＡＭの内容により書換える手段と
、データレジスタの遅延データを更新するためにデータ
ＲＡＭとの間のデータ受渡し手段とを設け、係数レジス
タより順次読み出される係数と順次選択されるデータレ
ジスタより読み出されるデータとの積和を作る時変ディ
ジタルフィルタ。(1) A data RAM that temporarily stores input data, and an N that is connected to the output of this data RAM and forms a delay element.
2N data registers, a coefficient RAM for storing coefficients, 2N coefficient registers for temporarily storing the respective coefficients, a coefficient control unit for rewriting the contents of the coefficient registers with the contents of the coefficient RAM, and the data registers and A multiplier that multiplies data read from the coefficient register and a coefficient, and an adder that performs cumulative addition of the output of this multiplier and input data, and stores the contents of the coefficient register in the coefficient RAM in accordance with signal processing. A means for rewriting according to the contents and a means for transmitting data between the data RAM and the data RAM for updating the delayed data in the data register are provided, and the coefficients sequentially read from the coefficient register and the data read from the sequentially selected data register are provided. A time-varying digital filter that creates a sum of products.
のデータＲＡＭの出力に接続され遅延素子を構成するＮ
個のデータレジスタと、２Ｎ個の係数を貯える係数ＲＡ
Ｍと、それぞれの係数を一時的に貯える２Ｎ個の係数レ
ジスタと、係数レジスタの内容を係数ＲＡＭの内容によ
り書き換えるための係数制御部と、前記データレジスタ
及び前記係数レジスタより読み出されたデータ及び係数
の乗算を行なう乗算器と、この乗算器の出力及び入力デ
ータの累積加算を行なう加算器を備え、信号処理に応じ
て係数レジスタの内容を係数ＲＡＭの内容により書換え
る手段と、データレジスタの遅延データを更新するため
にデータＲＡＭとの間のデータ受渡し手段と、前記係数
ＲＡＭの内容を書き換えることの可能な外部書換え手段
を設け、係数レジスタより順次読み出される係数と順次
選択されるデータレジスタより読み出されるデータとの
積和を作る時変ディジタルフィルタ。(2) A data RAM that temporarily stores input data, and an N that is connected to the output of this data RAM and forms a delay element.
data registers and a coefficient RA that stores 2N coefficients.
M, 2N coefficient registers for temporarily storing respective coefficients, a coefficient control unit for rewriting the contents of the coefficient registers with the contents of the coefficient RAM, and the data read from the data register and the coefficient register. A multiplier that multiplies coefficients, an adder that cumulatively adds the output and input data of the multiplier, means for rewriting the contents of the coefficient register with the contents of the coefficient RAM in accordance with signal processing, and a means for rewriting the contents of the coefficient register with the contents of the coefficient RAM. In order to update the delayed data, data transfer means to and from the data RAM and external rewriting means capable of rewriting the contents of the coefficient RAM are provided, and the coefficients sequentially read from the coefficient registers and the data registers sequentially selected are provided. A time-varying digital filter that creates a sum of products with the read data.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6477385A JPS61222313A (en) | 1985-03-27 | 1985-03-27 | Time changing digital filter |
| US06/844,089 US4829463A (en) | 1985-03-27 | 1986-03-26 | Programmed time-changing coefficient digital filter |
| EP86104258A EP0198293B1 (en) | 1985-03-27 | 1986-03-27 | A musical instrument with a programmed time-changing coefficient digital filter |
| DE86104258T DE3688600T2 (en) | 1985-03-27 | 1986-03-27 | Musical instrument with digital filter with programmed variable coefficients. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6477385A JPS61222313A (en) | 1985-03-27 | 1985-03-27 | Time changing digital filter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61222313A true JPS61222313A (en) | 1986-10-02 |
Family
ID=13267856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6477385A Pending JPS61222313A (en) | 1985-03-27 | 1985-03-27 | Time changing digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222313A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03217112A (en) * | 1990-01-23 | 1991-09-24 | Yamaha Corp | Digital signal processing circuit |
-
1985
- 1985-03-27 JP JP6477385A patent/JPS61222313A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03217112A (en) * | 1990-01-23 | 1991-09-24 | Yamaha Corp | Digital signal processing circuit |
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