JPS61220199A - Static type shift register and its controlling method - Google Patents

Abstract

PURPOSE:To prevent the generation of output variation at the time of resetting while high speed action is executing, by making respective stages on master/ slave-sides one stage and by independently determining the output level by a switching means that acts in accordance with a reset signal. CONSTITUTION:The master-side consists of a clocked inverter 1 of a latch circuit and a positive feedback circuit 20, while the slave-side consists of a clocked inverter 8 of the P and Q channel gates 4 and 11 of a latch circuit and a positive feedback circuit 21. And, of both sides, the number of stages between the I/O terminals are made one. Accordingly, the data from a terminal D on the master-side is read in a terminal M accordance with a clock phi and inverse phi, and is accurately outputted to a terminal Q on the slave-side. Because the gate is of one stage, the shifting is of a high speed. On the contrary, when the reset signal R becomes H, a switching transistor TN 3 between the inverter 4 and the grounding is turned on, and the terminal Q is forcively maintained in '0', hence is not influenced by the impulse in the raising of the potential due to the shifting of the clock. Consequently, even if the action is made fast the generation of the output variation at the time of resetting is prevented.

Description

【発明の詳細な説明】 （発明の技術分野） 本発明はマスク側のラッチ回路とスレーブ側のラッチ回
路により構成されるスタテイク型シフトレジスタに関す
るもので、特にりＯツク周波数が高い場合に使用されて
好適なものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a static shift register composed of a latch circuit on the mask side and a latch circuit on the slave side, and is particularly used when the operating frequency is high. It is suitable for this purpose.

〔発明の技術的背景〕[Technical background of the invention]

スタティク型シフトレジスタは一般にマスク側とスレー
ブ側の２つのラッチにより構成されており、これらの中
にはセット回路付きのもの、リセット回路付きのもの、
あるいはセット／リセット回路付きのものなど種々の型
がある。以下、添付図面の第５図乃至第７図を参照して
従来技術を説明する。なお、図面の説明において同一の
要素には同一の符号を付す。A static shift register generally consists of two latches, one on the mask side and one on the slave side, and some of these have a set circuit, some have a reset circuit, and some have a reset circuit.
There are also various types, including those with set/reset circuits. The prior art will be described below with reference to FIGS. 5 to 7 of the accompanying drawings. In addition, in the description of the drawings, the same elements are given the same reference numerals.

第５図は従来装置の一例の回路図で、リセット回路付き
のものである。このシフトレジスタはマスク側のラッチ
とスレーブ側のラッチにより構成される−。マスク側の
ラッチは、反転クロックＴにより制御されＤ端子か′ら
データを入力するクロックドインバータ１と、リセット
信号Ｒおよびクロックドインバータ１の出力を入力する
２人力のＮＯＲゲート３と、クロックφにより制御され
ＮＯＲゲート３の出力すなわちマスク側ラッチの出力Ｍ
を入力し、出力をクロックドインバータ１に与えるクロ
ックドインバータ３とにより構成される。また、スレー
ブ側のラッチも上記のマスク側ラッチと同様に、クロッ
クドインバータ４．５と２人力ＮＯＲゲート６とにより
構成される。FIG. 5 is a circuit diagram of an example of a conventional device, which is equipped with a reset circuit. This shift register is composed of a latch on the mask side and a latch on the slave side. The latch on the mask side includes a clocked inverter 1 that is controlled by an inverted clock T and inputs data from a D terminal, a two-man NOR gate 3 that inputs a reset signal R and the output of the clocked inverter 1, and a clock φ. The output of the NOR gate 3, that is, the output of the mask side latch M
, and a clocked inverter 3 which provides an output to a clocked inverter 1. Further, the slave side latch is also constituted by a clocked inverter 4.5 and a two-manufactured NOR gate 6, similar to the mask side latch described above.

次に、第５図の回路の動作をリセットＲ＝“０″の場合
について説明する。反転クロックφ−“１”のときには
、マスク側のラッチは端子りよりデータを読み込み、端
子Ｍに正転データを出力する。Next, the operation of the circuit shown in FIG. 5 will be described for the case where reset R="0". When the inverted clock φ is "1", the latch on the mask side reads data from the terminal and outputs normal rotation data to the terminal M.

これに対してスレーブ側のラッチは、クロックφ＝１の
ときに端子Ｍのデータを読み込み、端子Ｑに正転データ
を出力する。このようにして、シフトレジスタとして動
作する。On the other hand, the slave-side latch reads data at terminal M when clock φ=1 and outputs normal rotation data to terminal Q. In this way, it operates as a shift register.

しかし、クロック意味ありのとき（マスク側ではγ＝“
１”のとき、スレーブ側ではφ−“１”のとき）に、マ
スク側ラッチのゲート段数はクロックドインバータ１と
ＮＯＲゲート３の２段であり、スレーブ側ラッチのゲー
ト段数もクロックドインバータ４とＮＯＲゲート６の２
段であるため、クロックが高周波のときにゲート遅れに
よる誤動作が生じやすい。However, when the clock has meaning (on the mask side, γ = “
1", on the slave side, when φ - "1"), the number of gate stages of the mask side latch is two stages, clocked inverter 1 and NOR gate 3, and the number of gate stages of the slave side latch is also clocked inverter 4. and NOR gate 6-2
Because it is a stage, malfunctions are likely to occur due to gate delay when the clock is at a high frequency.

そこで、ゲート段数を少なくして上記の不都合を除去す
るようにした回路として、第６図のものが知られている
。このｎ路では、入力端子りと出力端子Ｑの間のゲート
をクロックドインバータ１゜４のみとし、クロックドイ
ンバータ２とＮＯＲゲート３でデータをスタテイクにホ
ールドするマスク側の正帰還回路を構成し、クロックド
ＮＯＲゲート７とインバータ８でスレーブ側の正帰還回
路を構成するようにしている。Therefore, the circuit shown in FIG. 6 is known as a circuit designed to eliminate the above-mentioned disadvantage by reducing the number of gate stages. In this n-way, the gate between the input terminal 1 and the output terminal Q is only the clocked inverter 1.4, and the clocked inverter 2 and the NOR gate 3 form a positive feedback circuit on the mask side that holds the data statically. , the clocked NOR gate 7 and the inverter 8 constitute a positive feedback circuit on the slave side.

第７図は第６図に示すシフトレジスタの動作を説明する
波形図である。FIG. 7 is a waveform diagram illustrating the operation of the shift register shown in FIG. 6.

第７図において、時点ｔ１の前すなわち端子りへの入力
（データ）が“１″で端子Ｒへの入力が“０”−（非リ
セツト状態）であり、かつクロックφが“０”　（従っ
て反転クロックＴが１”）のときには、マスク側のクロ
ックドインバータ１はオンになりスレーブ側のクロック
ドインバータ４はオフになり、従ってマスク側の出力Ｍ
およびスレーブ側の出力Ｑは共に“０″になる。In FIG. 7, before time t1, that is, the input (data) to the terminal R is "1", the input to the terminal R is "0" - (non-reset state), and the clock φ is "0" (therefore, When the inverted clock T is 1''), the clocked inverter 1 on the mask side is turned on and the clocked inverter 4 on the slave side is turned off, so that the output M on the mask side
Both the output Q on the slave side and the output Q on the slave side become "0".

第７図において、時点ｔ１の後すなわち端子りへの入力
が“１”で端子Ｒへの入力がＯＮのままであり、クロッ
クφが“１″（従りて反転クロックφがＯ″）に変った
ときには、マスク側のクロックドインバータ１はオンか
らオフになり、スレーブ側のりＯツク上インバータ４は
オフからオンになる。従って、マスク側の出力Ｍ＆；ｔ
”Ｏ”のままであるがスレーブ側の出力Ｑは“Ｏ″から
“１″になる。In FIG. 7, after time t1, the input to terminal R is "1", the input to terminal R remains ON, and clock φ becomes "1" (therefore, inverted clock φ becomes O"). When the clocked inverter 1 on the mask side changes from on to off, the clocked inverter 4 on the slave side changes from off to on.Therefore, the output M&;t on the mask side changes from off to on.
Although it remains at "O", the output Q on the slave side changes from "O" to "1".

第７図において、時点ｔ２〜ｔ３の期間すなわちＤ端子
入力が“１″でＲ端子入力が“１″（リセット状態）で
あり、かつクロックφが“０″（反転クロック下は“１
”）のときには、次のように動作する。すなわち、マス
ク側ラッチではクロックドインバータ１がオンになりか
つクロックドインバータ２がオフになるため、ＮＯＲゲ
ート３のリセット出力は禁止されてマスク側ラッチは端
子りからデータ“１”を読み込み、端子Ｍに反転データ
“０″を出力する。またスレーブ側ラッチではクロック
ドインバータ４がオフになりかつり０ツクドＮＯＲゲー
ト７がオンになるため、端子Ｑには０“が出力される。In FIG. 7, the period from time t2 to t3, that is, the D terminal input is "1", the R terminal input is "1" (reset state), and the clock φ is "0" (under the inverted clock is "1").
”), the operation is as follows. In other words, in the mask side latch, clocked inverter 1 is turned on and clocked inverter 2 is turned off, so the reset output of NOR gate 3 is prohibited and the mask side latch operates as follows. reads data “1” from the terminal and outputs inverted data “0” to the terminal M. Also, in the slave side latch, the clocked inverter 4 is turned off and the clocked NOR gate 7 is turned on, so the terminal 0" is output to Q.

言い換えれば、出力Ｑは０″にリセットされる。In other words, the output Q is reset to 0''.

第７図において、時点ｔ３の後すなわちＤ端子入力が“
１″でＲ端子入力が“１″のままであり、りａツクφが
“１“（反転クロックＴは“Ｏ”）に変ったときには、
次のように動作する。すなわち、マスク側ラッチではク
ロックドインバータがオンからオフになりかつクロック
ドインバータがオフからオンになり、従フてＮＯＲゲー
ト３のリセット出力はクロックドインバータ２を介して
端子Ｍを“１″にチャージする。また、スレーブ側のラ
ッチではクロックドインバータ４がオフからオンになり
、クロックドＮＯＲゲート７がオンからオフ・になり、
従って端子Ｍにチャージされている“１＃を読み込んで
端子Ｑを“０”（リセット状態）にする。In FIG. 7, after time t3, that is, the D terminal input is “
1", the R terminal input remains "1", and when the reverse clock φ changes to "1" (the inverted clock T is "O"),
It works like this: That is, in the mask side latch, the clocked inverter changes from on to off, and the clocked inverter changes from off to on, so that the reset output of the NOR gate 3 changes the terminal M to "1" via the clocked inverter 2. Charge. In addition, in the slave side latch, the clocked inverter 4 changes from off to on, and the clocked NOR gate 7 changes from on to off.
Therefore, "1#" charged in the terminal M is read and the terminal Q is set to "0" (reset state).

〔背景技術の内題点〕[Internal issues of background technology]

上記の如く第６図の回路では、Ｒ端子入力が“１″のと
き、すなわちリセット意味ありのときには出力Ｑは“０
”すなわちリセット状態を保つように動作する。しかし
ながら実際には、φ−“１″からφ−“１”に切り変っ
たＳＵａに、マスタ側のクロックドインバータ２はオン
となってＭ端子に１′をチャージし始めるが、同時にス
レーブ側のクロックドインバータ４もオンになるため、
Ｍ端子にチャージされていた反転データ“Ｏ”を“１″
にチャージし終るまでの短い期間に反転データ″０″が
クロックドインバータ４を通ってしまう。従って、これ
が出力端子Ｑに正転データ″１”となって現われ、第７
図の時点ｔ３に示すような電位の立ち上り（ヒゲ）とな
ってしまう。As mentioned above, in the circuit of FIG. 6, when the R terminal input is "1", that is, when there is a reset meaning, the output Q is "0".
In other words, it operates to maintain the reset state. However, in reality, when SUa changes from φ-“1” to φ-“1,” the clocked inverter 2 on the master side turns on and outputs 1 to the M terminal. ' begins to charge, but at the same time clocked inverter 4 on the slave side also turns on, so
The inverted data “O” charged in the M terminal is changed to “1”
Inverted data "0" passes through the clocked inverter 4 in a short period of time until charging is completed. Therefore, this appears as normal rotation data "1" at the output terminal Q, and the 7th
This results in a potential rise (spike) as shown at time t3 in the figure.

この“ヒゲ”はＲ端子入力を１”として出力端子Ｑをリ
セット状態にしたことに反するものであり、シフトレジ
スタとして正常に機能しなくなる。このような欠点が生
じたのでは、第５図の回路を第６図の回路に変形してゲ
ート段数を半分に減らし、高速性能を向上させた意味が
な（なってしまう。This "whisker" is contrary to the fact that the R terminal input is set to 1 and the output terminal Q is set to the reset state, and the shift register does not function properly.This defect may be caused by the There is no point in changing the circuit to the circuit shown in Figure 6, reducing the number of gate stages by half, and improving high-speed performance.

（発明の目的ン 本発明は上記の従来技術の欠点を克服するためになされ
たもので、リセット状態でりＯツク信号のレベルが切り
換るときに、出力Ｑに５ｔｔｉｉ的な電位の立ち上り（
いわゆる“ヒゲ”）が現れることがなく、かつ高速性能
に優れたスタティク型シフトレジスタを提供することを
目的とする。(Object of the Invention) The present invention has been made to overcome the drawbacks of the above-mentioned prior art.When the level of the O-sock signal is switched in the reset state, a 5ttii potential rises at the output Q (
The purpose of the present invention is to provide a static shift register that does not cause so-called "whiskers" and has excellent high-speed performance.

〔発明の概要〕[Summary of the invention]

上記の目的を達成するため本発明は、マスク側ラッチと
スレーブ側ラッチで構成されるシフトレジスタでありて
、上記マスタ側ラッチはデータを入力する第１のクロッ
クド論理回路と、出力レベル設定信号により制御されこ
の第１のクロックド論理回路の出力をスタティクにホー
ルドする正帰還回路とを備え、上記スレーブ側ラッチは
第１のクロックド論理回路の出力を入力する第２のりＯ
ックド論理回路と、この第２のり０ツクド論理回路の出
力をスタティクにホールドする正帰還回路と、電源端子
の一方と第２のクロックド論理回路の出力端との間に接
続され出力レベル設定信号により、オンおよびオフさせ
られるスイッチ手段とを備えるスタティク型シフトレジ
スタを提供するものである。To achieve the above object, the present invention provides a shift register consisting of a mask side latch and a slave side latch, wherein the master side latch has a first clocked logic circuit for inputting data and an output level setting signal. and a positive feedback circuit that statically holds the output of the first clocked logic circuit, and the slave side latch has a positive feedback circuit that statically holds the output of the first clocked logic circuit.
A clocked logic circuit, a positive feedback circuit that statically holds the output of the second clocked logic circuit, and an output level setting signal connected between one of the power supply terminals and the output terminal of the second clocked logic circuit. Accordingly, a static shift register is provided which includes a switch means that can be turned on and off.

〔発明の実施例〕[Embodiments of the invention]

以下、添付図面の第１図乃至第４図を参照して本発明の
いくつかの実施例を説明する。Hereinafter, some embodiments of the present invention will be described with reference to FIGS. 1 to 4 of the accompanying drawings.

第１図は第１の実施例の回路図で、リセット回路付きの
ものである。そしてこの回路が第６図の従来例と異なる
点は、スレーブ側ラッチにクロックドインバータ４の出
力をスタテイクにホールドする正帰還回路が設けられ、
かつクロックドインバータ４と電源ｖＳＳの端子との間
にリセット入力ＲによりオンおよびオフされるＮチャン
ネルトランジスタＴＮ３が設けられていることである。FIG. 1 is a circuit diagram of the first embodiment, which is equipped with a reset circuit. The difference between this circuit and the conventional example shown in FIG. 6 is that the slave side latch is provided with a positive feedback circuit that holds the output of the clocked inverter 4 in a static state.
Furthermore, an N-channel transistor TN3, which is turned on and off by a reset input R, is provided between the clocked inverter 4 and the terminal of the power supply vSS.

第１図において、マスク側ラッチはクロックドインバー
タ１と正帰還回路２０により構成され、正帰還回路２０
はクロックドインバータ２とＮＯＲゲート３を有してい
る。スレーブ側ラッチのクロックドインバータ４はＰチ
ャンネルゲート１０と・Ｎチャンネルゲート１１により
構成される。In FIG. 1, the mask side latch is composed of a clocked inverter 1 and a positive feedback circuit 20.
has a clocked inverter 2 and a NOR gate 3. The clocked inverter 4 of the slave side latch is composed of a P channel gate 10 and an N channel gate 11.

Ｐチャンネルゲート１０は反転クロックφをゲートに入
力するＰチャンネルトランジスタＴＰ１と、マスタ側の
Ｍ端子出力をゲートに入力するＰチャンネルトランジス
タＴＰ２を有しており、Ｎチャンネルゲート１１はクロ
ックφをゲートに入力するＮチャンネルトランジスタＴ
Ｎ２と、マスク側のＭ端子出力をゲートに入力するＮチ
ャンネルトランジスタＴＮ１を有している。The P-channel gate 10 has a P-channel transistor TP1 that inputs an inverted clock φ to its gate, and a P-channel transistor TP2 that inputs the M terminal output of the master side to its gate, and the N-channel gate 11 inputs a clock φ to its gate. Input N-channel transistor T
N2 and an N-channel transistor TN1 whose gate receives the output of the M terminal on the mask side.

スレーブ側の正帰還回路２１は、Ｑ端子出力を入力とす
るインバータ８と、Ｐチャンネルゲート１２と、Ｎチャ
ンネルゲート１３を有している。The positive feedback circuit 21 on the slave side includes an inverter 8 that receives the Q terminal output as an input, a P channel gate 12, and an N channel gate 13.

ここで、ゲート１２を構成するＰチャンネルトランジス
タＴＰ４のゲートにはリセット人力Ｒが与えられており
、これはＰチャンネルトランジスタＴＰ３−およびＴＰ
５とＮチャンネルトランジスタＴＮ４およびＴＮ５で構
成されるクロックドインバータの貫通電流を阻止する役
割を果たす。従ってトランジスタＴＰ４を省略しても、
第１図の回路を本発明の効果を奏するスタテイク型シフ
トレジスタとして動作させることができる。Here, a reset force R is applied to the gate of the P-channel transistor TP4 constituting the gate 12, and this is applied to the gate of the P-channel transistor TP3- and TP4.
5 and N-channel transistors TN4 and TN5 from flowing through the clocked inverter. Therefore, even if transistor TP4 is omitted,
The circuit shown in FIG. 1 can be operated as a static shift register that exhibits the effects of the present invention.

第１図の回路では、りＯツク意味あり（すなわちマスク
側でφ−“１”、スレーブ側でφ−“１”）のときに入
力端子と出力端子の闇のゲート段数は各々１段づつにな
り、従って第６図の回路と同様に高速性能を得ることが
できる。In the circuit shown in Figure 1, when there is a logic meaning (that is, φ-“1” on the mask side and φ-“1” on the slave side), the number of dark gate stages at the input terminal and output terminal is one stage each. Therefore, high-speed performance similar to the circuit shown in FIG. 6 can be obtained.

次に、リセット状！１（Ｒ−“１”）においてクロック
φが“０″から“１″に切り換るときの動作を、第２図
の波形図を参照して説明する。Next, reset! The operation when the clock φ switches from "0" to "1" at 1 (R-"1") will be explained with reference to the waveform diagram of FIG.

Ｄ端子が“１”でＲ端子が“１”のときには、第６図の
回路と同様にクロックが１−“１°”からφ−“１″に
切り換った瞬ｆｉｔ（第２図の時点ｔ４）に、マスク側
のクロックドインバータ２がオンになりＭ端子には正転
データ“１”が出力される。When the D terminal is "1" and the R terminal is "1", the instantaneous fit when the clock switches from 1 - "1°" to φ - "1" (as in the circuit of Fig. 2) At time t4), the clocked inverter 2 on the mask side is turned on, and normal rotation data "1" is output to the M terminal.

しかし、Ｍ端子にはＤ端子入力の反転データ“０”が“
１”にチャージしきれずに残っており、従ってスレーブ
側のクロックドインバータ４のトランジスタＴＰ１およ
びＴＰ２がオン状態に保たれて、出力端子Ｑには正転デ
ータ“１”が現われようとする。しかしながら、トラン
ジスタＴＮ３はリセット入力Ｒ−“１”によってすでに
オンになっているため、出力端子Ｑは電源■ＳＳにより
強制的に“０″に保たれ、従って時点ｔ４において電位
の立ち上り（ヒゲ）が現れることはない。言い換えれば
、トランジスタＴＮ３はリセット人力ＲによってＱ出力
を独立に定める機能を有しており、リセット状態ではＱ
出力は強制的に“０”にされている。However, the inverted data “0” of the D terminal input is “0” at the M terminal.
Therefore, the transistors TP1 and TP2 of the clocked inverter 4 on the slave side are kept in the on state, and normal rotation data "1" is about to appear at the output terminal Q. However, , since the transistor TN3 has already been turned on by the reset input R-“1”, the output terminal Q is forcibly kept at “0” by the power supply ■SS, and therefore a potential rise (whisker) appears at time t4. In other words, the transistor TN3 has the function of independently determining the Q output by the reset human power R, and in the reset state, the Q output
The output is forced to "0".

第３図は本発明の第２の実施例の回路図で、セット回路
付きのものである。そしてこの回路が第１図のものと異
なる点は、スイッチ手段がＰチャンネルトランジスタＴ
Ｐ８で形成され、かつそれはＱ端子と電源ｖＯＤ端子の
間に接続されていることと、貫通ｉ！！ｉｉＲ防止用の
トランジスタはＮチャンネルトランジスタＴＮ７で形成
され、かつ反転セット入力によりオンおよびオフさせら
れていることである。FIG. 3 is a circuit diagram of a second embodiment of the present invention, which includes a set circuit. The difference between this circuit and the one in FIG. 1 is that the switch means is a P-channel transistor T.
P8, and that it is connected between the Q terminal and the power supply vOD terminal, and that the through i! ! The transistor for preventing iiR is formed by an N-channel transistor TN7, and is turned on and off by an inverted set input.

この第３図の回路においても、り０ツク意味ありのとき
にはゲート段数はマスク側とスレーブ側で１段づつにな
り、従って第１図の回路と同様の高速性能を得ることが
できる。また、リセット状態でクロックφが“Ｏ”から
１″に切り換るときにおいても、第１図の回路と同様に
反転セット人力ｓ＝”ｏ”によってトランジスタＴＰ８
がすでにオンになっているので、Ｑ端子出力は電源Ｖ０
０によって強制的に“０”に保たれ、従って第４図の波
形図に示すようにいわゆる“ヒゲ“が現われるようなこ
とはない。In the circuit shown in FIG. 3, the number of gate stages is one on the mask side and one on the slave side when the logic is significant, and therefore high-speed performance similar to that of the circuit shown in FIG. 1 can be obtained. Also, when the clock φ switches from "O" to "1" in the reset state, the transistor TP8
is already on, so the Q terminal output is connected to the power supply V0.
0, the signal is forcibly kept at "0", so that so-called "whiskers" do not appear as shown in the waveform diagram of FIG.

なお本発明は、リセット回路付きのもの、セット回路付
きのものに限らず、リセット回路とセット回路の両方を
備えるシフトレジスタにも適用することができる。また
、リセット入力、セット入力等によってＱ出力を独立に
定める機能を有するスイッチ手段は、実施例のトランジ
スタに限られず、リセット入力、セット入力等の出力レ
ベル設定信号によってオンおよびオフさせられるもので
あれば、いかなるものであってもよい。例えば、Ｎチャ
ンネルトランジスタとＰチャンネルトランジスタを組合
せて１個のスイッチにしてもよく、バイポーラトランジ
スタによって構成してもよい。Note that the present invention is not limited to those with a reset circuit or those with a set circuit, but can also be applied to shift registers that include both a reset circuit and a set circuit. Further, the switch means having the function of independently determining the Q output by a reset input, a set input, etc. is not limited to the transistor in the embodiment, but any switch means that can be turned on and off by an output level setting signal such as a reset input, a set input, etc. It can be anything. For example, an N-channel transistor and a P-channel transistor may be combined into one switch, or a bipolar transistor may be used.

さらに、Ｄ端子入力を入力するマスク側のクロックド論
理回路およびＱ端子出力を出力するスレーブ側のクロッ
クド論理回路はクロックドインバータに限らず、クロッ
クで論理を定めるものであればよく、クロックドＮＯＲ
ゲート等を用いることもできる。Furthermore, the clocked logic circuit on the mask side that inputs the D terminal input and the clocked logic circuit on the slave side that outputs the Q terminal output are not limited to clocked inverters. NOR
A gate or the like may also be used.

（発明の効果） 上記の如く本発明では、マスク側とスレーブ側の入出力
端子間のゲート段数を各々１段にし、かつスレーブ側ラ
ッチにＱ出力をスタティクにホールドする正帰還回路と
、リセット信号等の出力レベル設定信号によりオンおよ
びオフさせられてＱ出力端子のレベルを独立に定める機
能を有するスイッチ手段とを備えたので、高速性能に優
れ、かつクロックの切り換え時にいわゆる“ヒゲ”が現
れることのないスタティク型シフトレジスタを提供する
ことができる。また本発明は、スレーブ側ラッチの一部
を変更することで実現できるので、素子数をいたずらに
増加させることがなく、従って半導体チップ上に実現し
たときのパターン面積を増加させないので高集積化に適
するという利点がある。(Effects of the Invention) As described above, in the present invention, the number of gate stages between the input and output terminals on the mask side and the slave side is set to one stage each, and the positive feedback circuit statically holds the Q output in the slave side latch, and the reset signal Since the switch means has the function of independently determining the level of the Q output terminal by being turned on and off by an output level setting signal such as It is possible to provide a static type shift register without Furthermore, since the present invention can be realized by changing a part of the slave-side latch, the number of elements does not increase unnecessarily, and therefore the pattern area when realized on a semiconductor chip does not increase, making it possible to achieve high integration. It has the advantage of being suitable.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例の回路図、第２図はその動作
を説明する波形図、第３図は本発明の他の実施例の回路
図、第４図はその動作を説明する波形図、第５図は従来
装置の一例の回路図、第６図は従来装置の他の例の回路
図、第７図はその動作を説明する波形図である。 １．２，４．５・・・クロックドインバータ、３゜６・
・・ＮＯＲゲート、７・・・り０ツクドＮＯＲゲート、
８・・・インバータ、２０・・・第１の正帰還回路、２
１・・・第２の正帰還回路、ＴＮ３．ＴＰ８・・・スイ
ッチ手段としてのトランジスタ。 出願人代理人　　猪　　股　　　　清 第２図 第４図 第６図 第７図Fig. 1 is a circuit diagram of an embodiment of the present invention, Fig. 2 is a waveform diagram explaining its operation, Fig. 3 is a circuit diagram of another embodiment of the invention, and Fig. 4 is an explanation of its operation. FIG. 5 is a circuit diagram of an example of the conventional device, FIG. 6 is a circuit diagram of another example of the conventional device, and FIG. 7 is a waveform diagram illustrating its operation. 1.2, 4.5...Clocked inverter, 3゜6・
...NOR gate, 7...ri0tsukudo NOR gate,
8... Inverter, 20... First positive feedback circuit, 2
1... second positive feedback circuit, TN3. TP8...Transistor as a switch means. Applicant's agent Kiyoshi Inomata Figure 2 Figure 4 Figure 6 Figure 7

Claims (1)

【特許請求の範囲】 １、データ信号を入力する第１のクロックド論理回路と
、出力レベル設定信号により制御され前記第１のクロツ
クド論理回路の出力をスタテイクにホールドする第１の
正帰還回路と、前記第１のクロツクド論理回路の出力を
入力する第２のクロックド論理回路と、この第２のクロ
ックド論理回路の出力をスタティクにホールドする第２
の正帰還回路と、電源端子の一方と前記第２のクロツク
ド論理回路の出力端との間に接続され前記出力レベル設
定信号によりオンおよびオフさせられるスイッチ手段と
を備えるスタティク型シフトレジスタ。 ２、データ信号を入力する第１のクロックド論理回路と
、出力レベル設定信号により制御され前記第１のクロツ
クド論理回路の出力をスタティクにホールドする第１の
正帰還回路と、前記第１のクロックド論理回路の出力を
入力する第２のクロックド論理回路と、この第２のクロ
ツクド論理回路の出力を入力するインバータと、このイ
ンバータの出力を入力し出力端がこの第２のクロックド
論理回路の出力端に接続されたクロツクドインバータと
、このクロツクドインバータの出力端と電源端子の一方
との間に接続され前記出力レベル設定信号によりオンお
よびオフさせられるスイッチ手段とを備えるスタティク
型シフトレジスタ。 ３、前記クロックドインバータは、前記出力レベル設定
信号によりオンおよびオフさせられる貫通電流阻止用の
スイッチ手段を更に含む特許請求の範囲第２項記載のス
タティク型シフトレジスタ。 ４、前記出力レベル設定信号はリセット信号である特許
請求の範囲第１項乃至第３項のいずれかに記載のスタテ
ィク型シフトレジスタ。 ５、前記出力レベル設定信号はセット信号である特許請
求の範囲第１項乃至第３項のいずれかに記載のスタティ
ク型シフトレジスタ。 ６、データ信号を入力する第１のクロックド論理回路と
、出力レベル設定信号により制御され前記第１のクロッ
クド論理回路の出力をスタティクにホールドする第１の
正帰還回路と、前記第１のクロッド論理回路の出力を入
力する第２のクロックド論理回路と、この第２のクロッ
クド論理回路の出力をスタティクにホールドする第２の
正帰還回路とを備えるスタティク型シフトレジスタの制
御方法において、前記データ信号が論理「１」でかつ前
記出力レベル設定信号が論理「１」のときに、前記第２
のクロックド論理回路の出力端に電源端子の一方から電
圧を供給することを特徴とするスタティク型シフトレジ
スタの制御方法。[Claims] 1. A first clocked logic circuit that inputs a data signal, and a first positive feedback circuit that is controlled by an output level setting signal and holds the output of the first clocked logic circuit in a static state. , a second clocked logic circuit inputting the output of the first clocked logic circuit, and a second clocked logic circuit statically holding the output of the second clocked logic circuit.
a positive feedback circuit; and a switch means connected between one of the power supply terminals and the output terminal of the second clocked logic circuit and turned on and off by the output level setting signal. 2. A first clocked logic circuit that inputs a data signal, a first positive feedback circuit that is controlled by an output level setting signal and statically holds the output of the first clocked logic circuit, and the first clock. a second clocked logic circuit that receives the output of the second clocked logic circuit; an inverter that receives the output of the second clocked logic circuit; and an inverter that receives the output of the inverter and whose output terminal is connected to the second clocked logic circuit A static type device comprising a clocked inverter connected to the output terminal of the clocked inverter, and a switch means connected between the output terminal of the clocked inverter and one of the power supply terminals and turned on and off by the output level setting signal. shift register. 3. The static shift register according to claim 2, wherein the clocked inverter further includes switch means for blocking through current, which is turned on and off by the output level setting signal. 4. The static shift register according to any one of claims 1 to 3, wherein the output level setting signal is a reset signal. 5. The static shift register according to any one of claims 1 to 3, wherein the output level setting signal is a set signal. 6. a first clocked logic circuit that inputs a data signal; a first positive feedback circuit that is controlled by an output level setting signal and statically holds the output of the first clocked logic circuit; A method for controlling a static shift register including a second clocked logic circuit that inputs the output of the clocked logic circuit, and a second positive feedback circuit that statically holds the output of the second clocked logic circuit, When the data signal is logic "1" and the output level setting signal is logic "1", the second
A method for controlling a static shift register, characterized in that a voltage is supplied from one of power supply terminals to an output terminal of a clocked logic circuit.