JP2798510B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JP2798510B2 JP2798510B2 JP3002998A JP299891A JP2798510B2 JP 2798510 B2 JP2798510 B2 JP 2798510B2 JP 3002998 A JP3002998 A JP 3002998A JP 299891 A JP299891 A JP 299891A JP 2798510 B2 JP2798510 B2 JP 2798510B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- power
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、電源投入時に出力信号の状態を決った状態に
固定しなければならない半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit in which the state of an output signal must be fixed at a power-on state.
【0002】[0002]
【従来の技術】この種の半導体集積回路は、例えば、こ
の集積回路を複数用いてワイヤードオア回路などを構成
する場合に、電源投入後の出力信号のレベルの初期状態
を、必ずハイレベルにしなければならない時などに用い
られる。2. Description of the Related Art In a semiconductor integrated circuit of this type, for example, when a wired OR circuit or the like is formed by using a plurality of such integrated circuits, the initial state of the output signal level after turning on the power must be always high. Used when you have to.
【0003】従来のこの種の半導体集積回路の一例の回
路図を図2(a)に示す。又、その電源投入時の動作波
形図を図2(b)に示す。FIG. 2A is a circuit diagram showing an example of a conventional semiconductor integrated circuit of this type. FIG. 2B shows an operation waveform diagram when the power is turned on.
【0004】この半導体集積回路では、ICチップ1上
に、電源投入時の出力信号OUTをハイレベルに固定す
るために設けた電位固定回路2と、外部からの信号IN
に応じて論理演算を行なう内部回路3と、電位固定回路
2からの信号Aと内部回路3からの内部信号Bとを入力
とする2入力のOR回路4とが配置されている。そし
て、このOR回路4の出力が出力信号OUTとなってい
る。In this semiconductor integrated circuit, a potential fixing circuit 2 provided on an IC chip 1 for fixing an output signal OUT at power-on to a high level, and an external signal IN
And a two-input OR circuit 4 that receives a signal A from the potential fixing circuit 2 and an internal signal B from the internal circuit 3 as inputs. The output of the OR circuit 4 is the output signal OUT.
【0005】電位固定回路2は、図2(a)に示すよう
に、高位電源端子5とグランド端子6との間にトーテム
ポール型に接続されたPチャンネルMOSトランジスタ
P1 及びP2 並びにNチャンネルMOSトランジスタN
と、その出力端に接続されたインバータ7とからなって
おり、このインバータ7の出力端から信号Aが出力され
る。この電位固定回路2では、PチャンネルMOSトラ
ンジスタP1 は、ゲートがダイオード接続されており、
PチャンネルMOSトランジスタP2 は、ゲートにグラ
ンド電位が与えられ、NチャンネルMOSトランジスタ
Nは、ゲートに電源電圧が与えられている。As shown in FIG. 2A, the potential fixing circuit 2 includes P-channel MOS transistors P 1 and P 2 and a N-channel MOS transistor connected in a totem pole type between a high power supply terminal 5 and a ground terminal 6. MOS transistor N
And an inverter 7 connected to its output terminal, and the signal A is output from the output terminal of the inverter 7. In the potential fixing circuit 2, P-channel MOS transistor P 1 has a gate diode-connected,
P-channel MOS transistor P 2 is the ground potential is applied to the gate, N-channel MOS transistor N is the supply voltage is applied to the gate.
【0006】今、この半導体集積回路において、電源を
投入すると、電位固定回路2からの信号Aは、図2
(b)に示すように、電源電圧がVTNから2|VTP|ま
での間は電源レベル(ハイレベル)に追従する。そし
て、それ以後はグランド電位(ロウレベル)になる。但
しVTN はNチャンネルMOSトランジスNのしきい値
電圧であり、VTPは、PチャンネルMOSトランジスタ
P1 及びP2 のしきい値電圧である。In this semiconductor integrated circuit, when power is turned on, a signal A from the potential fixing circuit 2
As shown in (b), the power supply voltage follows the power supply level (high level) from V TN to 2 | V TP |. Thereafter, the potential becomes the ground potential (low level). Here, V TN is the threshold voltage of the N-channel MOS transistor N, and V TP is the threshold voltage of the P-channel MOS transistors P 1 and P 2 .
【0007】この半導体集積回路では、図2(a)に示
すように、上述した電位固定回路2からの信号Aが2入
力のOR回路4に入力されているので、このOR回路4
の出力(出力信号OUT)は、電源投入直後には、内部
回路3からの内部信号Bのレベルに関係なくハイレベル
に固定される。In this semiconductor integrated circuit, as shown in FIG. 2A, the signal A from the above-described potential fixing circuit 2 is input to the two-input OR circuit 4, so that the OR circuit 4
(Output signal OUT) is fixed at a high level immediately after the power is turned on regardless of the level of the internal signal B from the internal circuit 3.
【0008】その後、電源電圧が2|VTP|を越える
と、電位固定回路2からの信号Aがロウレベルになるの
で、出力信号OUTは、内部回路3からの内部信号Bに
同期した信号になる。Thereafter, when the power supply voltage exceeds 2 | V TP |, the signal A from the potential fixing circuit 2 goes low, so that the output signal OUT becomes a signal synchronized with the internal signal B from the internal circuit 3. .
【0009】[0009]
【発明が解決しようとする課題】上述したように、従来
の半導体集積回路では、出力信号OUTは、電位固定回
路2からの信号によって、電源投入直後にはハイレベル
に固定され、その後、この固定レベルが解除されて、内
部回路からの信号に同期した信号となる。As described above, in the conventional semiconductor integrated circuit, the output signal OUT is fixed to a high level immediately after the power is turned on by the signal from the potential fixing circuit 2, and thereafter, this fixed signal is fixed. The level is released and becomes a signal synchronized with the signal from the internal circuit.
【0010】ところが、電位固定回路2においては、電
源投入時の出力信号AのレベルがMOSトランジスタの
しきい値電圧のみによって決定されるため、信号Aのレ
ベルがMOSトランジスタのしきい値電圧値によって大
きく変化する。However, in the potential fixing circuit 2, the level of the output signal A at power-on is determined only by the threshold voltage of the MOS transistor, so that the level of the signal A depends on the threshold voltage of the MOS transistor. It changes greatly.
【0011】そして、例えば、NチャンネルMOSトラ
ンジスタNのしきい値電圧VTNが2つのPチャンネルM
OSトランジスタによって決る電圧値2|VTP|に近い
ような場合には、動作が不安定になって、電源投入直後
のOR回路4からの出力信号OUTのレベルをハイレベ
ルに固定することができなくなることがある。For example, when the threshold voltage V TN of the N-channel MOS transistor N is two P-channel M
If the voltage value is close to 2 | V TP | determined by the OS transistor, the operation becomes unstable, and the level of the output signal OUT from the OR circuit 4 immediately after power-on can be fixed at a high level. May disappear.
【0012】[0012]
【課題を解決するための手段】本発明の半導体集積回路
は、外部からの入力信号に応じて所定の論理演算を行う
内部回路と、前記内部回路の出力信号を入力し、これに
同期した信号を外部への出力信号とする2入力の論理回
路と、電源が投入されたとき出力の電位状態を一つの電
位状態に設定する構成で、その出力電位状態によって、
電源が投入されたときの前記論理回路の出力の論理を前
記内部回路からの信号に関わらず固定すると共に、前記
電源投入のときに決定した電位状態が前記内部回路から
の信号によって解除されるラッチ回路とを備えることを
特徴とする。A semiconductor integrated circuit according to the present invention performs a predetermined logical operation in response to an externally input signal.
An internal circuit and an output signal of the internal circuit are input, and
Two-input logic circuit that uses a synchronized signal as an output signal to the outside
Circuit and the potential state of the output when power is turned on.
Configuration, and depending on the output potential state,
The output logic of the logic circuit when power is turned on
In addition to fixing the signal from the internal circuit,
The potential state determined when the power is turned on is output from the internal circuit.
And a latch circuit released by the signal of
【0013】[0013]
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図1は、本発明の一実施例の回路
構成を示す回路図である。Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a circuit configuration of one embodiment of the present invention.
【0014】本実施例が図2(a)に示した従来の半導
体集積回路と異なるのは、電位固定回路8の部分であ
る。本実施例では、電位固定回路8は、ラッチ回路9と
このラッチ回路9の出力端に縦続接続された2つのイン
バータ10及び11からなる。The present embodiment differs from the conventional semiconductor integrated circuit shown in FIG. 2A in the portion of the potential fixing circuit 8. In this embodiment, the potential fixing circuit 8 includes a latch circuit 9 and two inverters 10 and 11 cascaded to the output terminal of the latch circuit 9.
【0015】ラッチ回路9は、2入力NOR回路12と
インバータ13とをフリップフロップ形式に接続した構
成になっている。The latch circuit 9 has a configuration in which a two-input NOR circuit 12 and an inverter 13 are connected in a flip-flop format.
【0016】このような回路構成のラッチ回路では、N
OR回路12及びインバータ13を構成するPチャンネ
ルMOSトランジスタ及びNチャンネルMOSトランジ
スタの電流駆動能力の大きさの比を適当なものにするこ
とよって、電源投入後の出力(信号C)のレベルが必ず
ハイレベルになるようにすることができる。In the latch circuit having such a circuit configuration, N
By appropriately setting the ratio of the magnitude of the current drive capability of the P-channel MOS transistor and the N-channel MOS transistor constituting the OR circuit 12 and the inverter 13, the level of the output (signal C) after power-on is always high. Level.
【0017】しかも、この電源投入時に決定されたラッ
チ回路9の電位状態は、NOR回路12の一方の入力端
に入力される内部信号Bがハイレベルにならない限りリ
セットされず、信号Cはハイレベルを保ち続ける。この
ラッチ回路9の電位状態をリセットして信号Cをロウレ
ベルにするには、ラッチ回路9へ入力される内部信号B
をハイレベルにする。In addition, the potential state of the latch circuit 9 determined at the time of power-on is not reset unless the internal signal B input to one input terminal of the NOR circuit 12 becomes high level, and the signal C becomes high level. Keep keeping. In order to reset the potential state of the latch circuit 9 to make the signal C low, the internal signal B input to the latch circuit 9
To a high level.
【0018】今、図1において、電源が投入されると電
位固定回路8からの信号Aは必ずハイレベルになる。従
ってこの場合、この半導体集積回路の出力信号OUT
は、従来の半導体集積回路と同様に、必ずハイレベルに
なる。In FIG. 1, when the power is turned on, the signal A from the potential fixing circuit 8 always goes high. Therefore, in this case, the output signal OUT of this semiconductor integrated circuit
Always goes to a high level, similarly to a conventional semiconductor integrated circuit.
【0019】次に、ICチップの外部からの入力信号I
Nが変化することによって、内部回路3からの内部信号
Bがハイレベルになると、ラッチ回路9がリセットされ
て電位固定回路8からの信号Aがロウレベルになる。Next, an input signal I from outside the IC chip
When the internal signal B from the internal circuit 3 goes high due to the change of N, the latch circuit 9 is reset and the signal A from the potential fixing circuit 8 goes low.
【0020】そして、その後電源を切らない限り、出力
信号OUTは内部回路3からの内部信号Bに同期したも
のとなる。The output signal OUT is synchronized with the internal signal B from the internal circuit 3 unless the power is turned off thereafter.
【0021】尚、ラッチ回路9をリセットする内部信号
Bが電源投入時にハイレベルである時には、出力信号O
UTのレベルを、電位固定回路8からの信号Aによって
ハイレベルにすることはできないが、この場合には、O
R回路4においては、一方の入力端へ入力される内部信
号Bがハイレベルであるので、出力信号OUTはやはり
ハイレベルになる。When the internal signal B for resetting the latch circuit 9 is at the high level when the power is turned on, the output signal O
The level of the UT cannot be set to the high level by the signal A from the potential fixing circuit 8, but in this case, the O
In the R circuit 4, since the internal signal B input to one input terminal is at a high level, the output signal OUT is also at a high level.
【0022】[0022]
【発明の効果】以上説明したように、本発明の半導体集
積回路は、外部からの入力信号に応じて所定の論理演算
を行う内部回路と、前記内部回路の出力信号を入力し、
これに同期した信号を外部への出力信号とする2入力の
論理回路と、電源が投入されたとき出力の電位状態を一
つの電位状態に設定する構成で、その出力電位状態によ
って、電源が投入されたときの前記論理回路の出力の論
理を前記内部回路からの信号に関わらず固定すると共
に、前記電源投入のときに決定した電位状態が前記内部
回路からの信号によって解除されるラッチ回路とを備え
ている。As described above, the semiconductor device of the present invention
The integrated circuit performs a predetermined logical operation according to an external input signal.
And an output signal of the internal circuit,
A signal synchronized with this is an output signal to the outside.
Logic circuit and output potential state when power is turned on
Is set to one of two potential states.
The logic of the output of the logic circuit when power is turned on
Is fixed regardless of the signal from the internal circuit.
In addition, the potential state determined at the time of turning on the power is
A latch circuit released by a signal from the circuit.
Have .
【0023】この回路構成によって、本発明によれば、
電源投入後の半導体集積回路の出力信号の電位状態を、
MOSトランジスタのしきい値電圧に依存することな
く、また、内部信号のレベルの如何に関わらず、確実に
決った方向に固定することができる。With this circuit configuration, according to the present invention,
The potential state of the output signal of the semiconductor integrated circuit after the power is turned on,
The signal can be fixed in a fixed direction without depending on the threshold voltage of the MOS transistor and regardless of the level of the internal signal .
【図1】本発明の一実施例の回路構成を示す回路図であ
る。FIG. 1 is a circuit diagram showing a circuit configuration of an embodiment of the present invention.
【図2】従来の半導体集積回路の回路図および電源投入
時の動作波形図である。FIG. 2 is a circuit diagram of a conventional semiconductor integrated circuit and an operation waveform diagram when power is turned on.
1 ICチップ 2,8 電位固定回路 3 内部回路 4 OR回路 5 高位電源端子 6 グランド端子 7,10,11,13 インバータ 9 ラッチ回路 12 NOR回路 DESCRIPTION OF SYMBOLS 1 IC chip 2, 8 Potential fixing circuit 3 Internal circuit 4 OR circuit 5 Higher power supply terminal 6 Ground terminal 7, 10, 11, 13 Inverter 9 Latch circuit 12 NOR circuit
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03K 17/22Continuation of front page (58) Field surveyed (Int.Cl. 6 , DB name) H03K 17/22
Claims (1)
算を行う内部回路と、 前記内部回路の出力信号を入力し、これに同期した信号
を外部への出力信号とする2入力の論理回路と、 電源が投入されたとき出力の電位状態を一つの電位状態
に設定する構成で、その出力電位状態によって、電源が
投入されたときの前記論理回路の出力の論理を前記内部
回路からの信号に関わらず固定すると共に、前記電源投
入のときに決定した電位状態が前記内部回路からの信号
によって解除されるラッチ回路とを備える ことを特徴と
する半導体集積回路。A predetermined logic operation according to an external input signal.
An internal circuit for performing the calculation, and a signal synchronized with the input signal of the output signal of the internal circuit.
A two-input logic circuit that outputs a signal to the outside and one potential state when the power is turned on.
Power supply depending on the output potential state.
The logic of the output of the logic circuit when turned on
In addition to fixing the signal from the circuit,
The potential state determined at the time of input is a signal from the internal circuit.
And a latch circuit released by the semiconductor integrated circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3002998A JP2798510B2 (en) | 1991-01-16 | 1991-01-16 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3002998A JP2798510B2 (en) | 1991-01-16 | 1991-01-16 | Semiconductor integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04241510A JPH04241510A (en) | 1992-08-28 |
JP2798510B2 true JP2798510B2 (en) | 1998-09-17 |
Family
ID=11545048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3002998A Expired - Lifetime JP2798510B2 (en) | 1991-01-16 | 1991-01-16 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2798510B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7741879B2 (en) * | 2007-02-22 | 2010-06-22 | Avago Technologies Enterprise IP (Singapore) Pte. Ltd. | Apparatus and method for generating a constant logical value in an integrated circuit |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2856355B2 (en) * | 1987-06-18 | 1999-02-10 | 富士通株式会社 | Semiconductor integrated circuit |
-
1991
- 1991-01-16 JP JP3002998A patent/JP2798510B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH04241510A (en) | 1992-08-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3258866B2 (en) | Integrated circuit | |
US5818264A (en) | Dynamic circuit having improved noise immunity and method therefor | |
JP2959449B2 (en) | Output circuit | |
US4274017A (en) | Cascode polarity hold latch having integrated set/reset capability | |
US6437604B1 (en) | Clocked differential cascode voltage switch with pass gate logic | |
JP2798510B2 (en) | Semiconductor integrated circuit | |
JP3147955B2 (en) | Semiconductor device | |
JPH0645900A (en) | Selection of one out of plurality of voltages without overlap | |
JP2601978B2 (en) | CMOS receiver circuit for converting TTL input signal level | |
JPH06343025A (en) | Schmitt trigger circuit | |
JPH0316648B2 (en) | ||
JPH0563540A (en) | Input circuit | |
JPS5842659B2 (en) | transistor warmer | |
JPH05288782A (en) | High-potential detection circuit | |
JP2845665B2 (en) | Output buffer circuit | |
JPH0983338A (en) | Semiconductor device | |
JPS6111839A (en) | Power-on initializing circuit | |
JP2752778B2 (en) | Semiconductor integrated circuit | |
JP2697444B2 (en) | Output buffer circuit | |
JP2745697B2 (en) | Semiconductor integrated circuit | |
JPH05191258A (en) | Cmos output circuit | |
JPH098644A (en) | Logic & level converter circuit and semiconductor device | |
JP2933466B2 (en) | Input circuit | |
JPH0548401A (en) | Data latch circuit | |
US6225828B1 (en) | Decoder for saving power consumption in semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |