JPS61218240A - Frame synchronizing system - Google Patents
Frame synchronizing systemInfo
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- JPS61218240A JPS61218240A JP60059868A JP5986885A JPS61218240A JP S61218240 A JPS61218240 A JP S61218240A JP 60059868 A JP60059868 A JP 60059868A JP 5986885 A JP5986885 A JP 5986885A JP S61218240 A JPS61218240 A JP S61218240A
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- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、いわゆるマルチフレーム構成のディジタル信
号系列の中から同期信号を検出し、フレーム同期を確立
するフレーム同期方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a frame synchronization method for establishing frame synchronization by detecting a synchronization signal from a so-called multi-frame digital signal sequence.
ディジタル信号の伝送に際しては、ディジタル信号系列
を一定時間長のフレームで区切り、このフレームの先頭
にフレーム同期信号を挿入して送信するとともに、受信
側で上記フレーム同期信号を検出してフレーム位置を確
定することがしばしば行なわれる。これは、例えばＰＣ
Ｍ信号の伝送に際して、ＭＳＢあるいはＬＳＢの位置を
受信側で正しく検出しなければ、信号を正しく復元でき
ないためである。フレーム構成も、通常、メインフレー
ムとこのメインフレームを更に細分化したサブフレーム
とを階層的に組合わせた多重構造のマルチフレーム構成
にすることが多い。When transmitting a digital signal, the digital signal sequence is divided into frames of a certain length of time, a frame synchronization signal is inserted at the beginning of the frame, and the frame is transmitted.The receiving side detects the frame synchronization signal and determines the frame position. is often done. This is for example a PC
This is because when transmitting the M signal, the signal cannot be correctly restored unless the receiving side correctly detects the position of the MSB or LSB. The frame structure is also usually a multi-frame structure with a multiplexed structure in which a main frame and subframes which are further subdivided from the main frame are hierarchically combined.
第５図は二重構成のマルチフレームディジタル信号の例
である。すなわち、このディジタル信号は、データにビ
ット毎に２ビツトのサブフレーム゛ 同期信号（第２
の同期信号）ＳＦを挿入して１サブフレームを構成し、
さらにＮサブフレーム毎にλビットのサブフレーム兼メ
インフレーム同期信号（第１の同期信号）ＭＦを挿入し
たディジタル信号列からなるものである。この場合、第
１の同期信号ＭＦと第２の同期信号ＳＦとを、互いに０
．１反転させて識別することが多い。これは、同期特性
を良好にし、しかも検出器の簡素化を図るためからであ
る。FIG. 5 is an example of a dual-structure multi-frame digital signal. In other words, this digital signal includes a 2-bit subframe synchronization signal (second
synchronization signal) inserts SF to configure one subframe,
Furthermore, it consists of a digital signal string in which a λ-bit subframe/mainframe synchronization signal (first synchronization signal) MF is inserted every N subframes. In this case, the first synchronization signal MF and the second synchronization signal SF are set to 0 to each other.
．． It is often identified by inverting it. This is to improve synchronization characteristics and to simplify the detector.
このような信号系列を受信した時には、受信側では、受
信信号列の中から第１および第２の同期信号を検索し、
サブフレーム同期を確立した後、さらに第２の同期信号
のみを検索してメインフレーム同期を確立するのが一般
的である。このように、フレーム同期の確立をサブフレ
ーム同期から階層的に行うのは、直接メインフレーム同
期を検索するよりもフレーム同期を確立するまでの平均
時間を短くすることができるからである。When receiving such a signal sequence, the receiving side searches for the first and second synchronization signals from the received signal sequence,
After establishing subframe synchronization, it is common to further search for only a second synchronization signal to establish mainframe synchronization. The reason why frame synchronization is established hierarchically starting with subframe synchronization in this way is that the average time required to establish frame synchronization can be shorter than when directly searching for mainframe synchronization.
この例のように、メインフレームの位置を示す第１の同
期信号がサブフレームの位置を示す第２の同期信号の反
転信号を用いている場合には、送信データが伝送路の途
中で０．１反転されることなく正しく受信側に伝わるこ
とが必要である。As in this example, when the first synchronization signal indicating the position of the main frame uses an inverted signal of the second synchronization signal indicating the position of the subframe, the transmitted data may be 0 or 0 in the middle of the transmission path. 1. It is necessary that the signal be transmitted correctly to the receiving side without being reversed.
ところで、ディジタル無線通信では、同じＣ／Ｎに対す
る符号誤り率が小ざい点からディジタル信号をＰＳＫ変
調して伝送する場合が多い。By the way, in digital wireless communication, digital signals are often transmitted after PSK modulation because the code error rate for the same C/N is small.
ところがこのようなＰＳＫ信号を同期検波して復調する
と、受信側で再生された基準搬送波の位相不確定性によ
って、上記のようにサブフレーム同期信号やメインフレ
ーム同期信号を単体で識別することができない。このた
め、ＰＳＫ変調信号を伝送する場合には上述のような０
．１反転した２種類のフレーム同期信号を用いることが
困難であった。However, when such a PSK signal is synchronously detected and demodulated, the subframe synchronization signal and mainframe synchronization signal cannot be identified individually as described above due to the phase uncertainty of the reference carrier wave reproduced on the receiving side. . Therefore, when transmitting a PSK modulated signal, the 0
．． It was difficult to use two types of frame synchronization signals with one inversion.
また、この困難を避けるため、サブフレーム同期信号を
挿入するとともに、このサブフレーム同期信号の挿入さ
れた部分に加えて上記サブフレーム同期信号とは全く異
なる系列からなるメインフレーム同期信号を挿入し、そ
の各々の位相不確実性に起因する系列を同期信号とみな
すようにすることも考えられる。しかしこの場合には、
従来の２倍の同期信号用検出回路を必要としフレーム同
期回路が大規模なものとなってしまう欠点があるばかり
でなく、メインフレーム同期信号をサブフレーム同期信
号とを別個に挿入しなくてはならないため、情報の伝送
効率が低下するという問題があった。In addition, in order to avoid this difficulty, a subframe synchronization signal is inserted, and in addition to the inserted part of this subframe synchronization signal, a mainframe synchronization signal consisting of a completely different sequence from the above subframe synchronization signal is inserted, It is also conceivable that the sequences resulting from the respective phase uncertainties be regarded as synchronization signals. But in this case,
Not only does it require twice as many synchronization signal detection circuits as conventional methods, making the frame synchronization circuit large-scale, but it also requires inserting the main frame synchronization signal and the subframe synchronization signal separately. Therefore, there was a problem in that information transmission efficiency decreased.
また、サブフレーム同期信号とメインフレーム同期信号
とを異なる系列に設定し、かつメインフレーム同期信号
をサブフレーム同期信号と共用すれば、情報伝送効率の
低下は防げるものの、フレーム回路が大規模化してしま
ううえ、サブフレーム同期信号とメインフレーム同期信
号の双方をサブフレーム同期信号とみなすため、誤りの
ある伝送路においては、通常の伝送データを誤ってサブ
フレーム同期信号と認識してしまう確率が増加するとい
う問題があった。Furthermore, if the subframe synchronization signal and the mainframe synchronization signal are set to different series, and the mainframe synchronization signal is shared with the subframe synchronization signal, a decrease in information transmission efficiency can be prevented, but the frame circuit becomes large-scale. Furthermore, since both the subframe synchronization signal and the mainframe synchronization signal are treated as subframe synchronization signals, there is an increased probability that normal transmission data will be mistakenly recognized as a subframe synchronization signal on a transmission path with errors. There was a problem.
本発明は、このような問題に鑑みなされたもの −で
、その目的とするところは、伝送路で位相不確実性の生
じる位相変調されたディジタル信号で、かつ０．１反転
関係にある２つの同期信号によってサブフレーム同期お
よびメインフレーム同期を確立するフレーム同期方式に
あっても、安定にサブフレーム同期信号からメインフレ
ーム同期信号を検出することのできるフレーム同期方式
を提供することにある。The present invention was developed in view of these problems, and its purpose is to process two phase-modulated digital signals that cause phase uncertainty in the transmission path, and which have a 0.1 inversion relationship. An object of the present invention is to provide a frame synchronization method that can stably detect a mainframe synchronization signal from a subframe synchronization signal even in a frame synchronization method that establishes subframe synchronization and mainframe synchronization using a synchronization signal.
本発明は、メインフレームの先頭位置を示す第１の同期
信号と、この第１の同期信号をｏ、１反転させたサブフ
レームの先頭位置を示す第２の同期信号の他、前記同期
信号に対して位相のみ異なる信号を全て受信同期信号と
して検出してサブフレーム同期を確立する。そして更に
、検出した受信同期信号と、１サブフレーム期間前の受
信同期信号とを比較することによってメインフレーム同
期を確立することを特徴としている。The present invention provides a first synchronization signal indicating the start position of a main frame and a second synchronization signal indicating the start position of a subframe obtained by inverting the first synchronization signal by o, 1. On the other hand, all signals that differ only in phase are detected as reception synchronization signals to establish subframe synchronization. Furthermore, the present invention is characterized in that main frame synchronization is established by comparing the detected reception synchronization signal with the reception synchronization signal one subframe period ago.
本発明によれば、第１の同期信号、第２の同期信号およ
びこれら各同期信号とは位相のみ異なる信号を受信同期
信号として検出することによってサブフレーム同期を確
立するようにしている。この場合、第１の同期信号と第
２の同期信号とは０゜１反転した関係にあるので、第１
の同期信号および受信時の位相不確実性により上記第１
の同期信号に対して位相のみ異なる信号と、第２の同期
信号および受信時の位相不確実性により上記第２の同期
信号に対して位相のみ異なる信号とは全く重複した信号
となる。したがって、特に検出器を増やすことなくサブ
フレーム同期が可能になる。According to the present invention, subframe synchronization is established by detecting a first synchronization signal, a second synchronization signal, and a signal that differs only in phase from each of these synchronization signals as a received synchronization signal. In this case, since the first synchronization signal and the second synchronization signal are inverted by 0°1, the first synchronization signal
Due to the synchronization signal and the phase uncertainty during reception, the first
A signal that differs only in phase from the second synchronization signal and a signal that differs only in phase from the second synchronization signal due to the second synchronization signal and phase uncertainty at the time of reception are completely overlapping signals. Therefore, subframe synchronization is possible without particularly increasing the number of detectors.
そして、この発明では現在受信された受信同期信号と、
１サブフレーム期間前の受信同期信号とが、丁度メイン
フレームの先頭部分でのみ異なることを利用して、両者
の比較によってメインフレーム同期を確立するようにし
ているので、メインフレーム検出用の検出器とサブフレ
ーム検出用の検出器とを別個に用いることなく、確実な
メインフレーム同期を確立することができる。In this invention, the currently received reception synchronization signal,
Mainframe synchronization is established by comparing the two, taking advantage of the fact that the synchronization signal received one subframe period ago differs only at the beginning of the mainframe. Reliable mainframe synchronization can be established without using separate subframe detection detectors.
しかも、この発明によれば、第１の同期信号がメインフ
レーム兼サブフレーム検出用の同期信号であることから
情報伝送効率の低下がなく、また第１および第２の同期
信号は０，１反転した信号であるので、フレーム同期特
性を損うこともない。Moreover, according to the present invention, since the first synchronization signal is a synchronization signal for main frame and subframe detection, there is no reduction in information transmission efficiency, and the first and second synchronization signals are 0, 1 inverted. This signal does not impair frame synchronization characteristics.
以下、図面を参照しながら本発明の一実施例について説
明する。An embodiment of the present invention will be described below with reference to the drawings.
第１図は、゛本発明を２相ＰＳＫ変調されて伝送された
ディジタル信号の受信側に適用した実施例を示す図であ
り、フレーム同期回路の概略構成を示すものある。この
フレーム同期回路は、フレーム信号検出回路１１、ＯＲ
回路１２、サブフレーム同期回路１３、差動検出回路１
４およびメインフレーム同期回路１５を備えて構成され
る。FIG. 1 is a diagram showing an embodiment in which the present invention is applied to a receiving side of a digital signal transmitted after being subjected to two-phase PSK modulation, and shows a schematic configuration of a frame synchronization circuit. This frame synchronization circuit includes a frame signal detection circuit 11, an OR
Circuit 12, subframe synchronization circuit 13, differential detection circuit 1
4 and a mainframe synchronization circuit 15.
即ち、送信すべきディジタル信号は、送信側において第
４図中８１で示すように複数のメインフレームに分割さ
れ、一つのメインフレームを更にＮ個のサブフレームに
分割されたマルチフレーム構成となっている。一つのサ
ブフレームは、ｋビットのデータを含み、その先頭位置
にβビットの同期信号を介挿したものとなっている。同
期信号のうちメインフレームの先頭とサブフレームの先
頭とを兼用する第１の同期信号ＭＦは、他のサブフレー
ムの先頭を示す第２の同期信号ＳＦに対して０．１反転
した信号となっており、例えばＭ Ｆ ＝ ００１０１
１１ 、 Ｓ Ｆ−１１０１０００の如く設定される。That is, the digital signal to be transmitted is divided into a plurality of main frames as shown at 81 in FIG. There is. One subframe includes k-bit data, and a β-bit synchronization signal is inserted at the beginning of the subframe. Among the synchronization signals, the first synchronization signal MF, which serves as the beginning of the main frame and the beginning of the subframe, is a signal inverted by 0.1 with respect to the second synchronization signal SF, which indicates the beginning of the other subframe. For example, M F = 00101
11, SF-1101000.
この信号は、ＰＳＫ変調されて送信され、受信側で図示
しない公知のＰＳＫ同期検波回路によって復調される。This signal is PSK modulated and transmitted, and demodulated by a known PSK synchronous detection circuit (not shown) on the receiving side.
復調された受信ディジタル信号３ｉは、前述したように
位相不確実性を含んだ信号である。The demodulated received digital signal 3i is a signal containing phase uncertainty as described above.
この受信ディジタル信号３ｉは、端子２１を介してフレ
ーム信号検出回路１１に入力される。一方、図示しない
公知のクロック再生手段は、上記ディジタル信＠Ｓｉか
らクロック再生を行い、これによって得られたクロック
信号ＣＫは、端子２２を介してフレーム信号検出回路１
１に導入される。このフレーム信号検出回路１１は、具
体的には第２図に示すように構成されている。即ち、受
信ディジタル信号３ｉはクロック信号ＣＫに同期して１
ビツトずつシリアルに２ピツトのシフトレジスタ２３に
導かれる。このシフトレジスタ２３の出力は、コンパレ
ータ２４によって第１の同期信号ＭＦ （＝ＳＦ）と比
較される。コンパレータ２４は、両者が一致した時に単
一パルスの一致信号ＤＦ１を出力する。This received digital signal 3i is input to the frame signal detection circuit 11 via the terminal 21. On the other hand, a known clock regeneration means (not shown) performs clock regeneration from the digital signal @Si, and the clock signal CK obtained thereby is sent to the frame signal detection circuit 1 via the terminal 22.
1 will be introduced. This frame signal detection circuit 11 is specifically configured as shown in FIG. That is, the received digital signal 3i becomes 1 in synchronization with the clock signal CK.
Each bit is serially guided to a 2-pit shift register 23. The output of this shift register 23 is compared with the first synchronization signal MF (=SF) by a comparator 24. The comparator 24 outputs a single pulse match signal DF1 when the two match.
また、シフトレジスタ２３の出力は、コンパレータ２５
によって第２の同期信号ＳＦ （＝ＭＦ）と比較される
。コンパレータ２５は、両者が一致した時に単一パルス
の一致信号ＤＦ２を出力する。これによって各サブフレ
ームの先頭位置が検出される。Further, the output of the shift register 23 is sent to the comparator 25.
is compared with the second synchronization signal SF (=MF). The comparator 25 outputs a single pulse match signal DF2 when the two match. This allows the beginning position of each subframe to be detected.
上記２つの同期信号ＳＦ、ＭＦは互いに０．１反転した
関係にあるので、同期検波時に正しい位相で検波された
場合とそうでない場合とでは、メインフレームの先頭位
置検出時に出力される一致信号がＤＦｌでおるかＤＦ２
であるかにおいて異なる。Since the above two synchronization signals SF and MF are inverted by 0.1 from each other, the coincidence signal output when detecting the leading position of the main frame depends on whether the phase is detected with the correct phase during synchronous detection or not. DFl de Oruka DF2
They differ in what they are.
これら一致信号ＤＦ１ 、ＤＦ２は、ＯＲ回路１２で論
理和をとられ、サブフレーム検出パルスＤＳとしてサブ
フレーム同期回路１３に導かれる。サブフレーム同期回
路１３は、前方保護および後方保護を付与した公知の同
期回路で構成され、ＯＲ回路１２かう入力されるサブフ
レーム検出パルスＤＳからクロック信号ＯＫに同期して
、９＋にビット毎に出力される安定したサブフレーム同
期パルスＳＰを生成する。このサブフレーム同期パルス
ＳＰは、差動検出回路１４およびメインフレーム同期回
路１５に動作クロックとして供給される。・
差動検出回路１４には、上記のサブフレーム同期パルス
ＳＰと、前述した一致信号ＤＰＩ 、ＤＦ２とが供給さ
れている。この差動検出回路１４は、メインフレームの
先頭位置を検出する回路であり、具体的には第３図に示
すように構成されている。These coincidence signals DF1 and DF2 are logically summed by an OR circuit 12 and guided to a subframe synchronization circuit 13 as a subframe detection pulse DS. The subframe synchronization circuit 13 is composed of a known synchronization circuit that provides forward protection and backward protection, and outputs bit by bit from the input subframe detection pulse DS to the clock signal OK to the OR circuit 12 in synchronization with the clock signal OK. A stable subframe synchronization pulse SP is generated. This subframe synchronization pulse SP is supplied to the differential detection circuit 14 and the main frame synchronization circuit 15 as an operating clock. - The differential detection circuit 14 is supplied with the above-mentioned subframe synchronization pulse SP and the above-mentioned coincidence signals DPI and DF2. This differential detection circuit 14 is a circuit that detects the leading position of the main frame, and is specifically configured as shown in FIG. 3.
即ち、一致信号ＤＰＩは、１サブフレーム期間だけ遅延
させる遅延回路２６を介してＥＸ−ＯＲ回路２７の一方
の入力端に導入される。また、ＥＸ−ＯＲ回路２７の他
方の入力端には一致信号ＤＦ２が導入される。ＥＸ−Ｏ
Ｒ回路２７は、１サブフレームを単位として両者の差動
信号を得る。ＤＦ２と１サブフレーム期間遅延させたＤ
ＰＩとが異なるのは、第１サブフレームの先頭位置検出
時および第２サブフレームの先頭位置検出時のみであり
、これは同期検波時に基準搬送波の位相がπだけ異なっ
た場合、つまりＤＦｌとＤＦ２とが入替わった場合でも
同様である。したがって、ＥＸ−ＯＲ回路２７は、第１
および第２サブフレームの先頭位置検出時に“１”レベ
ルを出力し、他の期間は“Ｏｎレベルを出力する。ＥＸ
−ＯＲ回路２７の出力は、ＡＮＤ回路２８に入力される
。このＡＮＤ回路２８にはサブフレーム同期パルスＳＰ
が導入されている。したがって、ＡＮＤ回路２８は上記
パルスＳＰに同期して動作を行う。また、ＡＮＤ回路２
８には、遅延回路２９によって１サブフレーム期間遅延
させた自身の出力が反転されて入力されている。That is, the coincidence signal DPI is introduced into one input terminal of the EX-OR circuit 27 via the delay circuit 26 which delays it by one subframe period. Further, a match signal DF2 is introduced to the other input terminal of the EX-OR circuit 27. EX-O
The R circuit 27 obtains a differential signal between the two in units of one subframe. DF2 and D delayed by one subframe period
The PI differs only when detecting the start position of the first subframe and when detecting the start position of the second subframe. The same applies even if the two are exchanged. Therefore, the EX-OR circuit 27
When the start position of the second subframe is detected, the “1” level is output, and the “On” level is output during the other periods.EX
The output of the -OR circuit 27 is input to an AND circuit 28. This AND circuit 28 has a subframe synchronization pulse SP.
has been introduced. Therefore, the AND circuit 28 operates in synchronization with the pulse SP. Also, AND circuit 2
8, its own output delayed by one subframe period by the delay circuit 29 is inverted and input.
したがって、このＡＮＤ回路２８は、上記ＥＸ−ＯＲ回
路２７からの信号が“１″レベルで、かつ１サブフレー
ム期間前にはメインフレーム同期パルスが存在しなかっ
た場合にのみ、その出力を゛１″レベルにする。これに
よって第２サブフレーム先頭時の上記ＥＸ−ＯＲ回路２
７からの“１″レベル信がＡＮＤ回路２８の出力に影響
を与えるのを防止し、第１サブフレームの先頭と第２サ
ブフレームの先頭で出力される゛′１゛ルベル信号のう
ち、第１のサブフレームの“１”レベル信号出力時にの
みサブフレーム同期パルスＳＰに同期して単一パルスの
メインフレーム検出パルスＤＭを出力する。Therefore, this AND circuit 28 changes its output to "1" only when the signal from the EX-OR circuit 27 is at the "1" level and there was no main frame synchronization pulse one subframe period ago. " level. This causes the EX-OR circuit 2 at the beginning of the second subframe to
This prevents the "1" level signal from 7 from affecting the output of the AND circuit 28, and the "1" level signal output from the first subframe and the second subframe is Only when a "1" level signal of one subframe is output, a single main frame detection pulse DM is output in synchronization with the subframe synchronization pulse SP.
このパルスＤＭは、メインフレーム同期回路１５に供給
されている。メインフレーム同期回路１５は、サブフレ
ーム同期回路１３と略同様の構成となってあり、サブフ
レーム陶器パルスＳＰに同期して動作をし、上記メイン
フレーム検出パルスＤＭからメインフレーム同期を確立
し、Ｎ （ｆｉ＋ｋ）ビット毎に端子３１にメインフレ
ーム同期パルスＭＰを出力する。以上のようにしてメイ
ン同期パルスＭＰが生成される。This pulse DM is supplied to the main frame synchronization circuit 15. The main frame synchronization circuit 15 has substantially the same configuration as the subframe synchronization circuit 13, operates in synchronization with the subframe ceramic pulse SP, establishes main frame synchronization from the main frame detection pulse DM, and A main frame synchronization pulse MP is output to the terminal 31 for every (fi+k) bits. The main synchronization pulse MP is generated as described above.
このように、本実施例によれば、復調時の基準搬送波の
位相に拘らず、正しいメインフレーム同期パルスを生成
することができる。しかもこの場合、第１の同期信号Ｍ
Ｆと第２の同期信号ＳＦとはそれぞれ０．１反転した関
係にあるので、同期検波時の位相不確実性に起因する受
信同期信号のパターンは、全部で２種類だけである。従
って、必要とするコンパレータの数も必要最少限で済む
ことになる。In this way, according to this embodiment, a correct mainframe synchronization pulse can be generated regardless of the phase of the reference carrier wave during demodulation. Moreover, in this case, the first synchronization signal M
Since F and the second synchronization signal SF are each inverted by 0.1, there are only two types of received synchronization signal patterns caused by phase uncertainty during coherent detection. Therefore, the number of required comparators can be kept to the minimum necessary.
なお、本発明は、上述したように２相ＰＳＫ同期検波に
よって復調された信号のみに適用範囲を限定されるもの
ではなく、例えば４相ＰＳＫ変調あるいは４相オフセツ
トＰＳＫ変調を用いて信号を伝送する場合でも同様に適
用が可能である。４相ＰＳＫの場合には、フレーム信号
検出回路は入力信号を４種類の信号系列と比較すること
になり、差動検出回路も４種類の信号を入力することに
なるが、その基本は前述した実施例のものと大差は無い
。It should be noted that the scope of application of the present invention is not limited to only signals demodulated by two-phase PSK synchronous detection as described above, but it is also possible to transmit signals using, for example, four-phase PSK modulation or four-phase offset PSK modulation. It can be similarly applied in any case. In the case of 4-phase PSK, the frame signal detection circuit will compare the input signal with four types of signal series, and the differential detection circuit will also input four types of signals, but the basics are as described above. There is no major difference from the example.
第１図は本発明の一実施例に係るフレーム同期回路の構
成を示すブロック図、第２図は同フレーム同期回路にお
けるフレーム信号検出回路の更に詳細を示すブロック図
、第３図は同フレーム同期回路の差動検出回路の更に詳
細を示すブロック図、第４図は同フレーム同期回路の動
作を説明するためタイミング図、第５図はマルチフレー
ムディジタル信号の構成を示す図である。
１１・・・フレーム信号検出回路、１２・・・ＯＲ回路
、１３・・・サブフレーム同期回路、１４・・・差動増
幅回路、１５・・・メインフレーム同期回路。
出願人代理人 弁理士 鈴江武彦
第１図
第２図FIG. 1 is a block diagram showing the configuration of a frame synchronization circuit according to an embodiment of the present invention, FIG. 2 is a block diagram showing further details of a frame signal detection circuit in the frame synchronization circuit, and FIG. FIG. 4 is a block diagram showing further details of the differential detection circuit of the circuit, FIG. 4 is a timing diagram for explaining the operation of the frame synchronization circuit, and FIG. 5 is a diagram showing the structure of a multi-frame digital signal. DESCRIPTION OF SYMBOLS 11... Frame signal detection circuit, 12... OR circuit, 13... Subframe synchronization circuit, 14... Differential amplifier circuit, 15... Main frame synchronization circuit. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 2
Claims (1)
構成されるとともに、前記メインフレーム兼前記サブフ
レームの先頭位置を示す第１の同期信号と、前記サブフ
レームの先頭位置を示す第２の同期信号とが挿入され、
前記第１の同期信号と前記第２の同期信号とが互いに０
、１反転した関係にある位相変調されたディジタル信号
系列を受信し、前記サブフレームおよび前記メインフレ
ームの同期を確立するフレーム同期方式において、受信
された位相不確実性を有する受信信号から前記第１、第
２の同期信号およびこれら同期信号と位相のみ異なる信
号を含む受信同期信号を検出してサブフレーム同期を確
立し、さらに前記受信同期信号とこの受信同期信号の１
サブフレーム期間前の受信同期信号とを比較することに
よって前記メインフレーム同期を確立することを特徴と
するフレーム同期方式。The main frame is further divided into a plurality of subframes, and a first synchronization signal indicating the start position of the main frame and the subframe, and a second synchronization signal indicating the start position of the subframe. is inserted,
The first synchronization signal and the second synchronization signal are mutually 0.
, 1, the frame synchronization method receives phase-modulated digital signal sequences having an inverted relationship, and establishes synchronization between the subframe and the main frame. , detects a second synchronization signal and a received synchronization signal including a signal that differs only in phase from these synchronization signals to establish subframe synchronization;
A frame synchronization method characterized in that the main frame synchronization is established by comparing a received synchronization signal with a received synchronization signal from a subframe period before.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059868A JPH0644757B2 (en) | 1985-03-25 | 1985-03-25 | Frame synchronization method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60059868A JPH0644757B2 (en) | 1985-03-25 | 1985-03-25 | Frame synchronization method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61218240A true JPS61218240A (en) | 1986-09-27 |
| JPH0644757B2 JPH0644757B2 (en) | 1994-06-08 |
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ID=13125575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60059868A Expired - Lifetime JPH0644757B2 (en) | 1985-03-25 | 1985-03-25 | Frame synchronization method |
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| Country | Link |
|---|---|
| JP (1) | JPH0644757B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203769A (en) * | 2000-01-21 | 2001-07-27 | Mitsubishi Electric Corp | Digital broadcast receiver |
| JP2002217883A (en) * | 2001-01-22 | 2002-08-02 | Mitsubishi Electric Corp | Digital broadcasting receiver and method for detecting frame synchronization |
| JP2003163648A (en) * | 2002-09-17 | 2003-06-06 | Fujitsu Ltd | DIGITAL SUBSCRIBER LINE TRANSMISSION METHOD, xDSL, EQUIPMENT ON STATION SIDE, AND EQUIPMENT ON SUBSCRIBER SIDE |
-
1985
- 1985-03-25 JP JP60059868A patent/JPH0644757B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001203769A (en) * | 2000-01-21 | 2001-07-27 | Mitsubishi Electric Corp | Digital broadcast receiver |
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| JP4558220B2 (en) * | 2001-01-22 | 2010-10-06 | 三菱電機株式会社 | Digital broadcast receiving apparatus and frame synchronization detection method |
| JP2003163648A (en) * | 2002-09-17 | 2003-06-06 | Fujitsu Ltd | DIGITAL SUBSCRIBER LINE TRANSMISSION METHOD, xDSL, EQUIPMENT ON STATION SIDE, AND EQUIPMENT ON SUBSCRIBER SIDE |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644757B2 (en) | 1994-06-08 |
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