JPS61213926A - Dsp arithmetic processing system - Google Patents
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- JPS61213926A JPS61213926A JP60053710A JP5371085A JPS61213926A JP S61213926 A JPS61213926 A JP S61213926A JP 60053710 A JP60053710 A JP 60053710A JP 5371085 A JP5371085 A JP 5371085A JP S61213926 A JPS61213926 A JP S61213926A
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Abstract
Description
【発明の詳細な説明】
（４［要〕
ＤＳＰ演算処理方式において、アキュムレータ上市デー
タをＲＡＭまたは他のレジスタに転送する際に、切り捨
てられる部分を取り出し、シフトしてデータバスで取り
扱われる範囲内に収めて転送することにより、データバ
スの語長ではなく。Detailed Description of the Invention (4 [Required] In the DSP operation processing method, when transferring accumulator launch data to RAM or other registers, the portion to be truncated is extracted and shifted to within the range handled by the data bus. By storing and transmitting data instead of the word length of the data bus.
アキュムレータの語長にまで演算精度を上げるようにさ
れた処理方式であって、かつ誤差分に相当する下位ピン
ト部分の演算を、上位ビット部分に関する演算よりも先
に実行させることにより、所要サイクル数を大幅に減少
させたＤＳＰ演算処理方式を開示している。This is a processing method that increases the calculation accuracy up to the word length of the accumulator, and by executing the calculation on the lower focus part corresponding to the error before the calculation on the upper bit part, the number of cycles required is This paper discloses a DSP calculation processing method that significantly reduces the amount of data.
本発明は２例えばＤ Ｓ Ｐ （Ｄｉｇｉｔａｌ Ｓｉ
ｇｎａｌ Ｐｒｏ’ｃ、 ’ｅｓｓｏｒ）による
大規模遅延等化層などの演算処理を実行するＤＳＰ演算
処理方式に関するものである。The present invention has two applications, for example, DSP (Digital Si
The present invention relates to a DSP arithmetic processing method that executes arithmetic processing such as a large-scale delay equalization layer using GNAL Pro'c, 'essor).
第５図は一般的な大規模遅延等化器を構成する巡回形フ
ィルタのブロック図である。FIG. 5 is a block diagram of a recursive filter constituting a general large-scale delay equalizer.
第５図に示す巡回形フィルタは、２次のセクション型Ａ
Ｉ、Ａ２．Ａ３．・・・を縦続したもので。The cyclic filter shown in FIG. 5 is a second-order section type A
I, A2. A3. It is a series of...
２次当りの計算処理は１例えば第１段（ＡＩ）で考える
と。The calculation processing per secondary stage is 1, for example, if we consider the first stage (AI).
となる。なお、第５図において、符号１は遅延器。becomes. In addition, in FIG. 5, code 1 is a delay device.
２は乗算器、３は加算器であり、ａ、ｂ、ｃ、・・・は
係数を表している。ＤＳＰによりプログラム処理を行う
場合に、ＹＮは次式により求められる。2 is a multiplier, 3 is an adder, and a, b, c, . . . represent coefficients. When program processing is performed by a DSP, YN is determined by the following equation.
ＹＮ ＝ａＸＨ＋ｂＸＨ−＋＋ＣＸＨ−ｚ−ｄＹＮ−＋
ｅＹｎ−ｚところで、この式の演算を行うにあたっ
て２例えば語長が２６ビツトのアキュムレータ（以下Ｄ
レジスタともいう）と９語長が１６ビツトのデータバス
とを備えたＤＳＰを用いる場合、従来、Ｄレジスタに得
られた演算結果の下位ピント部分は。YN =aXH+bXH-++CXH-z-dYN-+
eYn-z By the way, when calculating this equation, we need to use an accumulator with a word length of 26 bits (hereinafter D
When using a DSP equipped with a 9-word 16-bit data bus (also called a register) and a data bus with a length of 9 words and 16 bits, conventionally, the lower focused portion of the operation result obtained in the D register is
切り捨てられるようにされていた。It was meant to be cut down.
そのため、従来９このようなりＳＰを用いて。 Therefore, conventionally 9 SPs are used like this.
例えば２次の遅延等化層１５０セクシヨンを１６ビツト
精度で実現させた場合、減衰量特性や遅延時間特性につ
いては、いずれも良好な結果が得られるが、演算結果の
下位ビット切り捨てによる誤差が累積していくことによ
り、雑音特性が劣化するという問題があった。For example, if 150 sections of the second-order delay equalization layer are realized with 16-bit precision, good results can be obtained in terms of attenuation characteristics and delay time characteristics, but errors due to truncating the lower bits of the calculation results will accumulate. There was a problem in that the noise characteristics deteriorated as a result.
そこで３本発明者等は、データバスの語長の制限を受け
ることなく、アキュムレータの語長にまで演算精度を上
げ、特性のよい遅延等化層などを実現する手段として、
特願昭５９−２７５４０７号において、切り捨てられる
下位ビットの誤差分についても演算対象とすることによ
り、演算精度を上げる演算処理方式を提案している。Therefore, the present inventors proposed the following method as a means to increase the calculation accuracy to the word length of the accumulator without being limited by the word length of the data bus, and to realize a delay equalization layer with good characteristics.
Japanese Patent Application No. 59-275407 proposes an arithmetic processing method that increases the accuracy of arithmetic operations by also calculating errors in the lower bits that are discarded.
上記演算処理方式では２例えば第６図に示すように、Ｄ
レジスタ５に格納されている演算結果がＹ、であるとき
、その上位１６ビツト部分をＹ。In the above arithmetic processing method, 2 For example, as shown in FIG.
When the operation result stored in register 5 is Y, its upper 16 bits are Y.
とじてＲＡＭに転送する。それと共に従来切り捨てられ
ていた下位９ビツトを取り出し、左にシフトして、その
シフト結果の上位１６ビツトＹ″８を誤差分としてＲＡ
Ｍにストアし、この誤差分について、上位１６ビツトＹ
Ｎと同様な処理を行うようにする。なお、第６図におい
て、Ｓは符号ビットを示し、ＹＮにおいてシフトされた
９ビツトの上位部分には、符号ピッ）Ｓと同じビット値
が詰められる。and transfer it to RAM. At the same time, the lower 9 bits, which were conventionally truncated, are taken out, shifted to the left, and the upper 16 bits of the shift result, Y''8, are used as the error in RA.
Store it in M, and store the upper 16 bits Y for this error.
The same processing as N is performed. In FIG. 6, S indicates a code bit, and the upper part of the 9 bits shifted in YN is filled with the same bit value as the code bit S.
誤差分の演算結果で下位の９ビツトから操り上がる数値
データがあれば、その繰り上がり部分を。If there is numerical data that is manipulated from the lower 9 bits as a result of the calculation of the error, use that carried part.
上位１６ビツトのＹ’Ｈに反映させる。これにより。It is reflected in the upper 16 bits of Y'H. Due to this.
各セクションにおける処理結果の誤差が累積されること
なく、データバス力月６ビツト幅であっても、２６ビツ
トの精度が得られることになる。Errors in the processing results in each section are not accumulated, and even if the data bus is 6 bits wide, an accuracy of 26 bits can be obtained.
即ち、上記演算処理方式では２例えば第７図に示すよう
に処理される。That is, in the arithmetic processing method described above, processing is performed as shown in FIG. 7, for example.
■ まず１通常の１６ビツト精度演算と同様の処理によ
り、ＹＮの仮の値を求める。(1) First, obtain a temporary value of YN by processing similar to normal 16-bit precision calculation.
■ そして、Ｙ′８を貴ＡＭに記憶すると共に、Ａレジ
スター転送し、Ｄレジスタ５からＡレジスタの内容を引
く。これにより、下位９ビツトのみが取り出されること
になる。(2) Then, store Y'8 in your AM, transfer it to the A register, and subtract the contents of the A register from the D register 5. As a result, only the lower 9 bits are taken out.
■ これを９ビツト左にシフトする。■ Shift this to the left by 9 bits.
■ ９ビツト左にシフトした結果を残したまま。■ Leave the result of shifting 9 bits to the left as is.
先に求められた誤差分のデータｒ′８〜Ｙ″Ｎ−２等の
値に基づいて、Ｙ′８の演算を行う。処理■の結果は、
Ｙ′９に加算される。Y'8 is calculated based on the previously determined error data r'8 to Y''N-2, etc. The result of process (2) is:
It is added to Y'9.
■ Ｙ′８の結果を９ビツト右にシフトする。■ Shift the result of Y'8 to the right by 9 bits.
■ 処理■の結果に、処理ので求めたＹ′８を加算する
。(2) Add Y'8 obtained in the process (2) to the result of the process (2).
■ そして、上位の１６ビツトを最終的なゾ、として、
ＲＡＭに転送する。■ Then, using the upper 16 bits as the final
Transfer to RAM.
■ また、９ビツト左シフト等により誤差分の９ビツト
ＹＮを抽出して、下位ビットのデータ記憶部へ転送し１
次の誤差分の演算処理に用いるようにする。■ Also, extract the 9-bit YN error by 9-bit left shift, etc., and transfer it to the data storage section of the lower bits.
It is used for the calculation process for the next error.
以上のような方式において１例えば演算を行うＤＳＰが
、−２から２までの範囲の値のみを取り扱うようなもの
であるとする。この場合に、上記処理■によるＤレジス
タ５の右シフトは、Ｄレジスタ５の内容にｒ２−９Ｊの
値を掛けることにより行われる。一方、処理■等の左シ
フトは、「２」の値を９回繰り返し掛けることによって
行われる。In the above-described system, for example, it is assumed that the DSP that performs the calculation handles only values in the range from -2 to 2. In this case, the right shift of the D register 5 by the above process (2) is performed by multiplying the contents of the D register 5 by the value of r2-9J. On the other hand, the left shift such as in process (2) is performed by repeatedly multiplying by a value of "2" nine times.
そのため、特に左シフトの場合には、シフトビット数に
相当するサイクルの演算が必要となる。Therefore, especially in the case of a left shift, calculations of cycles corresponding to the number of shift bits are required.
従って、この方式によれば、演算精度は向上するが、所
要サイクル数が増大することになる。即ち、誤差分を全
く考慮しない従来の演算では、１セクション当り９サイ
クルで演算できるが、第７図に示した方式によれば、１
セクション当り２例えば・４１サイクルになる。Therefore, although this method improves calculation accuracy, the number of required cycles increases. In other words, in conventional calculations that do not consider errors at all, calculations can be performed in 9 cycles per section, but according to the method shown in FIG.
2, for example, 41 cycles per section.
本発明は上記問題点の解決を図り、データバスの語長に
制限されない高精度演算を可能とすると共に、所要サイ
クル数の少ない効率のよい演算処理方式を提供する。The present invention aims to solve the above-mentioned problems, and provides a high-precision arithmetic operation that is not limited by the word length of a data bus, and an efficient arithmetic processing method that requires a small number of cycles.
第１図は本発明の構成を示す図である。第１図において
、１０はマイクロプログラムによる演算の実行制御を行
う実行制御部、１１は読出し専用メモリ（ＲＯＭ）、１
２は係数記憶部、１３はランダムアクセスメモリ （Ｒ
ＡＭ）、１４は誤差分の演算結果を記憶する下位データ
記憶部、１５は上位ビット部分の演算結果を記憶する上
位データ記憶部、１６は誤差分についての所定の演算を
実行する下位データ演算部、１７は下位データ演算部１
６の演算結果について上位ビット部分のデータとの位合
わせを行う位合わせ処理部、１８は上位ビット部分のデ
ータについて所定の演算を実行する上位データ演算部、
１９は上位データ演算部１８の演算結果の上位１６ビツ
トを上位データ記憶部１５へ転送する上位データ転送部
、２０は上位データ演算部１８による演算結果から左シ
フトにより下位ビット部分を抽出する下位データ抽出部
、２１は下位データ抽出部２０によって抽出された誤差
分のデータを下位データ記憶部１４へ転送する下位デー
タ転送部を表す。FIG. 1 is a diagram showing the configuration of the present invention. In FIG. 1, 10 is an execution control unit that controls the execution of calculations by a microprogram, 11 is a read-only memory (ROM), and 1
2 is a coefficient storage unit, 13 is a random access memory (R
AM), 14 is a lower data storage unit that stores the calculation result of the error portion, 15 is a higher data storage unit that stores the calculation result of the upper bit portion, and 16 is a lower data calculation unit that executes a predetermined calculation regarding the error portion. , 17 is the lower data calculation unit 1
18 is an alignment processing unit that performs alignment of the operation result of 6 with the data of the upper bit part; 18 is an upper data calculation unit that performs a predetermined operation on the data of the upper bit part;
19 is an upper data transfer unit that transfers the upper 16 bits of the operation result of the upper data operation unit 18 to the upper data storage unit 15; 20 is a lower data transfer unit that extracts the lower bit portion from the operation result of the upper data operation unit 18 by left shifting; The extraction unit 21 represents a lower-order data transfer unit that transfers the error data extracted by the lower-order data extraction unit 20 to the lower-order data storage unit 14.
本発明のＤＳ、Ｐ演算処理方式は、アキュムレーり上の
データをＲＡＭまたは他のレジスタに転送する際に、切
り捨てられる部分を取り出しシフトしてデータバスで取
り扱われる範囲内に収めて転送する。そして、切り捨て
られる部分、即ち誤差分の演算が先に実行されるような
処理構成とされ。In the DS, P arithmetic processing method of the present invention, when data on an accumulator is transferred to a RAM or other register, a portion to be truncated is taken out and shifted to fit within the range handled by the data bus before being transferred. The processing configuration is such that the portion to be truncated, that is, the calculation for the error, is executed first.
先に実行して得られた誤差分の演算結果に、上位ピント
部分に関する演算が累積されるような構成とされる。こ
れにより、１セクション当りの左シフトの回数が１回に
削減されるので、所要サイクル数が大幅に削減されるよ
うになっている。The configuration is such that the calculations related to the upper focus portion are accumulated on the error calculation results obtained by the previous execution. This reduces the number of left shifts per section to one, thereby significantly reducing the number of required cycles.
第１図に示す構成に従って１本発明の詳細な説明する。 The present invention will be described in detail according to the configuration shown in FIG.
本発明では９例えば次式。In the present invention, 9, for example, the following formula.
ＹＨ＝ａＸＨ＋ｂＸＮ−＋ ＴＩ−ｃＸ）＋−１１ｄＹ
、４−＋ ｅＹＨ−ｚの演算を行うにあたって、ＹＮ
を上位ビット部分 。YH=aXH+bXN-+TI-cX)+-11dY
, 4-+ eYH-z, YN
the upper bit part.
のＹＭと、従来の誤差分に相当する下位ビット部分のＹ
Ｎとに分けて演算を行う。なお、この式の右辺に現れる
係数ａ、 ｂ、 ｃ、・・・は、予め係数記憶部１
２へ登録され、右辺の変数Ｘ Ｎ＋ Ｘ Ｎ−１，Ｘ
Ｎ−２＋ ＹＨ−＋、 Ｙ、−、についての上位ピント
部分に関するデータｘ’、、 ｘ’、、、、、・・・Ｙ
Ｎ−２は、上位データ記憶部１５へ、また下位ビット部
分に関するデータｒＮ＋ Ｘ″Ｎ−１−・・・’／”＋
＋−２は、下位データ記憶部１４へ。YM of the lower bit part corresponding to the conventional error
Calculation is performed separately for N. Note that the coefficients a, b, c, ... that appear on the right side of this equation are stored in the coefficient storage unit 1 in advance.
2, and the variable on the right side is X N+ X N-1,
N-2+ YH-+, data regarding the upper focus part x',, x',,,,...Y, for Y,-
N-2 is sent to the upper data storage unit 15, and data rN+ X″N-1−...'/”+ regarding the lower bit part
+-2 goes to the lower data storage section 14.
前の入力に対する演算で用意される。Prepared by operation on previous input.
特に本発明の場合には、第７図に示した処理■に相当す
る処理が、下位データ演算部１６によって、ＹＮに関す
る演算よりも、先に実行されるようになっている。Particularly in the case of the present invention, the process corresponding to process (2) shown in FIG. 7 is executed by the lower data calculation section 16 before the calculation regarding YN.
位合わせ処理部１７は、下位データ演算部１６による演
算結果を９ビツト右ヘシフトして、上位データとの桁の
位置を合わせる。上位データ演算部１８は、この結果を
加算する処理を含む上位データの演算を行う。以後、上
位データ転送部１９゜下位データ抽出部２０．下位デー
タ転送部２１によって、第７図に示した処理■ないし処
理■に相当する処理が実行されるようになっている。The alignment processing unit 17 shifts the calculation result by the lower data calculation unit 16 to the right by 9 bits to match the digit position with the upper data. The higher-order data calculation unit 18 performs calculations on the higher-order data, including the process of adding the results. Thereafter, the upper data transfer unit 19, the lower data extraction unit 20. The lower data transfer unit 21 executes processes corresponding to processes (1) to (2) shown in FIG.
これらの各処理部は１例えばＲＯＭに格納された命令群
およびＤＳＰの命令実行機構によって固１１ 。Each of these processing units is fixed by, for example, a group of instructions stored in a ROM and an instruction execution mechanism of a DSP.
定されるが、実質的に論理的な電子回路と等価であると
いってよい。However, it can be said that it is substantially equivalent to a logical electronic circuit.
次に上記実施例による具体的な処理内容を、第２図に従
って説明する。Next, specific processing contents according to the above embodiment will be explained with reference to FIG.
下位データ演算部１６は、第２図に示すように。The lower data calculation section 16 is as shown in FIG.
係数記憶部１２に記憶されている係数ａ、 ’ｂ’、
ｃ。Coefficients a, 'b', stored in the coefficient storage unit 12
c.
・・・と、下位データ記憶部１４に記憶されている誤差
分に相当するデータｘ”、、 ｘ″Ｎ−１＋・・・Ｙ′
Ｎ−２を用いて。. . . and data x'' corresponding to the error stored in the lower data storage unit 14, x''N-1+...Y'
Using N-2.
ａ ＊ｘ”、＋ ｂ ＊Ｘ”Ｎ−１＋ ｃ ＊Ｘ＃Ｈ−
ｚ ｄ ＊Ｙ’Ｎ−１−ｅ＊’１’″１□
なる演算をＤレジスタを用いて行い、Ｙ″８を算出する
。a *x", + b *X"N-1+ c *X#H-
z d *Y'N-1-e*'1'''1□ is performed using the D register to calculate Y''8.
次に２位合わせ処理部１７は、下位データ演算部１６の
演算結果ＹＮに、ｒ２−９Ｊを掛けることにより、Ｙ′
８を９ビツト右ヘシフトする。Next, the second position matching processing section 17 multiplies the calculation result YN of the lower data calculation section 16 by r2-9J, thereby calculating Y'
Shift 8 to the right by 9 bits.
上位データ演算部１８は９位合わせ処理部１７の処理結
果をＤレジスタ５に残したまま、上位データ記憶部１５
に記憶しである上位ビット部分に関す□るデータＸ’ｙ
、 Ｘ’Ｎ−＋、・・・Ｙ、−、を用い。The upper data calculation section 18 stores the processing result of the 9th position matching processing section 17 in the D register 5 and stores it in the upper data storage section 15.
□Data X'y regarding the upper bit part stored in
, X'N-+,...Y,-.
ａ ＊ Ｘ’Ｈ＋ ｂ ＊ Ｘ’Ｎ−１＋ Ｃ＊ Ｘ’
Ｎ−２−ｄ＊ ＹＮ−＋−ｅ＊Ｙ′Ｎ−２
なる演算を実行し、Ｙ′８を求める。a * X'H+ b * X'N-1+ C* X'
Execute the calculation N-2-d*YN-+-e*Y'N-2 to find Y'8.
上位データ演算部１８による演算結果は、Ｄレジスタ５
上に２６ビツト精度で得られるが、このＹ、の上位１６
ビソトを、上位データ転送部１９により、上位データ記
憶部１５へ転送する。The calculation result by the upper data calculation unit 18 is stored in the D register 5.
The above is obtained with 26-bit precision, but the top 16 of this Y
The upper data transfer unit 19 transfers the bisoto to the upper data storage unit 15.
次に、下位データ抽出部２ｏは、Ｄレジスタ５上の上位
１６ビツト部分を正の場合には“０”。Next, the lower data extraction unit 2o sets the upper 16 bits on the D register 5 to "0" if it is positive.
負の場合にはｌ″で消去した後１例えば「２」を９回乗
算することにより、誤差分のデータを９ビツト左ヘシフ
トした値を持つＹ）ｌを求める。If it is negative, it is erased by l'' and then multiplied nine times by 1, for example, by 2, to obtain Y)l having a value obtained by shifting the error data to the left by 9 bits.
最後に下位データ転送部２１は、Ｄレジスタ５上のＹ″
８を下位データ記憶部１４に転送する。なお、このデー
タＹ＃おば２次段における演算および次の入力における
演算に利用されることは言うまでもない。下位データ転
送部２１による転送によって、１人力に対する１セクシ
ヨンに関する演算が終了する。Finally, the lower data transfer unit 21 transfers Y″ on the D register 5.
8 is transferred to the lower data storage section 14. It goes without saying that this data Y# is used for calculations in the secondary stage and calculations for the next input. The transfer by the lower data transfer unit 21 completes the computation for one section performed by one person.
本発明が適用されるＤＳＰの演算に関する部分は２例え
ば第３図に示すようになっている。The calculation-related portion of the DSP to which the present invention is applied is shown in FIG. 3, for example.
データバス３０は、１６ビソト幅であり、このデータバ
ス３０にＲＯＭＩ １．ＲＡＭＩ ３．Ｄレジスタ５お
よびデータをロードするＡレジスタ３１．８レジスタ３
２が接続される。The data bus 30 has a width of 16 bits, and includes ROMI 1. RAMI 3. D register 5 and A register 31.8 register 3 to load data
2 is connected.
３３は乗算器であり２乗算器３３による演算結果は、一
時的にテンポラリレジスタ３４−０．３４−１に格納さ
れる。加算器３５は、命令制御によって、Ａレジスタ３
１．Ｂレジスタ３２．テンポラリレジスタ３４−０．３
４−１またはＤレジスタ５の値の加算を行い、結果をＤ
レジスタ５に転送する。Ｄレジスタ５は、符号ビットを
含めて２６ビツトの語長を持つ。33 is a multiplier, and the result of operation by the 2 multiplier 33 is temporarily stored in a temporary register 34-0.34-1. The adder 35 adds the A register 3 under instruction control.
1. B register 32. Temporary register 34-0.3
4-1 or the value of D register 5, and the result is D.
Transfer to register 5. D register 5 has a word length of 26 bits including the sign bit.
この演算機構により９例えば第４図に示すように、Ａレ
ジスタ３１の内容（Ａ）とＢレジスタ３゛２の内容（Ｂ
）との乗算結果に、Ｄレジスタ５の内容（Ｄ）を加算す
る処理を、■命令処理で実行できるようになっている。With this arithmetic mechanism, the contents of the A register 31 (A) and the contents of the B register 3'2 (B
) The process of adding the content (D) of the D register 5 to the multiplication result can be executed by the (2) instruction process.
即ち。That is.
（Ｄ）＋ （Ａ）＊ （Ｂ）→（Ｄ） の演算が実行できるようになっている。(D) + (A) * (B) → (D) calculations can now be executed.
実施例として、データバスが１６ビツト、アキュムレー
タが２６ビソトのものについて説明したが、もちろん、
他のピント幅を持つものに対しても、シフト量を変える
ことなどにより２同様に本発明を適用できる。また、遅
延等化層の例でもって説明したが９本発明は他のＤＳＰ
演算処理方弐方式同様に適用可能である。As an example, the case where the data bus is 16 bits and the accumulator is 26 bits has been described, but of course,
The present invention can be applied to objects having other focus widths in the same way as in 2 by changing the shift amount. In addition, although the explanation was given using the example of a delay equalization layer,9 the present invention is applicable to other DSPs.
This method can be applied in the same way as the calculation processing method 2.
以上説明したように１本発明によれば、ＤＳＰにおける
データバスの語長による制限を受けず。As explained above, according to the present invention, there is no restriction due to the word length of the data bus in the DSP.
アキュムレータの語長にまで演算精度を上げることがで
きるので、ディジタル信号処理における有限語長制限に
よる特性の劣化を大幅に改善することが可能になる。例
えば、従来２次の遅延等化層１５０セクシヨンを１６ビ
ツト精度で実現させた場合、雑音特性がＳ／Ｎ＝５２ｄ
Ｂであったものが９本発明により、Ｓ／Ｎが約１５ｄＢ
はど改善され、減衰量特性、遅延時間特性、雑音特性の
すべてについて良好な結果が得られるようになった。Since the calculation accuracy can be increased to the word length of the accumulator, it is possible to significantly improve the deterioration of characteristics due to the finite word length restriction in digital signal processing. For example, when a conventional second-order delay equalization layer with 150 sections is realized with 16-bit accuracy, the noise characteristic is S/N = 52d.
According to the present invention, the S/N has been reduced to approximately 15 dB.
The performance has been improved, and good results can now be obtained in all of the attenuation characteristics, delay time characteristics, and noise characteristics.
また１例えば第７図に示したような方式で、高精度演算
を行う場合に、１セクション当り４１サイクルを要して
いたものが１本発明により、２７サイクルに減少でき、
１５０セクシツンについては、 （４１−２７）Ｘ１
５０＝２１００サイクルも所要サイクル数を削減するこ
とができた。In addition, for example, when performing high-precision calculation using the method shown in FIG. 7, 41 cycles per section can be reduced to 27 cycles according to the present invention.
For 150 sexy tunes, (41-27)X1
The required number of cycles could be reduced by 50=2100 cycles.
第１図は本発明の構成を示す図、第２図は本発明の詳細
な説明図、第３図は本発明が適用されるＤＳＰの例、第
４図は第３図図示ＤＳＰによる演算の例、第５図は一般
的な大規模遅延等化層を構成する巡回形フィルタのブロ
ック図、第６図は本発明に関連する技術の概念を説明す
る図、第７図は本発明の詳細な説明図を示す。
図中、５はＤレジスタ（アキュムレータ）、１２は係数
記憶部、１４は下位データ記憶部、１５は上位データ記
憶部、１６は下位データ演算部。
１７は位合わせ処理部、１８は上位データ演算部。
１９は上位データ転送部、２０は下位データ抽出部、２
１は下位データ転送部を表す。
特許出願人 富士通株式会社
代理人弁理士 森１）寛（外１名）
１７ ・
た。
理
へ
本発明１楕底゛図
−１ｌＩ！１FIG. 1 is a diagram showing the configuration of the present invention, FIG. 2 is a detailed explanatory diagram of the present invention, FIG. 3 is an example of a DSP to which the present invention is applied, and FIG. 4 is an illustration of the calculation by the DSP shown in FIG. For example, FIG. 5 is a block diagram of a cyclic filter constituting a general large-scale delay equalization layer, FIG. 6 is a diagram explaining the concept of technology related to the present invention, and FIG. 7 is a detailed diagram of the present invention. An explanatory diagram is shown. In the figure, 5 is a D register (accumulator), 12 is a coefficient storage section, 14 is a lower data storage section, 15 is an upper data storage section, and 16 is a lower data calculation section. 17 is an alignment processing section, and 18 is an upper data calculation section. 19 is an upper data transfer unit, 20 is a lower data extraction unit, 2
1 represents a lower data transfer section. Patent applicant Hiroshi Mori (1 other person), agent patent attorney for Fujitsu Ltd. 17. To the principle, the present invention 1 elliptical base ゛Figure-1lI! 1
Claims (1)
アキュムレータ上のデータをデータバスの語長に相当す
る上位ビット部分と、その下位ビット部分とに分割して
ＲＡＭに転送し、所定の乗算および加算を含む演算を行
うようにされたＤＳＰ演算処理方式であって、 前記上位ビット部分のデータを記憶する上位データ記憶
部（１５）と、 前記下位ビット部分のデータを記憶する下位データ記憶
部（１４）と、 該下位データ記憶部から読み出したデータについて、上
位データより先に前記所定の演算を行う下位データ演算
部（１６）と、 該下位データ演算部によるアキュムレータ上の演算結果
を右方へシフトし、前記上位ビット部分との位合わせを
行う位合わせ処理部（１７）と、前記上位データ記憶部
から読み出したデータについて、下位データに対する演
算より後に前記所定の演算を行うと共に、前記位合わせ
処理部による処理結果を加算する処理を行う上位データ
演算部（１８）と、 該上位データ演算部によるアキュムレータ上の演算結果
の上位ビット部分を前記上位データ記憶部へ転送する上
位データ転送部（１９）と、前記上位データ演算部によ
る演算結果を左方にシフトして下位ビット部分について
データバスで取り扱われる範囲内に収める下位データ抽
出部（２０）と、 該下位データ抽出部により抽出された下位ビット部分の
データを前記下位データ記憶部へ転送する下位データ転
送部（２１）とを備え、 演算精度が少なくともデータバスの語長より上がるよう
に構成されたＤＳＰ演算処理方式。[Claims] The word length of the data bus is smaller than the word length of the accumulator;
A DSP calculation processing method that divides the data on the accumulator into an upper bit part corresponding to the word length of the data bus and its lower bit part, transfers it to RAM, and performs calculations including predetermined multiplication and addition. An upper data storage section (15) that stores the data of the upper bit part; a lower data storage section (14) that stores the data of the lower bit part; and about the data read from the lower data storage section. , a lower data calculation unit (16) that performs the predetermined calculation before the upper data, and a position that shifts the calculation result on the accumulator by the lower data calculation unit to the right and aligns it with the upper bit part. an alignment processing section (17); and an upper data operation that performs the predetermined operation on the data read from the upper data storage section after the operation on the lower order data, and adds the processing results by the alignment processing section. a high-order data transfer unit (19) that transfers the high-order bit part of the calculation result on the accumulator by the high-order data calculation unit to the high-order data storage unit; a lower-order data extractor (20) that shifts the lower-order bit portion to a range handled by the data bus; and a lower-order data extractor that transfers the data of the lower-order bit portion extracted by the lower-order data extractor to the lower-order data storage section. A DSP arithmetic processing system comprising a data transfer section (21) and configured such that the arithmetic accuracy is at least higher than the word length of the data bus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053710A JPS61213926A (en) | 1985-03-18 | 1985-03-18 | Dsp arithmetic processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053710A JPS61213926A (en) | 1985-03-18 | 1985-03-18 | Dsp arithmetic processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61213926A true JPS61213926A (en) | 1986-09-22 |
Family
ID=12950383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60053710A Pending JPS61213926A (en) | 1985-03-18 | 1985-03-18 | Dsp arithmetic processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61213926A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240313A (en) * | 1987-03-26 | 1988-10-06 | 株式会社日立製作所 | Digital processor |
| JPH01227612A (en) * | 1988-03-07 | 1989-09-11 | Hitachi Ltd | Digital protective-relay |
| JPH01284009A (en) * | 1988-05-10 | 1989-11-15 | Hitachi Ltd | Digital filter processing unit, digital protection relay device and digital differential relay device |
| JPH02155417A (en) * | 1988-12-07 | 1990-06-14 | Hitachi Ltd | Input processor for digital protective relay and digital protective relay device equipped with same input processor |
-
1985
- 1985-03-18 JP JP60053710A patent/JPS61213926A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240313A (en) * | 1987-03-26 | 1988-10-06 | 株式会社日立製作所 | Digital processor |
| JPH01227612A (en) * | 1988-03-07 | 1989-09-11 | Hitachi Ltd | Digital protective-relay |
| JPH01284009A (en) * | 1988-05-10 | 1989-11-15 | Hitachi Ltd | Digital filter processing unit, digital protection relay device and digital differential relay device |
| JPH02155417A (en) * | 1988-12-07 | 1990-06-14 | Hitachi Ltd | Input processor for digital protective relay and digital protective relay device equipped with same input processor |
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