JPS61212899A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、デジタル信号処理により楽音を発生する電子
楽器に係り、自然楽器に近い楽音を発生するようにした
電子楽器に関する。

（従来の技術） 近年電子楽器はデジタル信号処理の導入により高度な音
づくりが可能になった。このような電子楽器は例えば特
開昭５２−１０７８２３号公報に示される。

ブロック図を第１４図に示し、その動作を説明する。

３００は鍵盤である。３０１はＲナンバメモリであり、
鍵盤３００にて押圧された鍵に対応する周波数情報（以
下Ｒナンバと称す）を発生する。３０２はゲートであり
タロツクφで開閉する。３０３は累算器であり、クロッ
クφのタイミング゛でＲナンバをくり返し加算する。故
に累算器３０３の出力Ｓはクロックφが入る毎にＳ＝Ｏ
，Ｒ，２Ｒ・と変化するが、一定数Ｎを越すとＳ−Ｎが
累算器３０３に残る。３１０゜３２０は波形メモリＩ、
波形モメリ■であり、累算器３０３の出力Ｓをアドレス
として２系列の波形を読み出す。故に、波形メモリＩ３
］０と波形メモリ）■３２０のア１〜レス空間がＮであ
れば、出力の周波数ｆは となる。ここで、波形メモリｌ３１０、波形メモリ■３
２０には予め対数変換された波形１ｏｇＷ工。

］−ｏｇＷ２がメモリされている。３３０は時間関数発
生器であり、時間関数ｆ（ｔ）を発生する。３３１は対
数変換器（Ｌ／ＬＧコンバータ）である。３１１は加算
器でａ□十ａ２を演算する。３２１は減算器で、ｂ、−
ｂ２を演算する。３１２．３２２は対数／リニア変換器
（ＬＧ／Ｌコンバータ）である。３旧は加算器である。

３５０はエンベロープ発生器である。３４２は乗算器で
あり、加算器３４１の出力とエンベロープ発生器３５０
の出力の乗算を行う。３４３はＤ／Ａコンバータである
。

３４４はアンプ、３４５はスピーカである。第１４図の
動作を説明すると、押鍵により時間関数発生器３３０が
時間関数、ｆ（ｔ）を発生する。１、／ＬＧコンバータ
３３１により時間関数ｆ（ｔ）は］、ｌｏｇｆ（ｔ）に
変換される。

一方前述のとおり波形メモリ１３］、０．波形メモリ■
３２０が式（１）で与えられる周波数で波形］、ｏｇｗ
□。

］、ｏｇ’Ｗ２を出力する。故に加算器３１１の出力は
１ｏｇＷ、　＋］ｏｇ　ｆ（ｔ）、減算器３２１の出力
はｌｏｇＷ２−　ｌｏｇ　ｆ（ｔ）となり、Ｌ　Ｇ　／
　Ｌコンバータ３１２の出力はＷＩＸｆ＜１：）、Ｉ−
Ｇ　／　Ｌコンバータ３２２の出力はＷ２／ｆ（ｔ）と
なる。故に加算器３４１の出力は、ｗ、ｘ　ｆ（ｔ）　
＋　Ｗ２／　ｆ（ｔ）となり、乗算器３４２によってエ
ンベロープ発生器３５０の発生するエンベロープ信号が
乗算され、１）／Ａコンバータ３４３、アンプ３４４を
介してスピーカ３４５より楽音が出力される。

（発明が解決しようとする問題点） しかしながら」１記のような従来の構成では、２波形の
混合比率を時間的に変化させるのみなので、例えば楽器
の音色は立ち上り部に特徴があるが、２波混合では立ち
」ニリ部の微妙な音色の変化を再現するにはどうしても
無理がある。本発明は上記の問題点に鑑み、楽器音の立
ち上り部の微妙な音色の変化をも再現でき得るようにし
た電子楽器を提供するものである。

（問題点を解決するための手段） 上記問題を解決するために、本発明の電子楽器は、楽器
音の立ち上り部の複数周期の波形データを第１波形とし
、楽器音の定常部の１周期の波形データを第２波形とし
、上記第１波形に対応する音量の時間変化特性を第１エ
ンベロープとし、該第１エンベロープをパラメータ化し
たものを第１パラメータとし、上記第２波形に対応する
音量の時間変化特性を第２エンベロープとし、該第２エ
ンベロープをパラメータ化したものを第２パラメータと
し、上記第１波形、第２波形、第１パラメータ、第２パ
ラメータを格納するデータバンクを有していて、該デー
タバンクから」二記憶１パラメータ、第２パラメータを
読み出すと共に、上記第１パラメータと第２パラメータ
から上記第１エンベロープと第２エンベロープを復元す
るエンベロープ形成手段と、上記データバンクより第１
波形を順次読み出し且つ第１波形の複数周期の波形デー
タの最後の１−周期の波形データについてはこれをくり
返し読み出して上記第１エンベロープと乗算して第１デ
ータを作成すると共に、−１−記データバンクより第２
波形を順次くり返し読み出して−１−記憶２エンベロー
プと乗算して第２データを作成する手段と、−１−記憶
１データと」二記憶２データとを加算して楽音データを
作成する手段を具備するものである。

（作用） 本発明は」１記した構成によって押鍵により予め楽器音
の立ち」ニリ部を記録しである波形メモリを読み出し、
次いで２波にそれぞれ独立のエンベロープを掛は合わせ
たものを加算するようにして楽音とするようにしている
ので自然楽器における音の立ち上り部における微妙な変
化が再現でき、しかも定常部においても２波に独立のエ
ンベロープを掛は合わせることにより音色が単調になる
ことなく楽音の発生でできることになる。

（実施例） 以下図面に基つき本発明の１実施例を説明する。

第１図は本発明による情報処理装置を電子楽器に用いた
場合のブロック図である。この第１図を説明すると、１
−１は鍵盤である。１−２はタブレットであり、本電子
楽器より出力される楽音の音色の選択を指示する操作部
である。１−３は効果スイッチであり、楽音に対する各
種の効果の制御、例えばヴイブラ−１へ、１〜レモロ等
の効果のオン・オフを指示するスイッチである。１−４
はマイコン（マイクロコンピュータ）であり、例えはイ
ンテル社のマイコン８０４９等が相当する。１−５は楽
音発生部であり、マイコン１−４より与えられた制御信
号に基づいて波形演算、周波数演算を行う。■−６はデ
ータバンクであり、楽音発生部１−５にて使用する波形
データやエンベロープデータが格納されているＲＯＭ　
（続出専用メモリ）である。１づはフィルタであり、楽
音発生部１−５より出力される楽音信号の折り返しノイ
ズを除去する。■−８はスピーカである。

次に第１図（イ）に示す電子楽器の動作を説明する。マ
イコン１−４は内部に予め書き込まれた命令に従って、
鍵盤］−１、タブレット１−２、効果スイッチ１−３の
状態を順次検索する。またマイコン１−４は＝７− 鍵盤１−１における鍵のＯＮ　／　ＯＦＦの状態に基づ
いて押圧されている鍵のコードを楽音発生部１−５の複
数のチャンネルに割り当てる割り当て信号を送出すると
ともに、タブレット１−２、効果スイッチ１−３の状態
に応じて制御データを送出する。楽音発生部１−５にお
いては、マイコン１−４より送出される割り当て信号及
びその他の制御信号を内部のレジスタに取り込み、これ
らの信号に基づいてデータバンク１−６より必要な波形
データ、エンベロープデータを読み出しながら楽音信号
の合成を行う。この楽音発生部１−５において合成され
た楽音信号は、フィルタ１−７を通してスピーカ１−８
へと送られ楽音を発生する。

第１図（ロ）にマイコン１−４より楽音発生部１−５へ
データを転送する場合のタイミング図を示す。また、第
１表にマイコン１−４より楽音発生部１−５へ送出する
データの内容を示す。第１表において、ＮＯＤはノー１
〜オクターブデータであり、ノートデータＮＤとオクタ
ーブデータＯＣＴ及びキーオンデータＫｏｎより成って
いる。その具体的な内容は第２表にＮＯＤのビット構成
が示してあり、第３表にノートデータＮＤと音名との対
応が示してあり、第４表にオクターブデータＯＣＴと音
域との対応が示しである。即ち仮に楽音発生部１−５に
対しＧＩというノートの第６オクターブの音（以下Ｇ＃
６と略す）をチャンネル１より出力したい時には第１図
（ロ）におけるアドレスとして０００００００１．、デ
ータとして１００１１１１０をマイコン１−４より送出
することになる。

次に、ＰＤＤはピッチデチューンデータであり調律をず
らすための８　ｂｉｔのデータである。ＰＤＤは２の補
数表示にて表されており、可変範囲は−１２８〜＋１２
７の２５６通りである。ＲＬＤはリリースデータで、キ
ーオフ後の減衰特性を制御する４　ｂｉｔのデータであ
る。ＶＯＬはボリュームフラグであり、このビットをパ
１”にすると後述のボリュームデータＶＬＤに応じて楽
音発生部１−５からの楽音信号の出力レベル制御を可能
にするものである。ＤＭＰはダンパフラグであり、ピア
ノタイプエンベロープの場合のキーオフ後の減衰を急速
な減衰にせしめるフラグであり、ＤＭＰ＝１の時に機能
する。Ｓｏｌ、はソロフラグであり、他のチャンネルと
同音名の楽音がアサインされた時にそのチャンネルの発
生している楽音とこれから発生しようとしている楽音の
位相特性を合わすか否かを選択するフラグであり、５Ｑ
Ｌ＝］−の時には位相合わせをキャンセルする。

ＴＡＢはタブレフ１〜データであり、第１図におけるタ
ブレッｈｌ−２により指定されるデータがこの５ｂｉｔ
に入る。ＰＥはピッチエクステントフラグで、このピッ
１−を°′１”にしたチャンネルにはピッチエクステン
トがかかる。ＶＬＤはボリュームデータであり、前述の
ボリュームフラグＶＯＬとともにチャンネルから出力さ
れる楽音のレベルを８ｂｉｔの細かさで制御する。なお
、これら一連のデータはすべてチャンネルごとに独立に
設定できるものである。

次に、楽音発生部１−５における演算シーケンスについ
て説明する。

第５表及び第６表に楽音発生部１−５の演算シーケンス
を示す。本楽音発生部Ｊ−５においては、短い演算サイ
クルでより多くのデータ処理を行うために演算シーケン
スがイニシャルモード、ノーマルモードの２つのモード
を有し、更に上記両モードがそれぞれロングシーケンス
、ショー１−シーケンスに分かれている。また、イニシ
ャルモードショートシーケンス及びノーマルモードロン
クシ−ケンスはそれぞれＥＶＥＮ、　ＯＤＤの２つの状
態を有している。

イニシャルモードはマイコン１−４が楽音発生部１−５
に対して新たな楽音の発生を命令した際に楽音発生部１
−５におけるマイコン１−４より指定されたチャンネル
について種々のレジスタ等の初期設定を行うモードであ
りロングシーケンスより開始され、ショートシーケンス
を２回行った後ノーマルモードに入る。このイニシャル
モードにおける２回のショートシーケンスについて１回
目がＯＤＤ、２回目がＥＶＥＮのショー１ヘシーケンス
となる。このイニシャルモード終了後、ノーマルモード
に移るが、ショー１ヘシーケンス６回の後ロングシーケ
ンス１回がくることになる。

本実施例では各チャンネル毎に、独立した２系統の波形
と独立した２系統のエンベロープとを掛は合わせるよう
になっており、更にピッチの細かな調整機能をも有して
いるが、これらの演算処理を時分割で８チャンネル分行
うためには多大な演算ステップが必要となる。そこで短
いサイクルで？寅算しないといけないものをショートシ
ーケンスとし、演算頻度の低いもの、つまり長いサイク
ルでｆ寅算してもよいものをロングシーケンスとする。

そしてショートシーケンスの間にロングシーケンスを挿
入することにより演算の効率化を図っている。

第１図（ハ）にシミートシーケンス、ロングシーケンス
のタイミンク図を示す。第１図（ハ）に示すとおり、シ
ョートシーケンス（０）〜（１０）の１１のタイムスロ
ットより成っており、ロングシーケンスは（１１）〜（
１９）の９のタイムスロットより成っている。個々のタ
イムスロットは２５０ｎｓであり、４分割されてψ１．
ψ３のノンオーバーラツプの２相クロツクとともに全体
のシステムが動作している。

ショートシーケンスとロングシーケンスの関係は、−１
２＝ ショートシーケンスがチャンネルＯからチャンネル７ま
で８回くり返されるごとに１チャンネル分のロングシー
ケンスが入る。故に、例えばチャンネル３のショー１〜
シーケンスは１１Ｘ８＋９の９７タイムスロツトごとに
］回、ロングシーケンスは９７×８の７７６タイムスロ
ツ１〜ごとに１回の割で現われることになる。更に、ノ
ーマルモードのロングシーケンスにはＥＶＥＮとＯＤＤ
の２つの状態があるため、７７６Ｘ２の１５５２タイム
スロツトを周期としてシステムが動作しているものであ
る。

次に、第５表及び第６表に基づいて個々の演算シーケン
スについて説明する。前述のように、楽音発生部１−５
は新たな押鍵によりイニシャルモードロングシーケンス
より開始するようになっているのでイニシャルモードロ
ングシーケンスよりタイムスロット別に説明を行う。

加算部 （１，３）　ＰＤＤ　＋　ＰＥＤ　−）　ＰＤＲ（１５
）　　　　０　　　　→ＴＲＩ （１６）　　　　　Ｏ→　ＴＲ２ （１，７）　　　　０　　　−＋　ＺＲＩ（］８）　　
　　　Ｏ−＋ＺＲ２ タイムスロツ１〜（１３）の意味するところは、ＰＤＤ
というレジスタの内容とＰＥＤというレジスタの内容を
加算して１）ＤＲというレジスタに格納するということ
である。タイムスロット（１５）〜（１８）は、ＴＲ１
，。

ＴＲ２，ＺＲＩ、　Ｚｎ２というレジスタにＯを書き込
むということである。

ゲニ９．ｔ＜−＞り潔み出し音Ｗ （１２）　　　　酊Ｄ　−＋　ＨＡＤ　　−＋　ｔ（Ａ
Ｄ（１４，）　　　　　ＨＡＤ　−＋　Ｃ０ＮＴ　−＋
　Ｃ０ＮＴ、　１）ＩＦＩ（１６）〜（１７）　ＩＩＡ
Ｄ　−＋　ＳＴＥ　　−＋　［ＥＡＲｌこれらの意味す
るところは、左端にあるデータ（例えはタイムスロッ１
〜（１４）ならばＩＩＡＤというデータ）をアドレスと
してデータバンク１−６より中央に記載のＣ（］　Ｎ　
Ｔというデータを読み出し、右端にある名前のレジスタ
Ｃ０ＮＴ及びＤＩＦＩに格納するということである。

イニシャルモードシーケンス 加算部 （］）　　ＰＤＲ＋　ＪＤ　　Ｌ、Ｂ、　；　Ｏ−＞　
ＥＲ２／］（３）　ＯＲＧ　＋ＯＣＴ　＋　１→１ＩＩ
Ｅ２→ΔＩＩＡＲ（４）　　Ｄ、Ｂ、　＋　ＥＡＲＩ　
→ＥＡＲ２（６）０　　　　→ＷＲ］ （８）０　　　　→Ｅ旧 （９）０　　　　→１ｔｌＥ２ （１，０）　　　　Ｏ→ＩＩＥＩ、　１ｔｌＲ２タイム
スロッ１−０）におけるＯ→ＥＲ２／、１はショー１〜
シーケンス１回目即ち０００時にはＥＲ２，２回目即ち
ＥＶＥＮ時にはＥ旧というレジスタに０を書き込むこと
を意味する。またり、Ｂ、とは、ＰＤＲ十ＪＤの演算結
果をレジスタに格納せずに、Ｌバス（後述）を介して乗
算部（後述）に送出することを意味する。タイムスロッ
ト（３）においては、演算結果を一度ＷＥ２−１５＝ というレジスタに格納した後デコードしてΔ１１１ＡＲ
に格納することを意味する。タイムスロッＩ−（４）に
おけるり、Ｂ、は、後述のデータバンク読み出し部によ
って得られる値をレジスタ等を介さすＤバス（後述）を
介して加算器に送出することを意味する。

乗算部 （４）〜（６）　　Ｃ，Ｂ、　Ｘ　ＣＮＩ→ＦＲ上記の
Ｃ，Ｂ、は、加算部にて得られた結果をレジスタを介さ
ずに乗算部に直接入力することを意味しこの場合におい
てはタイムスロット（１）にて得られたＰＤＲ＋　、１
０の演算結果を意味する。

データバンク１に隅↓皿 （１）　　　　ＩＩＡＤ→　ΔＳＴＥ　−＋　Ａ、Ｂ。

（３）〜（４）　ＥＡＲｌ、／２→Ｅ１／２→　ΔＴｌ
／２．ΔＥｌ／２゜Δｚ１／２ （６）−（７）　ＨＡＤ−＋５ＴＩＩ／ΔＳＴｕ　−＋
　５Ｔ１１／ＷＡＲここでタイムスロッｈ（１）のＡ、
Ｂ、は、データバンク読み出しによって得られた値をレ
ジスタ等を介ざすに直接加算部のへ入力へ入力すること
を意味する。また、タイムスロット（６）〜（７）のＳ
Ｔυ／ΔＳＴＷ　−＋　ＳＴＷ／ｌ１ｌＡＲは、ショー
ｌ−シーケンス１回目即ち０００時にはＳＴＷというデ
ータを読み出して５Ｔｌｌｌというレジスタに格納し、
２回目即ちＥＶＥＮ時にはΔＳＴＷというデータを読み
出してＷＡＲというレジスタに格納することを意味する
。

次にノーマルモードについて説明する。

ノーマルモードラ９−トシーケンス 第６表において＊印のついている箇所は、ノートクロッ
クが発生した後の最蛤のショートシーケンスのみでその
演算が行われるものであり、この動作を制御するフラグ
を計算要求フラグＣＬＲＱと呼ぶことにする。

加算部 （１）　　ｕＥ２　＋　ＷＥＩ　　　　　→Ｌ、Ｂ。

（２）　５ＴＩＩ　＋ＩＩＡＲ→Ｄ、Ｂ、　’、　’Ｂ
、Ｂ。

（３）　　ＺＲＩ　＋　ΔＺｌ　　　　　→ＺＲＩ（４
）　　ＤＴＦＩ　　＋　　Ｃ，Ｂ、　　　　　→　Ｄ、
Ｂ。

（５）　ＥＲＩ＋ΔＥｌ　十（ｊ　−＞　ＥＲＩ（６）
　ＺＲ２＋ΔＺ２　　−）　Ｚｎ２（７）　ＷＡＲ十Δ
ＷＡＲ−＋ＩＮＡＲ＊（８）　’　ＥＲ２＋ΔＥ２　＋
　Ｃｊ→ＥＲ２（９）ＦＲ十ＣＤＲ−＋ＣＤト ここで、タイムスロッｈ（］）のり、Ｂ、は、演算結果
をレジスタを介さず直接乗算部へ入力することを意味す
る。タイムスロット（２）のｌ）、Ｂ、、　Ｂ、Ｂ、は
同様に演算結果を直接データバンク読み出し部及び加算
部のＢ入力へ入力することを意味する。タイムスロット
（４）におけるＣ、Ｂ、は、加算部の演算結果をレジス
タを介さずに直接入力することを意味し、この場合はタ
イムスロット（２）における５ＴＩＩｌ＋　ＩＩＩＡＲ
ノ演算結果が入力される。また、Ｄ、Ｂ。

はその演算結果を直接データバンク読み出し部へ入力す
ることを意味する。タイムスロット（５）及び（８）の
Ｃｉは、それぞれタイムスロツｈ（３）及び（６）にお
ける演算のくり」ニリ（キャリー）を加えるという意味
である。

來１皿 （１）〜（３）すＲｊ十ＥＲ２→すＥ２１（４）〜（６
）　’Ｃ１Ｂ、　　Ｘ　ＣＮ　　→（ＤＡＣ）（７）〜
（９）　　１ｄＲＩ　Ｘ　ＥＲＩ　　→ＩＡＥ］　＊こ
こで、タイムスロツ１〜（４）〜（６）のＣ，Ｂ、とは
加算部の出力をレジスタ等を介さず直接乗算部へ入力す
ることを意味する。この場合は、タイムスロット（１）
のＷＥＺ　＋ｆｉｌ旧の演算結果に相当する。また（Ｄ
ＡＣ）とあるのは、この演算結果をＤＡＣ（ＤＡコンバ
ータ；後述）に入力することを表す。

データバンク読み出し部 （４）〜（５）　　Ｃ，Ｂ、→す１→υ旧中（７）〜（
８）　　Ｃ，Ｂ、→Ｗｌ→ＷＲ２＊ここで、タイムスロ
ツｈ（４）〜（５）のＣ，Ｂ、は加算部の演算結果を直
接データバンク読み出し部へ入力してデータバンク１−
６のアドレスとすることを意味し、この場合は加算部に
おけるタイムスロット（２）のＳＴＷ　＋ＩＩＡＲの演
算結果に相当する。タイムスロット（７）〜（８）のＣ
，Ｂ、も同様にタイムスロット（４）のＤＩＦＩ　＋（
ＳＴＷ　＋ＩＩＡＲ）の演算結果に相当する。

ロングシーケンス 加算部 （１３）　　ΔＴｌ／２　＋　ＴＲＩ／２　　　　　　
→ＴＲ１／２（１，４）　ＰＤＲ十ＪＤ　　　　　　　
−＋　’Ｌ、Ｂ。

（１５）　　ΔＥＡＲＩ／２　＋　ＥＡＲＬ／２　＋　
Ｃｊ　→ＥＡＲ１，／２（１６）　　ＰＤＤ　＋　ＰＥ
Ｄ　　　　　　　　−＋　ＰＤＲここで、タイムスロッ
ト（１４）のり、Ｂ、は、加算部の演算結果即ちＰＤＲ
十ＪＤの値をレジスタを介さず直接乗算部へ入力するこ
とを意味する。タイムスロッｈ（１５）のＣｊはタイム
スロット（１３）の演算を行った結果生じるくり一１ニ
リ（キャリー）を意味する。

乗算部 （１６）〜（１，８）　ｃＮ十Ｃ，Ｂ、→ＦＲここで、
Ｃ，Ｂ、は加算部における演算結果をレジスタを介さす
直接乗算部へ入力することを意味し、この場合は加算部
タイムスロット（１４）におけるＰＤＲ十ＪＤの演算結
果が入力される。

データバンク読み出し部 （１４）〜（１５）　　ＥＡＲ２／１→Ｅ２／１→　Δ
Ｔ２／１゜ΔＥ２／１．　ＡＺ２／］ ここで、２／Ｉというのは、奇数回目、即ちＯＤＤ時に
は２（例えばＥ２／１ならばＨ２）、偶数回目、即ちＥ
ＶＥＮ時には１（同Ｅ’ｌ）となることを意味し、ＥＶ
ＥＮ、ＯＤＤで別のデータを読み出し、別のレジスタへ
格納することを意味する。

第２図は第１図（イ）における楽音発生部１−５の詳細
な図である。まずこの図を用いて各ブロックの機能の概
略を説明すると、２−１はマスタクロックであり、ここ
ではｆ　＝８．ＯＯ（ｌｎ６ＭＩＩｚのものを用いてい
る。２−２はシーケンサ（以下５ＦｉＱと称す）であり
、マスタクロック２−１によるクロック信号を分周し１
、楽音発生部１−５全体におけるシーケンス信号（以下
ＳＱ倍信号称す）及び各種制御信号を発生する。２−３
はマイコンインターフェース部（以下ＵＣＩＦと称す）
であり、第１表にて示される各種データをマイコン】−
４が楽音発生部１−５とは非同期で送出しているが、こ
のデータを取り込み、ＳＥＱにより発生されるＳＱ倍信
号の同期をとる回路である。更にフラグＫｏｎによりイ
ニシャルモード、ノーマルモードのモード切りかえを指
示するフラグＩＮｉを発生する。

２−４は比較レジスタ部（以下ＣＤＲと称す）であり、
前記演算シーケンスで示したレジスタＣＩ）Ｒ８チャン
ネル分とマスタクロックを順次分周して得た１０ピッｉ
−の分周信号とを比較し、８チャンネル分のノートクロ
ックと計算要求フラグＣ１、ＲＱを発生する。

２−５はランダムアクセスメモリ部（以下メモリと称す
）で、楽音発生部１．−５内で行われる種々の演算結果
を記憶する。２−６はフルアダ一部（以下ＦＡと称す）
であり、各種データの加算を行う１６ビツトのフルアダ
ーを内蔵している。２−７は乗算部（以下ＭＰＩ、■と
称す）であり、 （２の補数の１２ｂｊ、ｔ）　Ｘ　（絶対値］０ｂｉｔ
；）の演算を行う乗算器を有している。２−８はデジタ
ルアナログコンバータ（以下ＤＡＣと称す）であり、Ｍ
ＰＬＹ２−７より出力されるデジタルの楽音データをア
ナログの楽音データに変換する。２−９はアナログバッ
ファメモリ部（以下ＡＢＭと称す）で、ＤＡＣ２−８よ
りマシンサイクル周期で発生される楽音データをＣＤＲ
２−４により発生されるノー１〜クロツクによる゛音程
同期への変換を行う。ＡＢＭ２−９の機能及び構成は特
開昭５９−２１．４０ｆ］］号公報に示されているアナ
ログバッファメモリと同様のものである。２−１０は入
出力回路部（以下■１０と称す）であり、データバンク
１−６ヘアドレス信号を送出し、そのアドレス信号に対
応した波形データ、エンベロープデータの読み出しを行
い、必要に応じて読み出したデータのデータ変換を行う
。２−１１はマトリックススイッチ部（以下ＭＳすと称
す）であり、ＵＣＩＦ２〜３、ＣＤＲ２−４、メモリ２
−５に接続された横方向のパスライン（ＨＡ。

ＨＢ、　ＩＩｃ、　＋１０．　ＩＩＢ、　１１Ｌの各バ
ス）とＦＡ２−６、阿円、Ｙ２−７、Ｉｌｏ　２−１０
へ接続されている縦方向のパスライン（Ａ、Ｂ、Ｃ，Ｄ
、Ｌの各バス）とを、ＳＱ倍信号応じて接続する回路で
ある。これらの回路により第５表及び第６表に示す演算
シーケンスを実行するものである。

次に個々のブロックについて説明する。

第４図は第２図における５ＥＱ２−２の詳細図である。

４−１はカウンタであり、マスタクロックを分周し、第
１図（ハ）に示す種々のタイミング信号を発生する。Ｔ
Ｓは第１図（ハ）におけるタイムスロットを表す信号で
あり、ＣｌＩＣはチャンネルコードであり、第１−図（
ハ）におけるチャンネルの番号を表わす信号である。Ｅ
Ｖは演算シーケンスにおけるＯＤＤ、ＥＶＥＮを表す信
号であり、ＥＶ＝ＯはＯＤＤ、　ＥＶ＝　１はＥＶＥＮ
を意味する。４−２はＳＱＲＯＭ（シーケンスＲＯＭ）
テある。ＳＱＲＯＭ４−２のアドレス入力にはタイムス
ロットを表す信号ＴＳとフラグＩＮＩが入力されており
、これらの入力に基づいて各々のタイムスロットにおけ
る各種制御命令を発生している。４−３は論理　　。

ゲー１へであり、ＳＱＲ，Ｏ旧−２による出力を各種フ
ラグ及び計算要求フラグＣ：　Ｌ　ＲＱ等で更に制御し
て、ＳＱ倍信号演奏情報、効果スイッチ］−３等の指示
に従って、各機能ブロックが各タイムスロツ１へ毎にど
のように動作すべきかを指示する信号；図中ではＳＱと
略記）を発生する。

第５図はＵＣＴＦ２−３の詳細図である。第５図におい
て、５−１はラッチであり、第１図におけるマイコン１
−４より与えられるＡ／Ｄ　Ｏ〜７をＡ　Ｌ　Ｅにより
ラッチする。Ａ／Ｄ　Ｏ〜７とＡＩ、Ｅの関係は第１図
（ロ）に示すとおりであるので、ラッチ５−１には第１
表に示すところのアドレスがラッチされる。５−２はラ
ッチであり、マイコン１−４より与えられるＡ／ＤＯ〜
７を詐によりラッチする。Ａ／Ｄ　Ｏ〜７とＷＲの関係
は第１図（ロ）に示すとおりであるのでラッチ５−２に
は第１表に示すところのデータがランチされる。５−３
はラッチであり、叡によって制御されラッチ５−１の出
力をラッチする。このように７１ヘレスを２段でラッチ
するのは、ＡＬＥが詐に無関係に周期的に′冒″になる
からであり、このようにアドレスを２段でラッチするこ
とにより詐による新たなデータの書き込みを行うまでラ
ッチ５−３、ラッチ５−２にはそれぞれアドレス及びデ
ータが格納されることになる。５−４は１ワー１り８ピ
ッ１−のＲＡＭであり、Ａはアドレス入力、ＯＥは出力
制御端子であり、データ端子りは１１Ｆバスに接続され
ている。ここで、０Ｅ＝１となるとＮ入力で与えられた
アドレスのデータをＤ端子より出力する。またＷＥは書
き込み制御端子で、１ｌｌＥ＝１の時にＤ端子に与えら
れているデータをＮ入力で与えられたアドレスに書き込
む。ＯＥ、　ＷＥはＳＱ倍信号より制御されている。Ｒ
ＡＭ５−４には第１表にて示した各種データ（Ｎｏｒ＋
、ｐｏｐ　、　　ＲＬＤ　−ｖｏｗ、　・ＤＭＰ　−５
Ｃ）Ｌ、　　ＴＡＢ’　−ＰＨ，ｖ＋ｆｏ）及びコント
ロールデータＣ０ＮＴ（データバンクより書き込む。詳
細は後述）、ピッチデータレジスタのデータＰＤＲがそ
れぞれ８チャンネル分格納されている。５−５はセレク
タであり、マイコン１−４の指定するアドレスと、ＳＱ
倍信号指定するアドレスを、別のＳＱ倍信号用いて選択
出力し、ＲＡＭ５−４のＮ入力に与えるものである。５
−６は信号処理器であり、１１Ｅバスに接続され、バス
上のデータを取り込み各種フラグ信号を発生する。また
、マイコン１−４より送出されたリリースデータＲＬＤ
４ビットに応じた１６とおりのリリース用エンベロープ
データを発生してＨＥババス送出する。５−７はゲー１
〜であり、ＳＱ倍信号応じてラッチ５−２の出力、つま
りマイコン】−４からのデータをＩＩＢバス上に送出す
る。

次にｔｌｃＩＦ２−３の動作を説明する。

第１表に示すようなデータが第１図（ロ）に示すタイミ
ングでマイコン１−４より与えられたとし、仮にアドレ
スが０５１いデータが８９□６即ちチャンネル５にＦ＃
１の押鍵を指示したとすると、先ずＡＬＥ信号によりラ
ッチ５−１に７１−レスがラッチされ、次いで盟信号に
よりラッチ５−２にデータがラッチされると同時に、ラ
ッチ５−３にアドレスがラッチされる。次いで所定のタ
イミングでセレクタ５−５がラッチ５−３の出力をセレ
クトし、同時にゲート５−７が開き、ＲＡＭ５−４のｌ
ｄＥに書き込み信号が与えられる。この書き込み信号に
よりＩＩＥバスにはラッチ５−２にラッチされたデータ
即ちマイコンｌ−４が書き込もうとしたデータ即ち８９
□６が与えられ、ＲＡＭ５−４のＮ入力にはラッチ５−
３の出力である０５１６が与えられるので、ＲＡＭ５−
４のアドレス０５１６番地に８９□６というデータが書
き込まれる。このようにして第１表に示した各種データ
がＲＡＭ５−４に書き込まれる□。

第１表に示すとおり、ＲＡＭ５−４ニはＶＯＬ　’７ラ
グ、ＰＥフラグ等のフラグ類が書き込まれているが、こ
れらのフラグ類はＩＩＥパスを介して信号処理器５−６
へ送出し、ここで一旦ラッチした後使用している。

第６図はＣＤＲ２−４の詳細図である。６−１はマスタ
クロックを入力とした１０ビツトの分周器である。

６−２は比較器付ＲＡＭ（以下ＣＤＲＡＭと称す。）で
あり、１ワード１３ビツトで８ワードを有する。各ワー
ドのうち上位１０ビツトには比較器が設けてあり、端子
Ｔより入力される分周器６−１による分周データとの比
較が行われ、１０ビツトすべてが一致すると端子Ｃより
一致パルスが出力される。ＯＥ、　ＷＩＥ、Ａ。

りの機能は前述のＲＡＭ５−４と同じである。６−３は
デコーダであり、Ｎ入力、ＥＮ入力とＤ出力の関係は第
８表に示すとおりである。６−４〜６−１１はＲｓラッ
チであり、Ｓ入力に正のパルスが加わるとＱ出力が′１
″に、Ｒ入力に正のパルスが加わるとＱ出力がＯ″にな
る。ＢＳラッチ６−４はチャンネル０．ＲＳラッチ６−
５はチャンネル１、・・・・・の一致パルスがＳに与え
られる。６−１２はセレクタであり、Ｎ入力に与えられ
た８信号からチャンネルコードＣＨＣ３ビツトによりそ
のうちの１信号を選択してＤより出力する。６−１３は
ラッチであり、ＳＱ倍信号従ってセレクタ６−１２の出
力をラッチする。６−１４はＡＮＤゲー１〜である。

次に第６図に示すＣＤＲ２−４の動作について説明する
。分周器６−】がマスタクロックを分周して１０ビツト
の分周出力をＣＤＲＡＭ６−２のＴ入力へ与える。

ＣＤＲＡＭ６−２の各ワードには任意の値が入っている
が、これらの値の」二値１０ビットが分周器６−１の出
力値と一致するごとに一致パルスをＣ端子より出力する
。ＣＤＲＡＭ６−２のＮ入力にはＣＨＣ即ちチャンネル
を表す信号が入力しであるので、各ワードはそれぞれの
チャンネルに対応しているので、チャンネルごとに一致
パルスを発生する。この一致パルスはそれぞれをＲＳラ
ッチ６−４〜６−１１へ入力されているので、一致パル
スが発生したチャンネルに対応するＲＳラッチのＱ出力
が］”にセラ１へされる。ＲＳラッチ６−４〜６−１１
のＱ出力のうちの１つがチャンネルコードＣＨＣに応じ
てセレクタ６−１２により順次選択されラッチ６−１３
にラッチされる。ラッチ６−１３の出力はＡＮＤゲー１
〜６−１４に与えられているので、現在セレクタ６−１
２が選択しているＲＳラッチのＱ出力が１”ならば、Ａ
ＮＤケート６−１４に加えられたＳＱ倍信号よってデコ
ーダ６−３のＤ出力の該当チャンネルが１″になり上記
のｎｓクラッチＱ出力は０″にリセッ１−される。

第７図はメモリ２−５の詳細図である。第７図におイテ
、７−１−７−４はＲＡＭテあり、ＯＥ、　ＷＥ、　Ａ
、　Ｄの各機能は前述のＲＡＭ５−４と同じである。こ
こで、ＲＡＭ７−］にはＷＡＲ，ＥＡＲＩ、ΔＺｌ、Δ
Ｅｌ、　ＷＥＢ、　ＥＡＲ２゜ΔＺ２．　ΔＥ２（７）
各レジスタが、ＲＡＭ７−２ニはｌ１ｌＲ２，ＺＲＩ。

ΔＴｌ、　ＦＲ，ΔＩＪＡＲ，ＺＲ２，ΔＴ２の各レジ
スタが、ＲＡＭ７−３ニはＥＲＩ、　ＴＲＩ、　ＤＩＦ
Ｉ、　ＤＩＮＥ、　ＦＲ２，ＴＲ２，ＳＴＷ。

ＴＡＢ’　、　ＨＡＤ（７）各レジスタが、ＲＡＭ７−
４ニはＮＯＤ′、ｌｌＦ２゜ＶＬＤ’の各レジスタがそ
れぞれを８チャンネル分格納されている。なお、ＮＯＤ
’　、　ＴＡＢ’　、　ＶＬＤ’は前述のＲＡＭ５−４
におけるＮＯＤ、　ＴＡＢ、　ＶＬＤのデータを書き込
んだものである。７−５は１ワード１０ビツト１３ワー
ドのＲＯＭであり、第５表、第６表で示した演算シーケ
ンスにおけるノー１へ係数ＣＮが記憶されている。

ここでＱは出力、Ａはアドレス入力、ＯＥは出力制御端
子であり、０Ｒ＝１でＱにＲＯＭの内容が出力され、Ｏ
Ｅ二〇の時はＱ＝ハイ・インピーダンスである。ノーｌ
−係数ＣＮの値は第７表に示すとおりである。なお、Ｒ
ＯＭ７−５の１０ピッ１−の出力はＩ（Ｄバスの下位１
０ビツトに接続されている。７−６は信号処理器であり
、ＲＡＭ７−４に格納されたＮＯＤ’よりＮ１）（ノー
ミルデータ）とＯＣＴ　（オクターブデータ）を読み出
しこれらのデータ及びＰＥフラグに基づいてピッチデチ
ューンデータＰＥＤを発生する回路、並びにレジスタ１
ＮＥ２のデータを読み出してデコードするデコード回路
が備えである。

第８図はＦＡ２−６の詳細図である。第８図において、
８−１〜８−８はラッチであり、Ｓ、ＥＱ２−２が発生
するψ１．ψ３の信号で動作している。８−９は加算器
であり、へ入力に与えられた値とＢ入力に与えられた値
（共に１６ビツト）とキャリー人力Ｃｊに与えられた値
の加算を行い、Ｃ及びＣｏより出力する。Ｃｏは演算の
結果化じるキャリー出力である。８−１０゜８−１１は
ビット処理回路であり、ラッチ８−１．ラッチ８−２に
よる出力のピッミル操作を行う回路である。

８−１２は論理ゲートであり、ＳＱ倍信号応じてラッチ
８−６の出力を強制的に′１′″またはＯ′″にする。

或いはそのまま出力するといった動作を行う。８−１３
はＲＡＭであり、そのサイズは１ワード９ピツ１〜で１
２ワードのものである。Ａ、　Ｄ、　ＩＩＩＥ、　ＯＥ
の各機能は前述のＲＡＭ５−４と同じである。Ｄ出力９
ピッ１−はＣバスの下位９ピッｌ−に接続されている。

ＲＡＭ８−１３は位相合わせ（後述）用のもので、】２
音のノートの個々の波形データ読み出し用アドレス（Ｗ
ＡＲ）の位相管理を行う。

第９図（イ）はＭＰＬＹ２−７の詳細図である。第９図
において９−１〜９−９はラッチである。ここでラッチ
９−３にはＬバスのピッ１−０〜ビツト９が、ラッチ９
−５にはＬバスのピッ１へ９〜ピッ１−１２が接続され
ている。９−１０はエンコーダである。入出力の関係は
第９表に示すとおりである。９−１１はシフタであり、
■から入力される１６ビツ１−の信号をＣに入力された
制御信号に従ってシフ１〜し０より出力する。

シフトの内容は第１０表に示すとおりである。９−１２
はビット処理回路でありＳＱ倍信号応じてラッチ９−３
が出力する信号のビット処理を行う。９−１３はデコー
ダであり入力Ａと出力りとし関係は第１１表に示すとお
りである。９−１４はセレクタであり、Ｃに入力されて
いるＳＯ倍信号応じてＣ＝１ならば八、Ｃ＝ＯならばＢ
に入力されている１６本の信号を選択してＹより出力す
る。なお、へ入力の下位１１ビツトはＧＮＤ　（接地電
位）に接続されている（即ち′０″が与えられている）
。９−１５はシフタで■から入力される１４ビツトの信
号をＣに入力された制御信号に従ってシフトし０より出
力する。シフトの内容は第１２表に示すとおりである。

９−１６は乗算器であり、六入力がこの補数表示による
１２ビツト、Ｂ入力か絶対値の１０ピッ１−で出力が２
の補数表示によるＪ４ピッ１へである。通常１２ピツｈ
Ｘ］０ピツ）への演算を行うと２２ピッ１−の結果が得
られるが、熱論乗算器９−１６の出力１４ビツトは２２
ヒツトのうちの−に１位１４ピツ１へである。故に、乗
算器９−１６における入出力の関係は、次式のとおりに
なる。

、−一シ×Ｂ なお、ＭＰＬＹ２−７における乗算器９−１６は、回路
をより簡略化するために以下の手法を用いている。

通常乗算器を構成する際に、２の補数値１２ピッ１−　
Ｘ絶対値１０ピッ］−の乗算器は１１６個の加算器セル
により２２ピツ１への正確な演算結果が得られる。

しかし、本システムにおいては本来管られる２２ピッ１
−のうちの−］二二値４ピッ１〜のみを使用する。即ち
下位８ピノｉ−の出力は使用しないので本実施例では加
算器セル省略による演算誤差がに１位１４ビツトのり、
ＳＢに影響しない下位７ビツト演算用の加算器セルを全
部省略している。そこで、本乗算器９−１６では、下位
ピッ１へ演算用の加算器セル２８セルを省略し第９図（
ロ）に示すような構成になっている。

第９図（ロ）において、破線内は同様のセルを略記した
。また、各ブロックはすべて全加算器であり、入力がＡ
、Ｂ、Ｃｊ（キャリー人力）、出力が和Ｓ及びキャリー
Ｃｏである。

第１０図はＴ１０２−１０の詳細図である。第１０図に
おいて１０−１〜１０−８はラッチである。ここで、ラ
ッチ１０−３はセット付のラッチでラッチの入力はＤバ
スのビット７〜ピツ１へ９に接続されている。１０−９
はシフタセレクタで、Ｃ入力により六入力の８人力の切
換及び六入力の１ピツ１へシフトを行う。

１０−１０はピッ１へ処理回路であり、ＳＱ倍信号応じ
て下位３ビツトを強制的にＩｔ　Ｉ　ＩＩ或いは０′″
にする回路である。１．０−１１はデコーダであり、入
力■と出力りの関係は第１３表に示すとおりである。デ
コーダ１０−］］の工入力にはラッチ１０−７の出力の
ビット１２〜ビツト１５が与えられている。、１０−１
．２はセレクタであり、Ｃ入力に応じてＡ又はＢに与え
られている信号のいずれかを選択してＹより出力する。

１０−１３はシックであり、制御端子Ｃの入力に応じて
■からの入力をシフ］〜シてＯより出力する。

１０−１４はノイズ回路であり、ノイズフラグＮＡに応
じて入力データにノイズを混入する。

第１１図（イ）はＭＳＩｄ２−１１の詳細図である。円
で囲った部分がスイッチであり、具体的には第１１図（
ロ）に示すようにＮｃｈのＭＯＳＦＥＴで構成されてお
り、ＳＱ倍信号パ］−”になるとＭＯＳＦＥＴがオンし
て縦方向のラインと横方向のラインが導通しデータが転
送される。このＭＳυｚ−１１においては高速化のため
にデータの転送の直前にすべてのパスラインに各タイム
スロット毎にψ１信号によりプリチャージを行った後デ
ータの転送を行なっている。これはスイッチかＮｃｈ　
ＭＯＳＦＥＴで構成されているので、転送されたデータ
の′”１”のレベルがＭＯＳＦＥＴのしきい値電圧分だ
け降下するのを防ぐためである。第１１図（ハ）〜第Ｈ
図（す）はＭＳｌｌＩ２−１１にて使用されているスイ
ッチパターンの例であり、円で囲った交点の箇所がスイ
ッチを介して接続されている。この例では便宜−ｈ各バ
スが８ビツトのものについて説明する。第１１図（ハ）
は、スイッチによってｂｎとａｎ（ｎ−０〜７）とを接
続したものである。第１１図（ニ）はｂｏ〜ｂ３の４本
の値と′０″をスイッチによって縦方向のバスに書き込
むようにしたものである。

第１１図（ホ）はｂＯ−ｂ３をａＯ〜ａ３へ、ｃ４〜ｃ
７をａ４−ａ７へ書き込むようにしたものであり、これ
により、２組のバスに別々に表れているデータを混合し
て他のバスに転送することができるようにしたものであ
る。第１１図（へ）はビット位置を変換してバスからバ
スへ転送するようにしたもので、このようにスイッチを
配することにより横方向のバスのデータの」二下各４ビ
ットを位置を変更して縦方向のバスに転送する。第１１
図（ト）〜第１１図（ｉ月は定数をバスに設定するため
の回路例であり、第１１図（ト）はバスにオールｕ　Ｏ
ＩＩを設定する回路、第１１図（チ）はバスに１０１０
　］、　０１０即ちＡＡ、６を設定する回路である。こ
れは、スイッチのない部分であるａ　７　＋　ａ　５　
＋ａ３．　ａｌはこのスイッチが開く直前にプリチャー
ジによって°゛１″が書き込まれたものがそのまま保持
されることによる。第１１図（す）はフラグＴＯによっ
て定数の値を変えるようにしたもので、１’０＝０なら
ば００．がハスに書き込まれ、ＴＯ＝１ならばＥＢ、　
６かバスに書き込まれる。第１１図（ハ）〜第１１図（
す）に示すスイッチをＭ！Ｊ２−１１に用途に応して配
して選択的に開閉することにより、任意のバスから他の
任意のバスへのデータ転送が必要なピッ＋−処理を含め
て可能となる。例えは、ＩＩＡパスからＡバスへ、１ｌ
ｒｌハスからＢバスへ、ＣバスからＩＩＣパスへ同時に
データを転送したい時にはＳＷＩ、　５Ｉｌ１７．５Ｗ
１３を同時にオンすれはよい。また、Ｃバスのデータを
１、バスとＤバスに転送したい時には５Ｗ２８．５ｌｉ
１２９゜！Ｊ３０をオンすれば、Ｃバス→１比バス→１
．バス及びＤバスの経路でデータが転送される。

なお、ＭＳｌｔ１２−１１において、データの転送は第
１１図（ヌ）に示すタイミングで行われている。即ち、
ψ１−１の区間で縦方向、横方向のパスラインのプリチ
ャージを行い、ψ１の立ち下りよりψ：３の立ち下りま
での区間でデータの転送を行い、ψ３の立ち下りでラッ
チする。ここで、ψ３の立ち下りからψ１の立ち」ニリ
までの区間はラッチ動作を安定に行うための余裕である
。

次にデータバンク１−６について説明する。データバン
ク１−６には４種類のデータが格納されている。それは
、（１）ヘッダアドレスデータ、（２）ヘッダデータ、
（３）波形データ、（４）エンベロープデータである。

ここで、ヘッダアドレスデータはヘッダデータがどのア
ドレスに格納しであるかを示す８ピツ１〜のデータであ
り、ヘッダデータは波形データ、エンベロープデータの
格納しであるアドレス及びそれらの属性を表わした８バ
イトのデータである。次に上記４種類のデータを更に詳
しく説明する。

（１）　　ヘッダアドレスデータ（ＩＩＡＤ）このデー
タは各タブレット、各オクターブ、各３＃！ごとに割り
当てられたノートデータをアドレスとしてヘッダデータ
のアドレスを示すデータである。ヘッダアドレスデータ
の格納場所は第１４表に示すとおりであり、ピッ１へ９
〜ピッ１−５にタブレットデータＴＡＢ、ピッ１へ４〜
ビツト２にオクターブデータＯＣＴ、ピッ１−１〜ビツ
トＯにノーｌ−デ＝３９− −タＮＤの−Ｌ位２ビット、残りのビットにはすべて１
”が入っている。ここでＴＡＢ、ＯＣＴ、　ＮＤで構成
される１０ビツトを１ＩＩＴＤと呼び、その各々は第１
表に示したものであることは言うまでもない。ヘッダア
ドレスデータによるヘッダデータのアドレスは第１５表
のように示され、ビット１０〜ビツト３にヘッダアドレ
スデータが入り、上位ビットはすべて′１”である。ま
た、下位３ビツトには０００〜１１１のデータを入れる
。

（２）へラダデータ（＋１０＞ ヘッダデータは第１５表に示されるアドレスに格納され
ている１ワード８ピッ１−で８ワードのデータであり、
８ワードの各内容は第１６表に示すとおりである。第１
６表において、Ｃ０ＮＴはコントロールデータであり、
このヘッダデータにて示される波形データ、エンベロー
プデータの属性を表す。Ｅｌｌ’は２種類あるエンベロ
ープデータのうちの一方である。他方のエンベロープデ
ータＥ２’のスタートアドレスはＳＴＥ十ΔＳＴＥで与
えられる。ｌ１ｌＩ、１１２は２種類ある波形データで
あり、ｌ１１１のスタードアトレー４０＝ スは５ＴＩＩ＋ΔＳＴＷで与えられる。

なおＣ０ＮＴは第１７表に示すとおりの構成になってお
り、その意味するところは次のとおりである。

Ｐｌｏ：このヘッダデータによる楽音がピアノ型エンベ
ロープを有するかオルガン型エンベロープを有するかを
示すフラグであり、Ｐ１０＝１ならばピアノ型であるこ
とを意味する。

ＯＲＧ　：当該の楽音データが本来どの音域に属してい
たかを示す３ビツトの情報であり、ＯＲＧと音域の対応
は第１８表に示すとおりである。故に波形データが実際
に一周期分として有するサンプル数がいくつであるかを
示す情報でもある。

１１８：波形データが１２ビット精度であるか８ビット
精度であるかを示す。ｖ８＝１ならば８ビット精度であ
る。す８＝１の時には波形データの下位に４ビツトの０
″が追加され、波形の振幅レベルは保たれるようになっ
ている。

ｐｃ阿：　ＰＣＭ　＝−１で波形データＷｌの立ち」ニ
リ部がｐｃ阿であることを示す。

ＮＡ：ノイズ信号を楽音信号に重畳する場合に使用する
２ビツトの信号である。

（３）　　波形データ（Ｗｌ、１ｔ１２）前述のように
、楽音発生部１−５においては波形データとして１２ビ
ツトのものと８ビツトのものと２種類を使いわけている
。ここで市販されている旧）Ｍについて考えるとそのほ
とんどが１ワード８ピッ１〜或いはそれ以下のものであ
り、］ワード１２ビットのものは希である。そこで本発
明においては次のように波形をＲＯＭに格納している。

即ち二８ヒツトの場合には、５ＴｔｌＩ及びΔ５ＴＩＩ
によって定まるアドレスより順次１ワードずつ格納して
いるが、■ワード１２ビットの波形データの場合は第１
２図に示すとおり、Ｌ位８ビットは５Ｔｔｉ１＋Δ５Ｔ
ｕｉこよって示されるアドレスから順次格納しているが
、下位４ピツ上は５ＴＩＩ＋Δ５Ｔ１１の値を１ビツト
右シフ１へしてＭＳＢに１を入れたアドレスより下位４
ビット−に１位４ピツ１へに２ワ一ド分ずつ順次格納し
である。例えば、仮にアドレス０４４４．６にある波形
データの上位８ピツ１への下位４ビツトの場所は、ア１
くレス１２２２□６の上位４ビツトということになり、
アドレス０４４５１．についてはアドレス１２２２１６
の下位４ビツトということになる。

（４）　　エンベロープデータ（Ｅｌ’、　Ｅ２’）エ
ンベロープデータは１６ビツトで１ワードを構成し、そ
のデータフォーマットは第１９表に示すとおりである。

八Ｔはエンベロープアドレスの更新間隔を決めるデータ
である。Ｓはエンベロープの傾き（増加または減少）を
示すフラグである。２はエンベロープの傾きの大小を示
すフラグであり、ＤＡＴＡはその大きさである。第１９
表に示すデータが第１６表に示すＳＴＥ、ΔＳＴＥによ
って定められたアドレスに従ってデータバンクに格納さ
れている。

以上のようにデータバンクが構成されているので、とな
り合った３鍵ごとに音色の変化を与えることができる一
方、逆に同一オクターブ内にては同じヘツダア１くレス
データを有するようにすれば波形データ、エンベロープ
データ、ヘッダデータを増すことなく同じ音色の楽音が
得られる。また、各ヘッダデータにおいて任意の波形デ
ータ、エンベロープデータが指定できるので、少ない波
形データ及びエンベロープデータであってもその組み合
わせ方で様々な楽音を発生することも可能である。

次に楽音発生部１−５における押鍵時のイニシャル処理
、ノー１−クロックの発生方法、エンベロープ発生方法
波形の発生方法について述べる。

（１）　　イニシャル処理 イニシャル処理においては、押鍵により楽音が発生され
る際の各種レジスタの初期設定が行われる。押鍵により
、演算シーケンスはイニシャルモードのロングシーケン
スより開始されるので、加算部において、タイムスロッ
ト１３でＰＤＲが初期設定される。この演算を更に詳し
く述べると、第５図ＲＡＭ５−４よりＰＤＤが読み出さ
れてＨＥババスデータが乗る。同時に第７図信号処理器
７−６よりＨＤババス対してＰＥＤが与えられ、第１１
図（イ）において５Ｉｔ１２１とＳＩＮ］７がオンしテ
ＰＤＤがＡバス、ＰＩＥＤがＢバスに乗る。このデータ
が第８図に示すところのＦＡ２−６にて加算されてＣバ
スに演算結果が乗る。この演算結果が５Ｗ２３を介して
ＨＥババス乗り、ＲＡＭ５−４にあるレジスタＰＤＨに
格納される。なお、この演算において、ＰＤＤ、ＰＥＤ
をＦＡ２−６への転送は実際にＰＤＤ　十ＰＥＤの演算
が行われるタイムスロットの１タイムスロツト前に、ま
た演算結果のＰＤＲへの格納はＰＤＤ　＋　ＰＥＤ演算
が行われる１タイムスロツト後に行われる。以下加算演
算についてはすべて同様である。次いで、タイムスロッ
ト（１５）〜（１８）にてＴＲＩ、　ＴＲ２，ＺＲＩ、
　ＺＲ２ニ”Ｏ”が書き込まれる。この動作は、ＴＲＩ
に０”を書き込む場合について述べると、タイムスロッ
ト（１５）にて第１１図（イ）のＭＳＩＩＩ２−１１に
おいて！Ｊ３３及びＳＶ４０がオンする。劃３３は第１
１図（ト）のような構成になっており、Ｃバスに０”が
与えられる。同時にＳ　Ｗ　］、　３がオンしているの
で、ＣバスのデータがＩＩｃバスに与えられ、第７図に
示すＲＡＭ７−３におけるレジスタＴ旧にＯ”が書き込
まれる。

一方データバンク読み出し部においては、次のような動
作をする。以下第１０図を中心に説明する。

ＴＡＢ、　ＮＤ、　ＯＣＴで構成されたＷＲＤによって
ヘッダアドレステータＩＩＡＤが読み出される。なお、
このイニシャル処理を行うイニシャルモードにおいては
、ラッチ１０−３はＳＯ倍信号より１１１にセットされ
ている。このデータはＩｌｏ　２−１０におけるシック
］０−］３によって第１５表に示されるフォーマットに
データが変換されＤバスＳｕ１．５．　ＩＩＣバスを介
してＲＡＭ７−３のレジスタＩＩ　Ａ　Ｉ）に格納され
る。この動作と同時に、データバンクより読み出された
ヘッダアドレステータＩＩＡＤは、ラッチ１０−８、ラ
ッチ１０−６で次々とラッチされ、シフタセレクタ１０
−９にて第１５表に示すとおりのフォーマットにデータ
が変換されてラッチ１０−４にラッチされる。ランチ１
０−４の出力に対し、先ずビット処理回路１．０−１０
で下位３ビツトに対して０００が与、えられてコン１−
ロールデータＣ０ＮＴがデータバンク１−６より読み出
されラッチ１０−８を介してラッチ１０−７の」二値８
ビットにラッチ　　゛される。コントロールデータＣ０
ＮＴはセレクタ１．０−１２、シフタ１０−１．３、ノ
イズ回路］０−１４、ラッチ１０−２を介し、Ｄバスよ
りＲＡＭ５−４のレジスタＣ０ＮＴに格納される。一方
、ラッチ１Ｏ−７の上位４ビツトはデコーダ１０−１１
に接続されているので第１４表に示す真理値表に従って
１６ビツ１〜のデータが得られる。

但し、この時にデコーダ１０−１］のＣ入力はパ１”と
なっている。セレクタ］、０−］、２がこのデコーダ出
力をセレクトし、シフタ１０−１３が６ビツト右シフ１
へして出力する。ここで、このシフタ１０−１３の出力
について考えると、ラッチ１０−７よりデコーダ１０−
１１へ入力されているデータはＰｌｏ及びＯＲＧ　３ピ
ツ１〜である。今デコーダ１０−１１のＣ入力は１″で
あるので、デコーダ１０−１］の出力はＯＲＧ　３ピツ
１へのみによって定まる。故にデコーダ１０−１．１の
出力をシフタ１．０−１３で６ビツト右シフトした値は
第１８表に示した値となる。この値がノイズ回路１．０
−１．４、ラッチ１０−２を介してＤバスに与えられ、
ＭＳＷ２−１１において５Ｗ１５を介してＲＡＭ７−３
のレジスタＤＩＦ、１に格納される。

次にラッチ１０−４の出力に対し、ピッ１へ処理回路１
０−１０が下位３ビツトに対し、００１、次いで０１０
を与え、ヘッダデータの５ＴＩＥの上位、下位の各８ビ
ツトを読み出す。このＳＴＨの値がセレクタ１０−１．
２、シフタ１０−１３、ノイズ回路１０−１．４、ラッ
チ１０−２を介してＤバスに与えられ、ＭＳｌｌ１２−
１１においてＳＷ５を介してＲＡＭ７−１のレジスタＥ
Ａ旧へ格納される。

次にショートシーケンスに入る。ショー１−シーケンス
は２回実行される。タイムスロット（１）でＰＤＲとＪ
Ｄが加算されるが、ここでＪＤは定数でありＭＳＩｌ１
２−．１１において５ｌｉ１３２をオンすることにより
得られる。５Ｗ３２は第１１図（チ）に示すような構成
になっており、ＪＤ＝４５Ｂ１６となっている。この加
算結果に対してノート係数ＣＮを掛は合わせてＦＲを得
る。

この一連の円算を詳しく述べると、ＰＤＲ＋　ＪＤがタ
イムスロット（１）で演算され、その結果が前述のとお
りタイムスロット（２）にてＣバスに与えられる。ここ
でＭＳＷ２−１１においてＳす２８．５Ｗ２９がオンし
、Ｃバス→ＩＩＬバス→Ｌバスの順でデータが転送され
、第９図（イ）におけるＭＰＬＹ２−７のラッチ９−１
にラッチされる。次のタイムスロット（３）において、
第７図のＲＯＭ７−５よりノー１−データＮＯに応じた
ＣＮの値が一４８＝ 読み出され、＋１０バスに与えられる。この値がＭＳｌ
ｔ１２−１１におけるＦＪｌ、９を介してＬバスに与え
られ、ＭＰＬＹ２−７のラッチ９−３にラッチされる。

ラッチ９−１の出力はシフタ９−１１を介してラッチ９
−２へ、ラッチ９−３の出力はビット処理回路を介して
ラッチ９−４へ送られラッチされる。故にラッチ９−２
にはＰＤＲ＋　ＪＤの値が、ラッチ９−４には、ＣＮの
値がラッチされている。次いで乗算器９−１６が（ＰＤ
Ｒ十ＪＤ）とＣＮの積を算出し、シフタ９−１５を介し
てラッチ９−８へ送出されラッチされる。なおこれらの
一連の動作において、シフタ９−１１、ピッ１ル処理回
路９−１２、シフタ９−１５はデータをスルーさせるよ
うに動作する。

即ちエンコーダ９−１０のＣ入力には１”が与えられて
いる。ラッチ９−８の値がＬバスよりＭＳｌｊ、２−１
１の５ｌｌＩ９を介してＲＡＭ７−２のレジスタＦＲに
格納される。故に、タイムスロット（２）において、Ｏ
ＲＧ＋ＯＣＴ＋　１が演算される。この演算において、
＋１の動作は第８図のＦＡ２−６における論理ゲート８
−１２によって行われる。即ち該当のタイムスロッｌ−
で論理ゲート８−１２が強制的に１″を出力すればラッ
チ８−５がｔｔ　ｉ　Ｉ＋をラッチし、加算器のＣｊ入
力に１″を与・えるものである。この演算の意味すると
ころは次のとおりである。即ち：　　ＯＲＧは波形デー
タが本来どの音域に属するかを示す値（これを仮にＮと
する）をオクターブデータＯＣＴの逆論理をとった形で
示すものである。ＯＣＴとＯＲＧと、波形サンプル数の
関係を第１８表と第２２表に示す。故にＯＲＧ＋１は−
Ｎを表わすことになる。つまり、 ＯＲＧ　十ＯＣＴ　＋１−　＝　ＯＣＴ　−Ｎというこ
とであり、これは、現在発生しようとしている楽音信号
の音域と実際に使用しようとしている波形データの本来
の音域との差、即ちオクターブシフトの量を示す値であ
る。つまり、原波形を何オクターブ高い音域の音として
読み出すかを示す。この値は一旦ＲＡＭ７−４のレジス
タＷＥ２に格納され、次いで、信号処理器７−６でデコ
ードされてＲＡＭ７−２のレジスタΔすＡＲに格納され
る。ＯＲＧ　＋　ＯＣＴ＋１の値に対するΔυＡＲの値
は第２０表に示すとおりである。

以下、タイムスロット（４）でＥＡＲ２，同（６）、　
（８）。

（９）；　（１０）でｔｌｌＲＹ、　ＥＲＡ、、　ＷＢ
２．　ＷＥＩ、　ＷＲ２ノ各レジスタの初期設定を行っ
ている。

一方データバンク読み出し部においては、前述のロング
シーケンスでＲＡ　Ｍ　７−３に格納したヘッダアドレ
スデータＩＩＡＤを読み出し、Ｄバス→ラッチ１０−１
→シフタセレクタ１０−９を介してラッチ１０−４にラ
ッチし、ビット処理回路１０−１０で下位３ビツトに０
０１を入力してデータバンクよりヘッダデータのΔＳＴ
Ｅを読み出す。この値はランチ１０−７→セレクタ１０
−１．２→シフタ１０−１３→ノイズ回路１０−１４→
ラッチ１０−２を介してＤバスへ与えられ、ＭＳＷ２−
１１において５１１２６．５１１３０を介してＡバスへ
入力されてＦＡ２−６にてＥＡＲ１と加算される。次い
でＲＡＭ７−］のレジスタＥＡＲＩに格納しであるＳＴ
Ｅ　（エンベロープデータＥｌ’のスタートアドレス）
が読み出され、Ｄバス→ラッチ１０−１→シフタセレク
タ１０−９を介してラッチ１０−４にラッチされる。ラ
ッチ１０−４の出力はビット処理回路１０−１０によっ
てＬＳＢに０”次いで１″が入力されて、第１９表に示
されているとおりの２バイトのエンベロープデータを読
み出す。この値１６ビットがラッチ１０−７にラッチさ
れる。ラッチ１Ｏ−７の出力に従って、初回のショー１
−シーケンスでΔＴ１゜ΔＥｌ、Δｚ１．２回目のショ
ートシーケンスで八Ｔ２゜ΔＥ２．Δ２２．の値を発生
する。先ず、デコーダ１．０−１１にはラッチ１０−７
の上位４ビツトが入力されているが、ラッチ１０−７の
上位４ビツトには第１９表に示すところのΔ丁の値が入
っている。故にデコーダ１０−１１は八Ｔを第１３表に
従ってデコードし、セレクタ１０−１２へ出力する。セ
レクタ１．０−１２においては、この時Ｃ＝１となって
Ｂ入力を選択しシフタ１０−１３へ出力する。このセレ
クタ１０−１２出力はシフタ１６−１３、ノイズ回路１
０−１４においては何らビット操作が行われることなく
ラッチ１０−２を介してＤバスに与えられ、ＭＳ１ｉ１
２−’］１において５１１１０．ＩＩＢバスを介してＲ
ＡＭ７−２のレジスタ八Ｔ１に格納される。

八Ｅ１．ΔＺｌ、ΔＦ、２．Δｚ２は、第１９表に示さ
れるところのＺ、Ｓ、ＤＡＴＡに応じてシフタ１０−１
３にてビット操作がｔ→われて各レジスタへ格納される
。どのようなビット操作が行われるかについては第１３
図に示すとおりである。第１９表におけるＺの僅に５２
一 応じて、データフォーマツｉ・が異なる事を示している
。

次に、データバンク１−６よりΔＳＴＥを読み出す時と
同様にＲＡＭ７−３よりレジスタＨＡＤの値を読み出し
てラッチ１０−４にラッチし、ピッ１ル処理回路１０−
１０にてヘッダアドレスデータＨＡＤの下位３ビツトに
対し初回のイニシャルモードでは１００２次いで１０１
゜２回目のイニシャルモードでは１１０９次いで１１１
を与えることによりデータバンク１−６よりＳＴ、。

Δｓｉｗを読み出し、ＳＴＷをＲＡＭ７−３（７）　１
７ジスタＳＴＷ　。

Δ５Ｔ１１１をＲＡ’Ｍ７−］、（７）レジスタ１ｔｌ
ＡＲに格納する。

以上により、すべてのレジスタの初期設定が完了する。

（２）　　ノートクロックの発生方法 先ず楽音発生部１−５で用いているノートクロック発生
法の原理について第３図とともに説明する。

第３図において、３−１は分周器であり端子ＣＫに入力
されているマスタクロックを分周し、１０ビツトの分周
出力をＱより出力する。３−２は比較器で、Ａ入力及び
Ｂ入力の比較を行い、Ａ＝Ｂとなった時にＱより”　］
　”を出力する。３−３はフリップフロップであり、Ｃ
Ｋ大入力立」ニリで１つ入力に与えられた信号をとり込
みＱより出力する。３−４は加算器であり、八人力とＳ
入力の和をＣより出力する。

３−５は加算器３−４のＳ入力に対して定数Ｍを入力す
る定数回路である。３−６はＲＳラッチであり、Ｓ入力
に正のパルスが入るとＱ−１となり、Ｓ入力に正のパル
スが入るとＱ＝Ｏとなる。３−７はティレイ回路であり
、入力信号を遅延させて出力する。

３−８はＡＮＤゲートである。

次に第３図の動作を説明する。ます、ＲＳラッチ３−６
のＣ出力がＯ″であるとすると、ＡＮＤゲート３−８の
出力は常時゛′Ｏ”であるのでフリップフロップ３−３
のＣ出力は一定である。一方分周器はマスタクロックの
分周より、０００□６から３ＦＦ、　６をくり返す１０
ビツトのＱを出力する。仮にフリップフロップ３−３の
出力がＮであったとすると、当然０００１、≦Ｎ≦３Ｆ
Ｆ、、であるので必すいつか分周器３−１のＱ出力＝Ｎ
となる瞬間が存在し、この時は比較器３−２のＣ出力よ
り一致パルスが出力される。

すると、この一致パルスＲＳラッチ３−６のＳ入力に入
っているためにＲＳラッチ３−６のＣ出力はＩ′′とな
り書き込みパルスがＡＮＤゲート３−８より出力される
。フリップフロップ３−３のＳ入力には加算器３−４の
Ｃ出力が与えられているのでＮ＋Ｍの値が書き込まれる
。と同時に、書き込みパルスはディレィ回路３−７で遅
延された後ＲＳラッチ３−６のＣ出力を′０′″にする
。このため、再びフリップフロップ３−３のＣ出力は一
定となるが、値はＮからＮ＋Ｍに変化している。故に次
は分周器３−１のＣ出力がＮ十Ｍになった時に一致パル
スを発生することになる。これをくり返すことにより、
比較器３−２は分周器３−１の出力値がＮ、Ｎ十Ｍ、Ｎ
＋２Ｍ・・・　どなった時にパルスを発生する。つまり
分周器３−１がマスタクロックをＭ回カウントするごと
に一致パルスを発生することになる。また、 Ｎ　＋ｎＭ＞３ＦＦ、、、となる場合においては、加算
器３−４の出力はオーバフローの後Ｎ　十ｎＭ−３ＦＦ
１６となるためにやはりマスタクロックをＭ回カウン１
−シた時に一致パルスが発生されることは言うまでもな
い。つまり、この比較器３−２の一致パルスをノートク
ロックとし、定数Ｍを変化させれば種々の周期のノート
クロックが得られることになり、その周波数は（マスタ
クロックの周波数）十Ｍとなる。

また、ＳＲクラッチ−６のＣ出力が引算要求フラグＣＬ
ＲＱに相当する。

以上が本発明におけるノートクロック発生法の原理であ
る。

次に、第１図に示す楽音発生部１−５におけるノートク
ロックの発生の演算シーケンスの詳細について説明する
。

鍵盤１−１にて鍵が押圧され、マイコン１−４が楽音発
生部１−５に対して楽音の発生を指示すると、前述のよ
うに演算シーケンスがイニシャルモードロングシーケン
スより開始する。先ずタイムスロット（１３）で、 ＰＩ）Ｄ　十ＰＥＤ　−）　ＰＤＲ・・（２−１）次い
で、ショーｌ−シーケンスに入りタイムスロット（１）
・・（６）で ＰＤＲ十ＪＤ　−＋　Ｌ、Ｂ、　　　　　　・・・（２
−２）Ｃ，Ｂ、　　ＸＣＮ　−）　ＦＲ・・・・・（２
−３）の演算が行われる。次いでノーマルモードになり
、ショー１〜シーケンスのタイムスロツ１−（９）でＦ
Ｒ＋　Ｃｒ）Ｒ−＋ＦＲ・・・・・（２−４）ロングシ
ーケンスのタイムスロット（１４）〜（１８）でＰＤＲ
十ＪＤ　−＋　Ｌ、Ｂ、　　　　　　・・・・・（２−
５）Ｃ，Ｉ’１．　Ｘ　ＣＮ　−）　ＦＲ・・・・・（
２−６）ＰＤＤ　＋　ＰＥＤ−＋ＰＤＲ・・・・・（２
−７）の演算が行われる。ここで、ＰＤＤは第１表に示
したＰＤＤ即ちピッチデチューンデータであり、ＰＥＤ
は前述のピッチエクステントデータである。、５Ｄは定
数であり１１．１５．ｏ（１６進数では４５Ｂ）という
値がセツ１〜しである。ノー１へ係数ＣＮはアサインさ
れた音名により定まる値であり、音名とＣＮの関係は第
７表に示しである。第５表、第６表の説明にて述べたと
おり、演算（２−２）、　（２−３）及び演算（２−５
）、　（２−６）は下式のとおりに表せる。

（ＰＤＲ十ＪＤ）　Ｘ　ＣＮ　−＋　ＦＲ・・・・・（
２−８）ここで、ＰＤＲはＰＤＤ　十ＰＥＤであるので
演算（２−８）は、（ＰＤＤ　十ＰＥＤ　＋　ＪＤ）　
’Ｘ　ＣＮ　−＋　ＦＲ・・・・・（２−９）となる。

このＦＲの値を演算（２−４）で示すようにＣＤＨに累
算する。前述のようにこの累算はノートクロックが発生
するごとに一回行われる。故にＣＤＲの初期値をＮとす
ると、ＣＤＨの値はＮ、　Ｎ十ＦＲ。

Ｎ＋２ＸＦＲ，・・・　と変化する。このＣＤＲの」１
位１０ビットの値とマスタクロックを順次分周して得た
１０ビツトの分周信号とを比較し、一致パルスを発生す
るようにしているので、実際には、Ｎ　　凡土■　　Ｎ
＋２ＸＦＲ、、、、、、、。比較８’８’　　　　　　
　８’ を行うことになり、ＣＩ）Ｒの−Ｌ位１０ピッ１−が第
３Ｒ 図のフリップフロップ３−３に相当し、苺が第３図の定
数回路３−５の値Ｍに相当する。故に上記（２−１）〜
（２−７）の演算を行えば一定周期のノーｌ−クロック
が得られ、その周波数は （マスタクロック周波数）÷皿とナル。

（３）波形発生方法 第１図楽音発生部１−５に示すところの波形発生方法は
大別して次の５ステツプに分けられる。即ち： ■　アドレス発生 データバンク１−６より波形データを読み出す際のアド
レスを発生させる。

■　波形読み出し 上記のアドレスで指定された波形データをデータバンク
１−６より読み出し、コン１ヘロールデータＣ０ＮＴに
応じたビット処理を行う。

■　エンベロープ乗算 ■　２波混合 ■　ＣＮ乗算 以下各ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にてヘッダーデータの５ＴＷ
（Ｗ２のスタートアドレス）、Δ５ＴＷ（Ｗｌのワード
数）、ＤＩＦＩ　（１波形に含まれるサンプル数）がレ
ジスタ５ＴｌＮ、　ＩＩＩＡＲ，ＤＩＦＩに格納され、
また演算によってレジスタΔＩｔｌＡＲが定まる。これ
らのデータに基づきノーマルモードにてアドレス発生を
行うわけであるが、以下の処理において波形データにＰ
ＣＭ部がある場合（ＰＣＭ部　１　）とない場合（ＰＣ
Ｍ＝Ｏ）でアドレス発生が異なるのでＰＣＭ部がある場
合とＰＣＭがない場合に分けて説明する。

ＰＣＭ部がな）−ｔ−ｉ命 第６表に爪牙とおり、タイムスロット（２）にて、ＳＴ
ＷとＩＮＡＲの和を求め、この和でもってデータバンク
１−６から波形１の読み出しを行い、タイムスロット（
４）にて上記の和に更にＤＩＦＩを加えたもの即ちｓｒ
ｕ　＋ＩＩＩＡＲ＋ＤＩＦＩのイ直でデータバンク１−
６から波形２の読み出しを行っている。ここで、ＳＴＷ
は波形２の先頭アドレスであり、ＷＡＲには初期値とし
てΔＳＴＷ即ち波形１に含まれるワード数の負数が入っ
ており、タイムスロット（７）にてΔｌ１ｌＡＲを累算
していく。故にＳＴＷ　＋ＷＡＲの値は、波形１の先頭
アドレスより順次Δｌ１ｌＡＲの値ごとに増加する値と
なる。また、ＳＴ　＋ＩＮＡＲ＋ＤＩＦＩのイ直はこの
イ直にＤＩＦＩを加えたものであるので、波形２の先頭
アドレスよりΔｗＡＲおきに増加する値となる。ここで
、ΔＷＡＲは、波形の読みとばしを表わす値であるので
、以上のようにして波形１及び波形２に対するアドレス
を発生することができる。

また、本発音発生部１−５においては、ＰＣＭ部が無し
で、且つソロフラグ５ＱＬ＝Ｏで且つオクターブシフト
が行われない場合に位相合わせを行う。位相合わせの方
法は、演算シーケンスがイニシャルモードからノーマル
モードに転じた時の初回のタイムスロット（７）に演算
結果としてＲＡＭ８−１３における同音名をアドレスと
するデータ９ビツトをＷＡＲに格納する。ＲＡＭ８−１
３の出力は９ビツトであるが、Ｃバスはプリチャージさ
れているので全１６ビツ１〜の前述の９ビツトより上位
７ビツトには′１″が入る。２回目以降のタイムスロッ
ト（７）の演算結果は、第６表に示すとおりＩＩＡＲに
格納されるとともにＲＡＭ８−１３における同音名をア
ドレスとするレジスタに更新される。このようにするこ
とにより、他のチャンネルで同音名の楽音を既に発生し
ている場合であっても、そのチャンネルにおけるレジス
タＷＡＲの値がＲＡ、Ｍ８−１．３を介してこれから楽
音を発生しようとしているチャンネルのレジスタ１１Ａ
Ｒに譬えられるためにこれら２チャンネル間での位相を
合わせることが可能となる。

ここで、タイムスロット（７）の演算ＷＡＲ＋ΔＩＪＡ
Ｒについて述べる。

１ｔｌＡＲ＋Δ１ｔｌＡＲ≧０となると音域とは無関係
に演算結果としてＣバスには−５１２１，（Ｆ１７００
．６）が４えられる。オクターブシフトが無い場合はΔ
１ｌＩＡＲ＝１であるので、レジスタＷＡＲの値は５１
２を周期としてくり返すことになる。

以上により同じノートを発生する複数チャンネルの各々
のレジスタＷＡＲは常に同一となるので、異なる複数チ
ャンネルの発生する同じノートの波形の位相が完全に一
致することとなり、位相合わせが実現される。

次にタイムスロット（２）における演算ＳＴＷ　＋ＷＡ
Ｒを更に詳しく説明する。

ＲＡＭ７−３のレジスタＳＴｕよりデータが読み出され
、ＭＳＷ２−１１に示すところのＨＣバス、Ｓす１１、
Ａバスを介しクロックψ３によりＦＡ２−６のラッチ８
刊にラッチされる。同時にＲＡＭ７−１のレジスタ１ｌ
ｌＡＲの値がＨＡババス５ｌｉ１２、Ｂバスを介しクロ
ックψ３によりＦＡ２−６のラッチ８−２にラッチされ
る。ラッチ８−１の出力は、ピッ１へ処理回路８−１０
では何らのピッ１〜処理を受けずにクロックψ１によっ
てラッチ８−３にラッチされる。一方、ラッチ８−２の
出力は、ビット処理回路８−１１においてＯＲＧを入力
として第２１表に示すとおりのビット処理が行われた後
クロックψ１でラッチ８−４にラッチされる。加算器８
−９がラッチ８−３、ラッチ８−４の出力を加算し、ラ
ッチ８−７、ラッチ８−８を介してＣバスへ与えられる
。ビット処理回路８−１１において上記のようなビット
処理を行うことにより、レジスタＷＡＲが５１２を周期
として変化しているにもかかわらず、各オクターブに応
じた周期で変化していくことになる。例えば、０ＲＧ＝
　５　、　ＯＣＴ、＝　２の場合はオクターブシフトは
なくイニシャル処理の項で述べたとおりΔ！１ｌＡＲ＝
１である。また第２１表より、ＷＡＲのビット７．８が
常に１になるので、タイムスロット（２）の演算結果は
仮にＳＴＷ’　＝　Ｏとすると −１０，−９，・・・−１、−１２８，−１２７，・・
・−１，−１２８・・・ となって１２８の周期でくり返すことになる。また、０
ＲＧ＝４．９ＣＴ＝５の場合は２オクターブシフトとな
りΔＷＡＲ＝４となる。また第２１表によりＷＡＲのピ
ッｌ−６，７，８が常に１になるので同様に−４０，・
−８，７−４，−６４，−６０，−５６・−４，−６４
，・・・ となって１６の周期でくり返すことになる。

０ＣＴ＝２の時くり返し周期が１２８であり、ＯＣＴ＝
５の時くり返し周期が１６であることは、第２２表によ
り所望の波形ポイントが得られていることを示している
。

また０ＲＧ−＝　４　、０ＣＴ＝　５の際、ＩＩＡＲが
４ずつ歩進していることは、第１８表に示される通り波
形サンプル数６４のデータを４サンプルに１点ずつ得る
ことにより本来の波形データのオクターブを２オクター
ブ上げることができることを示している。

ＰＣＭ部がある場合 ＰＣＭ部がある場合のアドレス発生はＰＣＭ部がない場
合と比較してタイムスロット（２）における演算が異な
り、他は同様である。

タイムスロット（２）においてはＳＴＲ＋　ＷＡＲの演
算が行われる。即ち： ＲＡＭ７−３のレジスタＳＴＷよりデータが読み出され
、ＨＣバス、５ＷＩＩ、Ａバスを介してクロックψ３に
よりＦＡ２−６のラッチ８−１にラッチされる。同時に
、ＲＡＭ７−１のレジスタυＡＲの値がＨＡババスＳＷ
２、Ｂバスを介してＦＡ２−６のラッチ８−２にラッチ
される。ここで、ラッチ８−１の出力はビット処理回路
８−１０、うッチ８−２の出力はピッ１へ処理回路８−
月に入力されるが双方の出力ともビット処理を行われる
ことなくラッチ８−３、ラッチ８−４へ送られ、加算器
８−９にて加算される。

ここで、レジスタＩＪＡＲの値について考えると、ｐｃ
Ｂ＋かない場合にはレジスタｌｌＡｌ？には初期値とし
て波形−周期に含まれるサンプル数の負数が書き込まれ
るが、ＰＣＭ部がある場合には、レジスタυＡＲの初期
値としてＰＣＭ部として用いる波形のすべてのサンプル
数の負数が書き込まれる。故に、タイムスロッ１−（２
）の演算結果はデータバンク１−６における波形］のＰ
ＣＭ部先順先頭アドレス順次へ１ｉｌＡＲづつ増加した
値となる。ＰＣＭ部終了の検出はタイムスロット（７）
における演算において ＷＡＲ＋ΔＷＡＲ≧０となることを検出して行い、ＰＣ
Ｍ部終了後のアドレス発生はＰＣＭ部がない場合と全く
同じであり、ビット処理回路８−１１によるピッ１へ処
理が行われる。

なお、楽音発生部１−５におけるアドレス演算は１６ビ
ツトであるが、１６ビツトのアドレス信号では充分でな
い場合が当然考えられる。そこで、本楽音発生部１−５
においては、タブレットデータＴＡＢの上位３ビツトを
用いてアドレス空間が拡張できるようになっている。Ｉ
ｌｏ　２−１．０におけるラッチ１０−３がアドレス空
間拡張用のラッチであり、ラッチ１．０−３にタブレッ
１へデータＴＡＢの上位３ビツトがラッチされる。即ち
： 押鍵によりイニシャルモードになると、ＲＡＭ５−４に
格納されたタブレットデータがＭＳＩＩＩ２−１’ｌを
介してＲＡＭ７−３のレジスタＴＡ１３’に格納される
。次いでノーマルモードに入ると、ＲＡＭ７−３のレジ
スタＴＡＢ’の値が読み出され、ＭＳＷ２−］、１を介
してＩｌｏ　２−１０におけるランチ１０−３にラッチ
される。このようにして内部演算は１６ビツ１へであり
なから１９ピツ１へのアドレス空間をアクセスすること
ができる。

■　波形読み出し 波形読み出しはタイムスロット（２）、　（４）にて行
われたアドレスに基づいて行われる。タイムスロット（
２）による演算結果はＣバス、５Ｗ２８．１化バス、５
Ｗ３０、Ｄバスを介しテＩ１０２−１０（７）ラッチ１
０−１にラッチされる。まず、ラッチ１ｏ−１の出方が
シフタセレクタ１０−９、ラッチ１０−４、ピッ１ル処
理回路１０−１０を介してラッチ１０−５にラッチされ
てラッチ１０−３によるデータとともにデータバンク１
−６を読み出し、データバンク１−６の出力がラッチ１
ｏ−８にラッチされる。次いで、ラッチ１ｏ−１の出力
がシフタセレクタ１０−９にて１ビツト右シフトされ、
ＭＳＢに］”が加えられてラッチ１ｏ−４でラッチされ
る。ラッチｌ０−４の出力がビット処理回路１０−１０
を介してラッチｌ０−５にラッチされ、ラッチ１ｏ−３
によるデータとともにデータバンク１−６を読み出し、
データバンク１−６の出力がラッチ１０−７にラッチさ
れる。この時ラッチ１０−７の上位８ビツトにはラッチ
１０−８の出力が与えられているので、前回のデータバ
ンク】−６の値とともにラッチされる。ここで、ラッチ
１０−７の下位８ピツ１〜にラッチされたデータは、デ
ータバンクの項で述べたとおり１２ビツト波形の下位４
ピッｌ−２ワ一ド分に相当する。ラッチ１０−７の出力
はセレクタ１．０−１２を介してシフタ１０−１３に与
えられ、上位８ビツトは４ビツト右にシフトされ、ラッ
チ１０−１の出力のＬＳＢ＝Ｏならば下位８ビツトも４
ピッ１−右シフトされ、ＬＳＢ＝１ならば下位４ビツト
がシフトされずにシフタＩ’０−１３より出力される。

ここで、コントロールデータＣ０ＮＴにおいてす８＝１
即ち８ビツト波形の指定がある場合には、シフタ１０−
１３は下位４ピツ１〜を０″にして出力する。シジタ１
０−１３の出力はノイズ回路１０−１．４、ラッチ１０
−２を介してＤバスに与えられ、ＭＳＷ２−１１を介し
てＲＡＭ７−３のレジスタＶ旧に格納される。この値が
波形１の波形データである。

タイムスロット（４）によって得られたアドレスについ
ても同様の処理が行われる。ただし、コントロールデー
タＣ０ＮＴにおいてＮＡ　＝　００でない場合にはノイ
ズ回路１．０−１４においてノイズ信号が加えられる。

ＡＮ−ＯＪの時にはピッ１−９が、ＮＡ＝１．０の時に
はビット１０が、ＮＡ＝ｉｌの時にはビット９及び１０
がノイズ信号におきかえられる。このようにして、加算
器を用いずにノイズ信号を重畳している。これが波形２
の波形データとしてＲＡＭ７〜２のレジスタＷ）１２に
格納される。

■　エンベロープ乗算 上記のようにして波形１、波形２の２種類の波形データ
が得られたが、この波形データに対してエンベロープの
乗算を行う。波形１に対するエンベロープはＲＡＭ７−
３のレジスタＦ’、Ｒ１に、波形２に対するエンベロー
プはＲＡＭ７−３のレジスタＥＲ２に入っている。ここ
で、エンベロープについて述べると、エンベロープは指
数部４ビツト仮数部９ビットの１３ビット浮動小数点表
示になっている。エンベロープ乗算は各チャンネル２回
行われるがそれぞれの動作は同様であるので、タイムス
ロツ１〜（７）〜（９）におけるＷ旧×Ｆ旧の演算につ
いて説明する。

ＲＡＭ７−３のレジスタＥ旧のデータがＭＳす２−１１
を介してＭＰＩＹ２−７のラッチ９−３及びラッチ９−
５にラッチされる。ここで、ラッチ９−３にはレジスタ
Ｅ旧の下位１０ピツ１〜が、ラッチ９−５にはレジスタ
ＥＨのピッ１へ９−１２がラッチされる。次いでＲＡＭ
７−３のレジスタＷＲＹ（７１データがＭＳＷ２−１１
を介り、　テＭＰＬ’／２−７　（Ｄ　−）　７チ９−
１にラッチされる。ラッチ９−３の出力はビット処理回
路９−１２においてそのＭＳＢが１”にされてラッチ９
−４にラッチされる。即ち、ラッチ９−４にはエンベロ
ープの仮定部がラッチされる。ラッチ９−１の出力はシ
フタ９−１１を介してラッチ９−２にラッチされる。こ
の際エンコーダ９−１０のＣ入力にはＳＱ倍信号よって
１が与えられており、シフタ９−１１のＣ入力にはｏｏ
ｏｏｉが与えられる。故にシフタ９−１１はラッチ９−
１の下位１２ピッｌ−即ちデータバンク１−６より読み
出した波形１の波形データ１２ピッ１−をラッチ９−２
へ送出する。乗算器９−１６がラッチ９−２及びラッチ
９−４のデータの乗算を行い、積１４ピッｌ〜がラッチ
９−７にラッチされ、シフタ９−１５へ送出される。

一方、ラッチ９−５にはエンベロープの指数部がラッチ
されており、ラッチ９−６を介してデゴーダ９−１３に
てデコードされ、セレクタ９−１４を介してシフタ９−
１５に制御信号として与えられる。故に、ラッチ９−７
の出力はエンベロープの指数部によってシフ１へされ、
ラッチ９−８にてラッチされる。このようにして、固定
小数点の波形データと浮動小数点のエンベロープの乗算
が行われる。ラッチ９−８の出力はＬバスよりＭＳ１ｉ
１２−１１を介してＲＡＭ７−１のレーア１＝ ジスタ１ｔｌＥ１に格納される。波形２の波形データと
エンベロープの乗算も同様にして行われＲＡＭ７−４の
レジスタ１ＪＥ２に格納される。

■　２波混合 上記のようにして、レジスタＷＥＩ、　ＩＩＥ２に波形
が格納された。このステップで、はＷＥＩとＷＢ２の和
を求める。タイムスロット（１）における演算がこれに
相当する。

■　ＣＮ乗算 タイムスロット（１）で２波混合を行うが、本楽音発生
部１−５においては、ＡＢＭ２−９及びフィルタ１−７
の特性によっては音名に応じて発生される音圧レベルが
異なる場合がある。このための補正を行うのがＣＮ乗算
である。ここでは補正の為の係数としてノート係数ＣＮ
をそのまま用いている。タイムスロット（１）における
１ｕＥ２−ＩＥＩの演算結果が、Ｃバスより５Ｗ２８．
１比バス、５１１２９、■２、バスを介してＭＰＬＹ２
−７のラッチ９−１にラッチされる。一方メモリ２−５
のＲＯＭ７−５よりノートデータＮＤに応じてノート係
数ＣＮが読み出され、＋１Ｄバス、５Ｗ２４、Ｌバスを
介してＭＰＬＹ２−７のラッチ９−３にラッチされる。

ここで、１ｉｌＥ１＋ＷＥ２は１６ビツトのデータであ
るが乗算器９−１６のＡ入力は１２ビツトであるので８
円、Ｖ２−７では次のような処理を行っている。即ち１
、ラッチ９−１の上位５ビツトがエンコーダ９−１０に
入力され、エンコーダ９−１０が第９表に示すとおりの
データをＡ、８両端子より出力する。つまり、ラッチ９
−１におけるデータが実質何ビットであるかを求め、こ
の結果に応じてシフタ９−１１によってラッチ９−１よ
り１２ビツトをとり出す。例えば、ラッチ９−１の値が
３Ａ２６．６の場合は、このデータは実質１５ビツトの
データであるのでシフタ９−１１はラッチ９−１のビッ
ト１４以下の１２ピツ１へをとり出し、シフタ９−１１
の出力は７４４□６となる。このようにして１ｉ１Ｅ２
＋ＷＥ１の実質の部分とノート係数との乗算を行い、シ
フタ９−１５によって元のビット数にもどし、ラッチ９
−９でラッチする。

以上のようにして少ないビット数の乗算器を用いて大き
なビット数のデータの乗算を行っている。

このようにして得られた値をＤＡＣ２−８へ出力し、Ａ
ＢＭ２−９で所定の周期に補正されて楽音信号として出
力される。

ところで、本楽音発生部１−５においては、先に述べた
ようにマイコンの指示により第１表のフラグＶＯＬによ
り、ＣＮ乗算をＶＬＤ乗算に切換えることができる。即
ち、ロングシーケンスにおいて、ＲＡＭ５−６のレジス
タＶＬＤ８ピッ１〜が、Ｍ！Ｊ２−１１を介してＲＡＭ
７−４のレジスタＩ−Ｖ　Ｄ　’に送られる。送出の際
にＭＳＩＪ２−１１においてビットシフトがなされ、８
ビツトのデータを２ピツ１へ左シフトし更に下位２ピッ
１−に′０″を追加し、１０ピツｌ〜のデータに変換さ
れる。このことによりＶＬＤのビット数はＣＮのビット
数と同一となる。ｌ１ｌＩＥ２＋ｗＥ１の値にＲＯＭ７
−５の値を掛けるか、レジスタＶＬＤ’の値を掛は合オ
）せるがは第１−表におけるフラグＶＯＬで決まり、Ｖ
ＯＩ、二〇ならばＲＯＭ７−５が１１０バスニデータを
送出し、ｖＯＬ−１ならばＲＡ　Ｍ　７−４が１１０バ
スにデータを送出する。

上記のように構成することにより、マイコン１−４によ
って楽音発生部１−５の出力する楽音信号のレベルを変
えることが可能となり、第１表のＶＬＤの値を順次変え
ることにより振幅変調をかけることが可能となる。

鍵盤を押下する速さと圧力の少なくとも一方に基づきＶ
ＬＤを作成すると、タッチレスポンス機能が実現する。

タッチレスポンス機能とは鍵盤の操作の速さ・強さ等に
よって音量・音色等が変化することである。例えばピア
ノは、強く打鍵すると音量が大きいだけでなく音色も華
やかなものになり、弱く打鍵すると音量が小さいだけで
なく音色もこもったものとなる。打鍵の強さに応じて音
量も音色も自在に変化するが、ピアノの場合は打鍵の後
、鍵盤を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない。このようにピアノは
打鍵の強さのみがタッチレスポンス機能となっていて、
このような機能を特にイニシャルタッチコントロールと
呼ぶ。一般に打楽器がこれに属する。

一方、１ヘランペツト′は息の強さにより持続している
音質をも変化することができるので、この音を模倣して
電子楽器の鍵盤操作で演奏する場合も、押鍵により１ヘ
ランペット音を発生中に押鍵の強さを増減することで音
量・音色に変化を与えることが必要となる。このような
機能を特にアフタータッチコントロールと呼ぶ。一般に
、弦楽器と管楽器がこれに属する。

本発明の実施例では先に述べたように、ＶＯＬフラグに
よりＶＬＤ乗算を行うことにより、各チャンネル独立に
音量を制御することができる。

応用例として、打鍵の強さを計測して、強さに応じてＶ
ＬＤの値を作成してマイコンから転送することにより、
打鍵毎に転送された異なるＶＬＤに応じて各音の音量が
変化することになる。

マイコンがＶＬＤを転送する際、ＶＬＤの値に応じてタ
ブレットデータを切換えて転送すると、本実施例の楽音
発生部はＶｌ、Ｄの値に応じて音量と共に音色をも変化
させられることは、先に掲げた機能説明で明らかである
。

この音色の切換について、ＶＬＤが８ビツトの例で説明
する。

第２３表に、Ｖｌ、Ｉ）の値の範囲と、それに対応する
強弱名とタブレット名の一例を示す。

ＶＬＤが１ビット小さくなる毎に、音量は１７２つまり
６ｄＢ小さくなり、これを音楽用語の強弱名の各々に割
当てである。またｆｆの強さには華やかな音色が必要な
ので高調波の豊富な波形データをタブレットＯに割当て
、ｍｐより小さい音量ではこもった音色が必要なので正
弦波に近い波形データをタブレッ１〜３に割当てるよう
に、複数種類の波形データをデータバンクに準備してお
く。

このようにすると、打鍵の強さによってＶＬＤの数値範
囲で音色が４通り切換えられると同時に８ビツトのＶＬ
Ｉ）に応じて２５６通りの音量が指定できる。

以上はイニシャルタッチコントロールであったが、同様
に打鍵後の押鍵圧の大小に応じて、刻々と変化するＶＬ
Ｄと、ＶＬＤの値に応じて刻々と変化するタブレノ１−
データとをマイコンが送出すると、本実施例の楽音発生
部は打鍵後の押鍵圧の変化に応じて刻々と、音色と音量
とを変化させることができる。

以上がアフタータッチコントロールである。

（４）　　エンベロープ発生方法 楽音発生部】−５におけるエンベロープの発生方法は次
の３ステツプに分けられる。即ち、■　ア１くレス発生 ■　エンベロープデータの読み出し ■　エンベロープ計算 以下者ステップを詳しく説明する。

■　アドレス発生 押鍵によるイニシャル設定にて、ヘッダデータの５ＴＥ
（エンベロープデータＥｌ’のスタートアドレス）、Δ
５ＴＥ（エンベロープデータＥｌ’のワード数）に基づ
いてレジスタＥＡＲＩ、　ＥＡＲ２，ＴＲＩ、　ＴＲ２
゜ΔＴ１．八Ｔ２へ初期設定されている。これらのデー
タをもとにア１ヘレスの演算が行われる。アドレスの演
算は演算頻度が少なくてもよいので演算シーケンスのロ
ングシーケンスにて行っている。更に、ロンクシ−ケン
スの奇数回目でエンベロープデータＥｌ’の７１（レス
演算を、偶数回目でエンベロープデータＥ２’のアドレ
ス演算を行っている。

奇数回目のロングシーケンスにおいて、タイムスロット
（］３）で ΔＴｌ　　＋　ＴＲＩ　→ＴＲＩ　　　　　　　　　・
・・・（４−１）タイムスロット（１５）で ΔＥＡ旧　＋ＩＥＡＲＩ　＋Ｃｉ→ＥＡＲＬ　　　　・
・・・・・（４−２）の演算が行われＥＡ旧の値を用い
てデータバンク１−６の読み出しを行う。タイムスロッ
ト（１５）のＣｉはタイムスロット（１３）にて行われ
る八Ｔ１の累算によって生じたオーバーフローに当や。

ここで演算（４−１）を詳しく説明する。

先ず、ＲＡＭ７−２のレジスタΔＴ１の値がＨＢババス
ＭＳＷ２−１．１を介してＦＡ２−６のラッチ８−１に
ラッチされる。同時に、ＲＡＭ７−３のレジスタＴＲＩ
の値が１１Ｃバス、ＭＳυ２−１１を介してＦＡ２−６
のラッチ８−２にラッチされる。ラッチ８−１の出力は
ビット処理回路８−１０によってピッ１−３が強制的に
°′Ｏ″にされ（ピッ］〜３を＋＋　Ｏｊ＋にする理由
は後で述べる。）、ラッチ８−３でラッチされる。ラッ
チ８−２の出力はビット処理回路８−１１を介してラッ
チ８−４でラッチされる。ここでピッ１へ処理回路８−
１１においてはビットの変換等の処理は施されない。ラ
ッチ８−３及びラッチ８−４の出力を加算器８−９にて
加算し、ラッチ８−７、ラッチ８−８を介してＣバスに
与え、ＭＳＷ２−１．１を介してＲＡＭ７−３のレジス
タＴ旧に加算結果を格納する。ここで加算結果にオーバ
ーフローが生じた場合は、加算器８−９のＣｏより′１
”が出力される。この出力をラッチ８−６にてラッチし
、タイムスロット１５の演算の際に使用する。但し、こ
れは波形データにＰＣＭ部がない場合についてであり、
波形データにＰＣＭ部がある場合（フラグＰＣＭ＝１）
にはＰＣＭ部を読み終えるまでレジスタＴＲＩに対し演
算結果として強制的にＯ”が入力される。故にΔＴｌの
累算によるオーバーフローが生じることがない為ＰＣＭ
を読み終えるまではＥＡＲＬの値が更新されることはな
い。

八Ｔ１はイニシャル処理の項で述べたとおり第１３表に
おけるＣ−０時のＤ出力の値であり、レジスタＴＲＩは
１６ビツ１−のレジスタであるので、例えばΔＴｌ　＝
４０００１．であれば演算（４−１）は４回行われると
レジスタＴＲＩはオーバーフローし、演算（４−２）の
０１＝１となりアドレスの更新が行われる。ここで、演
算（４−１）、　（４−２）はロングシーケンスの２回
に１回行われる。第１図（ハ）で示すとおり、同じチャ
ンネルのロンクシ−ケンスは３８８タイムスロツトの周
期、即ち１タイムスロツ１へは２５０ｎｓであるので９
７μｓの周期に現われる。故に演算（４−１）、　（４
−２）は１９４μｓ毎に行われ、ΔＴ１＝４０００．．
である場合には７７６μＳでアドレスの更新が行われる
ことになる。

ところで、エンベロープデータは２バイトで構成されて
いるので、７１−レスの更新の際は２ずつ更新されなけ
ればならない。タイムスロット（１５）においては次の
ようにしてアドレスの更新を行っている。

先ず、ΔＥＡＲＬはΔＴ１によって定まる値であり、Δ
Ｔ１≠０００８１．．の時にはΔＥＡＲ１＝ＯＯ００１
６であり、ΔＴｌ　＝　０００８１６の時にはΔＥＡＲ
Ｌ、　＝　ＦＦＩＥＢ、　、　＝　−２１，。である。

この操作はＭＳＩＮ２−１１における５ｌｉ１３］にて
行われる。ＳＵ３＋は第Ｈ図（す）に示すようになって
おり、Ａｒ１のピッ１へ３の値を示すフラグＴＯによっ
て制御している。今仮にＡｒ１≠０００８□６とすると
、５ＩＪ３１ニよりＡバスニ００００１．が、ＲＡＭ７
−１のレジスタＲＡＭよりＩＩＡバス、ＭＳＷ２−１１
のＳＷ２を介してＢハスにＥＡＲＩの値が与えられる。

これらの値がＦＡ２−６のラッチ８−１．ラッチ８−２
にラッチされる。ラッチ８−１の出力はビット処理回路
８−１０を介してラッチ８−３へ送られる。ここで、ピ
ッ１ル処理回路８−１０ではデータの変換は行われない
ようになっている。同時に、ラッチ８−２の出力はビッ
ト処理回路８−１１に与えられ、データの［、Ｓ８が強
制的に１′″にされてラッチ８−４へ送られる。即ちビ
ット処理回路８−１１にて予め１が加えられる。また、
先に述べたラッチ８−６に格納されている演算（４−１
）によるオーバーフローがラッチ８−５にラッチされる
。故にラッチ８−３．ラッチ８−４及びラッチ８−５の
値の加算を行うと、ラッチ８−５の値が′１”であれば
Ｐ、Ａ旧の値にパ２”が加えられることになる。一方、
ラッチ８−５の値が′０″の場合はＲＡＭの値は１増加
されたままとなるが、イニシャル処理の項で述べたよう
に、ｌ１０２−１０においてＬ！’Ｊに強制的にｌ　Ｏ
７１、Ｉｔ　Ｉ　ＩＩを与えるので不都合は生じない。

ところでΔＴ］　＝　０００８１６の場合には、ΔＥＡ
ＲＩがＦＦＥＢ１６（−２１□。）となる。故にＲＡＭ
の値から２１１ｏ引かれることになり、１０ワード前の
エンベロープデータが読まれることになる。これにより
、エンベロープデータのアドレスがループすることにな
り、マン１へリンのようなくり返しエンベロープを発生
することができる。先に演算（４−］、）にて、ビット
処理回路８−１０にてビット３を０”にすると述べたが
、その理由はビット３がΔＥＡＲ１＝Ｆ下ＥＢ、、とす
るビットであり、この演算を行う際にレジスタＴＲＩに
ｏｏｏｇｌｌｉを加えないようにする為である。

ロングシーケンスの偶数回目におけるＡｒ２゜ＴＲ２，
ΔＥＡＲ２，ＥＡＲ２の演算も同様にして行われる。

なお、ＥＡＲ’ｌ、　ＥＡＲ２に関する演算は全く独立
に行われる為、波形１．波形２に対して全く異なったエ
ンベロープ信号を発生させることができるのは言うまで
もない。また、ＲＡＭ又はＥＡＲ２のくり返しについて
もくり返しの周期を異ならしめることが容易であるので
種々の効果を得ることができる。

■　エンベロープデータの読み出し エンベロープデータの読み出しはロングシーケンスにお
いて行い、偶数回目に波形１のエンベロープデータを、
奇数回目に波形２のエンベロープデータの読み出しを行
う。

レジスタＩＥＡＲ］、　ＥＡＲ２の値に基づいて行うエ
ンベロープデータの読み出し方についてはイニシャル処
理の項で述べたものと全く同じであり、ｌ１０２−１０
にてデータバンク１−６より読みとったデータのフォー
マット変換を行いながらレジスタΔＴｌ。

Ａｒ１．　ΔＺ１．．Δ２２．ΔＥｌ、ΔＥ２ニ格納し
ていく。

■　エンベロープ計算 エンベロープデータの読み出しにより、Δ２１゜ΔＺ２
．ΔＥｌ、ΔＥ２にデータが格納されており、またイニ
シャル処理によりＥ旧、　ＥＲ２，ＺＲＩ、　ＺＲ２に
初期値が与えられている。これらの値に応じてエンベロ
ープ割算を行う。

エンベロープ計算の基本は加算部のタイムスロット（３
）、　（５）、　（６）、　（８）である。タイムスロ
ット（３）、（５）によって波形１のエンベロープを計
算し、タイムスロット（６）、　（８）によって波形２
のエンベロープを計算する。ここで、タイムスロット（
５）。

（８）のＣ１はタイムスロット（３）、　（６）による
演算で生じたオーバーフローであるが、タイムスロット
（３Ｌ　（６）にて生じたオーバーフローがどのように
してタイムスロット（５）；　（８）で加えられるかに
ついては、アドレス発生のタイムスロット（１３）　。

（１５）で述べたものと同様である。このようにして得
られたＥＲＡ、、　ＥＲ２の値がエンベロープデータで
ある。

ところで、エンベロープ計算は各種モードによって異な
る。各種モードとは、 １）波形がＰＣＭを有する場合と有しない場合。

（ＰＣＭ　＝　１．１０） ２）　ピアノ型エンベロープの場合とオルガン型エンベ
ロープの場合。（Ｐｌｏ　＝　ｌ１０）３）　ダンパフ
ラグをオンした場合とオフした場合。（ＤＭＰ　＝　ｌ
１０） の３種である。以１：個々の場合について説明する。

ＰＣＭ＝ＯかっＰ１０二〇 初期設定はＥＲＡ、　ＥＲ２，ＺＲＩ、　Ｚｎ２トも’
Ｏ”であり、鍵が押圧されている時はレジスタ八Ｅｌ、
ΔＥ２゜ΔＺｌ、Δｚ２の値に従ってエンベロープの演
算を行う。鍵か離されると、タイムスロット（３）、　
（５）。

（６）、　（８）ノＡＺ］、　ＡＥＩ、　ＡＺ２．　Δ
Ｅ２ノ値として、ＵＣＩＦ２−３の信号処理器５−６よ
りリリースデータが発生され、レジスタΔＺｌ、ΔＥｌ
、Δ２２．ΔＥ２の値のかわりに用いられる。

なお、このモードにおいてはダンパフラグＤＭＰによっ
て演算は何ら影響はされない。

ＰＣＭ＝ＯかっＰ１０＝１ 初期設定はＥＲＡ、　ＥＲ２，ＺＲＩ、　Ｚｎ２とも’
Ｏ”であり、鍵が押圧されている時はレジスタΔＥｌ、
ΔＥ２゜ΔＺｌ、Δｚ２の値に従ってエンベロープの演
算を行う。鍵が離されると、ダンパフラグＤＭＰ＝１の
場合は引き続きレジスタΔＥｌ、へＥ２．ΔＺ］、Δｚ
２の値に従ってエンベロープの演算を行い、ダンパフラ
グＤＭＰ＝Ｏの時はＰＣＭ部０かつＰ１０＝Ｏの場合と
同じである。

ＰＣＭ部１かつＰ１０＝０ 初期設定は、ＥＡ］＝］ＦＦＦ、６．　ＥＲ２＝　Ｏ、
ＺＲ１＝　Ｏ。

ＺＲ２＝Ｏである。鍵が押圧されており、波形１がＰＣ
Ｍ部を読み出している時は初期値が保持され、ＰＣＭ部
を読み終えると、レジスタΔＥｌ、ΔＥ２゜ΔＺ１．Δ
ｚ２の値に従ってエンベロープの演算を行う。鍵が離さ
れると、波形１がＰＣＭ部に読み出しているいないに関
係なく　ＵＣＩＦ２−３の信号処理器５−６′によるリ
リースデータに基づいて演算が行われる。

即ちＰＣＭ＝ＯかつＰ１０＝Ｏの場合に帰着する。

なお、このモードにおいてはダンパフラグＤ’ＭＰによ
って演算は何ら影響を受けない。

ＰＣＭ部１かつＰ１０＝１ 初期設定は、ＥＲＡ、＝］、ＦＦＦ□６．　ＥＲ２＝　
Ｏ、ＺＲｌ、＝　Ｏ。

ＺＲ２＝Ｏである。ダンパフラグＤＭＰ＝Ｏの場合は、
１度鍵が押圧されると離鍵のタイミングには無関係に演
算が行われる。即ち、波形１がＰＣＭ部を読み出しティ
る時にはレジスタＥＲＩ、　ＥＲ２，ＺＲｌ、、　Ｚｎ
２は初期値が保持され、ＰＣＭ部を読み終えるとレジス
タΔＥｌ、ΔＥ２．Δｚ１．ΔＺ２の値に従って演算が
開始される。ダンパフラグＤＭＰ＝１の場合は、ＰＣＭ
部１かつＰ１０＝０の場合と全く同じである。

以」―述べたように、種々のモードに応じて自由にエン
ベロープ信号を発生することができる。また、ΔＥｌ、
ΔＺ】とΔＥ２．Δｚ２は全く独立に設定でき、そのデ
ータはアドレス発生の項にて明らかなとおりΔＴｌ、Δ
Ｔ２によって定まる時間で更新されるので前述の２種類
の波形データと相俟って種々の楽音が発生できる。

（発明の効果） 以−にのように本発明は楽器音の立ち」ニリ部の波形デ
ータと定常部の１周期分の波形データと、それぞれに対
する独立のエンベロープを発生して乗算するようにした
ことにより、楽器音の有する立ち上りの微妙な音色の変
化をそのまま再現することができ、定常部においては２
種類の波形に対して独立のエンベロープを掛は合わせる
ことにより音色が単調になるということもなく、全体と
して自然楽器音に非常に近い楽音を得られるものである
。

第７表 Ｘ　：　　Ｄｏｎ’ｔ　ｃａｒｅ 第１４表 （上位２ ピッ１へ） 第１５表 ｆＰ、１１男 −９アー 第１６表 第１９表 第２０表 一：　ビット処理を行わないビット

【図面の簡単な説明】

第１図（イ）は本発明における情報処理装置の一実施例
のブロック図、第１図（ロ）はマイコンによるデータ転
送のタイミング図、第１図（ハ）は本発明において用い
られている演算タイムスロットを表わす図、第２図は本
発明における楽音発生部１−５の構成図、第３図は楽音
発生部１−５におけるノートクロック発生の原理図、第
４図は楽音発生部１−５における５ＥＱ２−２の詳細図
、第５図は同じくＵＣＩＦ２−３の詳細図、第６図は同
じ＜　ＣＤＲ２−４の詳細図、第７図は同じくメモリ２
−５の詳細図、第８図は同じ＜　ＦＡ２−６の詳細図、
第９図（イ）は同じくＫＰＬＹ２−７の詳細−図、第９
図（ロ）はＭＰＬＹ２−’７にて使用している乗算器９
−１６の詳細図、第１０図は楽音発生部１−５における
Ｉｌｏ、２−１０の詳細図、第１１図（イ）は同シ＜　
ＭＳＷ２−１１（７）詳細図、第１１図（ロ）〜第１１
図（す）はＭＳＷ２−１１に用いられているスイッチの
パターン図、第１１図（ヌ）はＭＳ１１２−１．１にお
けるデータ転送のタイミング図、第１２図はデータバン
ク１−６におけるデータフォーマットを示す図、第１３
図はデータバンク１−６におけるエンベロープデータの
データフォーマットを示す図、第１４図は従来の情報処
理装置のブロック図である。 １−１・・鍵盤、■−２・・タブレット、１−３・効果
スイッチ、１−４・・・マイコン、１−５・・・楽音発
生部、１−６データバンク、１−７・・・フィルタ、２
−１・・・マスタクロック、２−２・・シーケンサ（Ｓ
ＥＱ）、２−３・・マイコンインターフェース部（Ｕｃ
ＩＦ）、２−４・比較レジスタ部（ＣＤＲ）、２−５・
・メモリ、２−６・・・フルアダ一部（ＦＡ）、２−７
・・・乗算部（ＭＰＬＹ）、２−８・・・ディジタルア
ナログコンバータ（ＤＡＣ）、２−９・・・アナログバ
ツアアメモリ部（ＡＢＭ）、２−ＩＯ・・入出力回路部
（Ｉｌｏ）、２−１トマトリックススイッチ部（ＭＳＩ
Ｊ）。 特許出願人　松下電器産業株式会社 第１図 （イン （゛υブン Ａ／Ｄ　　ＲＥＤモ＝Ｄ−

Claims (2)

【特許請求の範囲】
1. （１）楽器音の立上り部の複数周期の波形データを第１
   波形とし、楽器音の定常部の１周期の波形データを第２
   波形とし、上記第１波形に対応する音量の時間変化特性
   を第１エンベロープとし、該第１エンベロープをパラメ
   ータ化したものを第１パラメータとし、上記第２波形に
   対応する音量の時間変化特性を第２エンベロープとし、
   該第２エンベロープをパラメータ化したものを第２パラ
   メータとし、上記第１波形、第２波形、第１パラメータ
   、第２パラメータを格納するデータバンクと、 該データバンクから上記第１パラメータ、第２パラメー
   タを読み出すと共に、上記第１パラメータと第２パラメ
   ータから上記第１エンベロープと第２エンベロープを復
   元するエンベロープ形成手段と、 上記データバンクより第１波形を順次読み出し且つ第１
   波形の複数同期の波形データの最後の１周期の波形デー
   タについてはこれをくり返し読み出して上記第１エンベ
   ロープと乗算して第１データを作成すると共に、上記デ
   ータバンクより第２波形を順次くり返し読み出して上記
   第２エンベロープと乗算して第２データを作成する手段
   と、上記第１データと上記第２データとを加算して楽音
   データを作成する手段と を具備することを特徴とする電子楽器。
2. （２）前記第１エンベロープと前記第２エンベロープが
   時間軸はリニア表示、音量軸が指数表示された座標上で
   折れ線となっていて、前記第１パラメータと前記第２パ
   ラメータは自ら上記折れ線の時間長を有していて、前記
   エンベロープ形成手段は前記第２パラメータの時間長と
   前記第２パラメータの時間長を計数し、時間長の終点毎
   に前記第１パラメータと前記第２パラメータのうち該当
   する方の次データを前記データバンクより読み出す手段
   を有することを特徴とする特許請求の範囲第（１）項記
   載の電子楽器。