JPS61212899A - 電子楽器 - Google Patents
電子楽器Info
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- JPS61212899A JPS61212899A JP60053249A JP5324985A JPS61212899A JP S61212899 A JPS61212899 A JP S61212899A JP 60053249 A JP60053249 A JP 60053249A JP 5324985 A JP5324985 A JP 5324985A JP S61212899 A JPS61212899 A JP S61212899A
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- Japan
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- waveform
- latch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、デジタル信号処理により楽音を発生する電子
楽器に係り、自然楽器に近い楽音を発生するようにした
電子楽器に関する。
楽器に係り、自然楽器に近い楽音を発生するようにした
電子楽器に関する。
(従来の技術)
近年電子楽器はデジタル信号処理の導入により高度な音
づくりが可能になった。このような電子楽器は例えば特
開昭52−107823号公報に示される。
づくりが可能になった。このような電子楽器は例えば特
開昭52−107823号公報に示される。
ブロック図を第14図に示し、その動作を説明する。
300は鍵盤である。301はRナンバメモリであり、
鍵盤300にて押圧された鍵に対応する周波数情報(以
下Rナンバと称す)を発生する。302はゲートであり
タロツクφで開閉する。303は累算器であり、クロッ
クφのタイミング゛でRナンバをくり返し加算する。故
に累算器303の出力Sはクロックφが入る毎にS=O
,R,2R・と変化するが、一定数Nを越すとS−Nが
累算器303に残る。310゜320は波形メモリI、
波形モメリ■であり、累算器303の出力Sをアドレス
として2系列の波形を読み出す。故に、波形メモリI3
]0と波形メモリ)■320のア1〜レス空間がNであ
れば、出力の周波数fは となる。ここで、波形メモリl310、波形メモリ■3
20には予め対数変換された波形1ogW工。
鍵盤300にて押圧された鍵に対応する周波数情報(以
下Rナンバと称す)を発生する。302はゲートであり
タロツクφで開閉する。303は累算器であり、クロッ
クφのタイミング゛でRナンバをくり返し加算する。故
に累算器303の出力Sはクロックφが入る毎にS=O
,R,2R・と変化するが、一定数Nを越すとS−Nが
累算器303に残る。310゜320は波形メモリI、
波形モメリ■であり、累算器303の出力Sをアドレス
として2系列の波形を読み出す。故に、波形メモリI3
]0と波形メモリ)■320のア1〜レス空間がNであ
れば、出力の周波数fは となる。ここで、波形メモリl310、波形メモリ■3
20には予め対数変換された波形1ogW工。
]−ogW2がメモリされている。330は時間関数発
生器であり、時間関数f(t)を発生する。331は対
数変換器(L/LGコンバータ)である。311は加算
器でa□十a2を演算する。321は減算器で、b、−
b2を演算する。312.322は対数/リニア変換器
(LG/Lコンバータ)である。3旧は加算器である。
生器であり、時間関数f(t)を発生する。331は対
数変換器(L/LGコンバータ)である。311は加算
器でa□十a2を演算する。321は減算器で、b、−
b2を演算する。312.322は対数/リニア変換器
(LG/Lコンバータ)である。3旧は加算器である。
350はエンベロープ発生器である。342は乗算器で
あり、加算器341の出力とエンベロープ発生器350
の出力の乗算を行う。343はD/Aコンバータである
。
あり、加算器341の出力とエンベロープ発生器350
の出力の乗算を行う。343はD/Aコンバータである
。
344はアンプ、345はスピーカである。第14図の
動作を説明すると、押鍵により時間関数発生器330が
時間関数、f(t)を発生する。1、/LGコンバータ
331により時間関数f(t)は]、logf(t)に
変換される。
動作を説明すると、押鍵により時間関数発生器330が
時間関数、f(t)を発生する。1、/LGコンバータ
331により時間関数f(t)は]、logf(t)に
変換される。
一方前述のとおり波形メモリ13]、0.波形メモリ■
320が式(1)で与えられる周波数で波形]、ogw
□。
320が式(1)で与えられる周波数で波形]、ogw
□。
]、og’W2を出力する。故に加算器311の出力は
1ogW、 +]og f(t)、減算器321の出力
はlogW2− log f(t)となり、L G /
Lコンバータ312の出力はWIXf<1:)、I−
G / Lコンバータ322の出力はW2/f(t)と
なる。故に加算器341の出力は、w、x f(t)
+ W2/ f(t)となり、乗算器342によってエ
ンベロープ発生器350の発生するエンベロープ信号が
乗算され、1)/Aコンバータ343、アンプ344を
介してスピーカ345より楽音が出力される。
1ogW、 +]og f(t)、減算器321の出力
はlogW2− log f(t)となり、L G /
Lコンバータ312の出力はWIXf<1:)、I−
G / Lコンバータ322の出力はW2/f(t)と
なる。故に加算器341の出力は、w、x f(t)
+ W2/ f(t)となり、乗算器342によってエ
ンベロープ発生器350の発生するエンベロープ信号が
乗算され、1)/Aコンバータ343、アンプ344を
介してスピーカ345より楽音が出力される。
(発明が解決しようとする問題点)
しかしながら」1記のような従来の構成では、2波形の
混合比率を時間的に変化させるのみなので、例えば楽器
の音色は立ち上り部に特徴があるが、2波混合では立ち
」ニリ部の微妙な音色の変化を再現するにはどうしても
無理がある。本発明は上記の問題点に鑑み、楽器音の立
ち上り部の微妙な音色の変化をも再現でき得るようにし
た電子楽器を提供するものである。
混合比率を時間的に変化させるのみなので、例えば楽器
の音色は立ち上り部に特徴があるが、2波混合では立ち
」ニリ部の微妙な音色の変化を再現するにはどうしても
無理がある。本発明は上記の問題点に鑑み、楽器音の立
ち上り部の微妙な音色の変化をも再現でき得るようにし
た電子楽器を提供するものである。
(問題点を解決するための手段)
上記問題を解決するために、本発明の電子楽器は、楽器
音の立ち上り部の複数周期の波形データを第1波形とし
、楽器音の定常部の1周期の波形データを第2波形とし
、上記第1波形に対応する音量の時間変化特性を第1エ
ンベロープとし、該第1エンベロープをパラメータ化し
たものを第1パラメータとし、上記第2波形に対応する
音量の時間変化特性を第2エンベロープとし、該第2エ
ンベロープをパラメータ化したものを第2パラメータと
し、上記第1波形、第2波形、第1パラメータ、第2パ
ラメータを格納するデータバンクを有していて、該デー
タバンクから」二記憶1パラメータ、第2パラメータを
読み出すと共に、上記第1パラメータと第2パラメータ
から上記第1エンベロープと第2エンベロープを復元す
るエンベロープ形成手段と、上記データバンクより第1
波形を順次読み出し且つ第1波形の複数周期の波形デー
タの最後の1−周期の波形データについてはこれをくり
返し読み出して上記第1エンベロープと乗算して第1デ
ータを作成すると共に、−1−記データバンクより第2
波形を順次くり返し読み出して−1−記憶2エンベロー
プと乗算して第2データを作成する手段と、−1−記憶
1データと」二記憶2データとを加算して楽音データを
作成する手段を具備するものである。
音の立ち上り部の複数周期の波形データを第1波形とし
、楽器音の定常部の1周期の波形データを第2波形とし
、上記第1波形に対応する音量の時間変化特性を第1エ
ンベロープとし、該第1エンベロープをパラメータ化し
たものを第1パラメータとし、上記第2波形に対応する
音量の時間変化特性を第2エンベロープとし、該第2エ
ンベロープをパラメータ化したものを第2パラメータと
し、上記第1波形、第2波形、第1パラメータ、第2パ
ラメータを格納するデータバンクを有していて、該デー
タバンクから」二記憶1パラメータ、第2パラメータを
読み出すと共に、上記第1パラメータと第2パラメータ
から上記第1エンベロープと第2エンベロープを復元す
るエンベロープ形成手段と、上記データバンクより第1
波形を順次読み出し且つ第1波形の複数周期の波形デー
タの最後の1−周期の波形データについてはこれをくり
返し読み出して上記第1エンベロープと乗算して第1デ
ータを作成すると共に、−1−記データバンクより第2
波形を順次くり返し読み出して−1−記憶2エンベロー
プと乗算して第2データを作成する手段と、−1−記憶
1データと」二記憶2データとを加算して楽音データを
作成する手段を具備するものである。
(作用)
本発明は」1記した構成によって押鍵により予め楽器音
の立ち」ニリ部を記録しである波形メモリを読み出し、
次いで2波にそれぞれ独立のエンベロープを掛は合わせ
たものを加算するようにして楽音とするようにしている
ので自然楽器における音の立ち上り部における微妙な変
化が再現でき、しかも定常部においても2波に独立のエ
ンベロープを掛は合わせることにより音色が単調になる
ことなく楽音の発生でできることになる。
の立ち」ニリ部を記録しである波形メモリを読み出し、
次いで2波にそれぞれ独立のエンベロープを掛は合わせ
たものを加算するようにして楽音とするようにしている
ので自然楽器における音の立ち上り部における微妙な変
化が再現でき、しかも定常部においても2波に独立のエ
ンベロープを掛は合わせることにより音色が単調になる
ことなく楽音の発生でできることになる。
(実施例)
以下図面に基つき本発明の1実施例を説明する。
第1図は本発明による情報処理装置を電子楽器に用いた
場合のブロック図である。この第1図を説明すると、1
−1は鍵盤である。1−2はタブレットであり、本電子
楽器より出力される楽音の音色の選択を指示する操作部
である。1−3は効果スイッチであり、楽音に対する各
種の効果の制御、例えばヴイブラ−1へ、1〜レモロ等
の効果のオン・オフを指示するスイッチである。1−4
はマイコン(マイクロコンピュータ)であり、例えはイ
ンテル社のマイコン8049等が相当する。1−5は楽
音発生部であり、マイコン1−4より与えられた制御信
号に基づいて波形演算、周波数演算を行う。■−6はデ
ータバンクであり、楽音発生部1−5にて使用する波形
データやエンベロープデータが格納されているROM
(続出専用メモリ)である。1づはフィルタであり、楽
音発生部1−5より出力される楽音信号の折り返しノイ
ズを除去する。■−8はスピーカである。
場合のブロック図である。この第1図を説明すると、1
−1は鍵盤である。1−2はタブレットであり、本電子
楽器より出力される楽音の音色の選択を指示する操作部
である。1−3は効果スイッチであり、楽音に対する各
種の効果の制御、例えばヴイブラ−1へ、1〜レモロ等
の効果のオン・オフを指示するスイッチである。1−4
はマイコン(マイクロコンピュータ)であり、例えはイ
ンテル社のマイコン8049等が相当する。1−5は楽
音発生部であり、マイコン1−4より与えられた制御信
号に基づいて波形演算、周波数演算を行う。■−6はデ
ータバンクであり、楽音発生部1−5にて使用する波形
データやエンベロープデータが格納されているROM
(続出専用メモリ)である。1づはフィルタであり、楽
音発生部1−5より出力される楽音信号の折り返しノイ
ズを除去する。■−8はスピーカである。
次に第1図(イ)に示す電子楽器の動作を説明する。マ
イコン1−4は内部に予め書き込まれた命令に従って、
鍵盤]−1、タブレット1−2、効果スイッチ1−3の
状態を順次検索する。またマイコン1−4は=7− 鍵盤1−1における鍵のON / OFFの状態に基づ
いて押圧されている鍵のコードを楽音発生部1−5の複
数のチャンネルに割り当てる割り当て信号を送出すると
ともに、タブレット1−2、効果スイッチ1−3の状態
に応じて制御データを送出する。楽音発生部1−5にお
いては、マイコン1−4より送出される割り当て信号及
びその他の制御信号を内部のレジスタに取り込み、これ
らの信号に基づいてデータバンク1−6より必要な波形
データ、エンベロープデータを読み出しながら楽音信号
の合成を行う。この楽音発生部1−5において合成され
た楽音信号は、フィルタ1−7を通してスピーカ1−8
へと送られ楽音を発生する。
イコン1−4は内部に予め書き込まれた命令に従って、
鍵盤]−1、タブレット1−2、効果スイッチ1−3の
状態を順次検索する。またマイコン1−4は=7− 鍵盤1−1における鍵のON / OFFの状態に基づ
いて押圧されている鍵のコードを楽音発生部1−5の複
数のチャンネルに割り当てる割り当て信号を送出すると
ともに、タブレット1−2、効果スイッチ1−3の状態
に応じて制御データを送出する。楽音発生部1−5にお
いては、マイコン1−4より送出される割り当て信号及
びその他の制御信号を内部のレジスタに取り込み、これ
らの信号に基づいてデータバンク1−6より必要な波形
データ、エンベロープデータを読み出しながら楽音信号
の合成を行う。この楽音発生部1−5において合成され
た楽音信号は、フィルタ1−7を通してスピーカ1−8
へと送られ楽音を発生する。
第1図(ロ)にマイコン1−4より楽音発生部1−5へ
データを転送する場合のタイミング図を示す。また、第
1表にマイコン1−4より楽音発生部1−5へ送出する
データの内容を示す。第1表において、NODはノー1
〜オクターブデータであり、ノートデータNDとオクタ
ーブデータOCT及びキーオンデータKonより成って
いる。その具体的な内容は第2表にNODのビット構成
が示してあり、第3表にノートデータNDと音名との対
応が示してあり、第4表にオクターブデータOCTと音
域との対応が示しである。即ち仮に楽音発生部1−5に
対しGIというノートの第6オクターブの音(以下G#
6と略す)をチャンネル1より出力したい時には第1図
(ロ)におけるアドレスとして00000001.、デ
ータとして10011110をマイコン1−4より送出
することになる。
データを転送する場合のタイミング図を示す。また、第
1表にマイコン1−4より楽音発生部1−5へ送出する
データの内容を示す。第1表において、NODはノー1
〜オクターブデータであり、ノートデータNDとオクタ
ーブデータOCT及びキーオンデータKonより成って
いる。その具体的な内容は第2表にNODのビット構成
が示してあり、第3表にノートデータNDと音名との対
応が示してあり、第4表にオクターブデータOCTと音
域との対応が示しである。即ち仮に楽音発生部1−5に
対しGIというノートの第6オクターブの音(以下G#
6と略す)をチャンネル1より出力したい時には第1図
(ロ)におけるアドレスとして00000001.、デ
ータとして10011110をマイコン1−4より送出
することになる。
次に、PDDはピッチデチューンデータであり調律をず
らすための8 bitのデータである。PDDは2の補
数表示にて表されており、可変範囲は−128〜+12
7の256通りである。RLDはリリースデータで、キ
ーオフ後の減衰特性を制御する4 bitのデータであ
る。VOLはボリュームフラグであり、このビットをパ
1”にすると後述のボリュームデータVLDに応じて楽
音発生部1−5からの楽音信号の出力レベル制御を可能
にするものである。DMPはダンパフラグであり、ピア
ノタイプエンベロープの場合のキーオフ後の減衰を急速
な減衰にせしめるフラグであり、DMP=1の時に機能
する。Sol、はソロフラグであり、他のチャンネルと
同音名の楽音がアサインされた時にそのチャンネルの発
生している楽音とこれから発生しようとしている楽音の
位相特性を合わすか否かを選択するフラグであり、5Q
L=]−の時には位相合わせをキャンセルする。
らすための8 bitのデータである。PDDは2の補
数表示にて表されており、可変範囲は−128〜+12
7の256通りである。RLDはリリースデータで、キ
ーオフ後の減衰特性を制御する4 bitのデータであ
る。VOLはボリュームフラグであり、このビットをパ
1”にすると後述のボリュームデータVLDに応じて楽
音発生部1−5からの楽音信号の出力レベル制御を可能
にするものである。DMPはダンパフラグであり、ピア
ノタイプエンベロープの場合のキーオフ後の減衰を急速
な減衰にせしめるフラグであり、DMP=1の時に機能
する。Sol、はソロフラグであり、他のチャンネルと
同音名の楽音がアサインされた時にそのチャンネルの発
生している楽音とこれから発生しようとしている楽音の
位相特性を合わすか否かを選択するフラグであり、5Q
L=]−の時には位相合わせをキャンセルする。
TABはタブレフ1〜データであり、第1図におけるタ
ブレッhl−2により指定されるデータがこの5bit
に入る。PEはピッチエクステントフラグで、このピッ
1−を°′1”にしたチャンネルにはピッチエクステン
トがかかる。VLDはボリュームデータであり、前述の
ボリュームフラグVOLとともにチャンネルから出力さ
れる楽音のレベルを8bitの細かさで制御する。なお
、これら一連のデータはすべてチャンネルごとに独立に
設定できるものである。
ブレッhl−2により指定されるデータがこの5bit
に入る。PEはピッチエクステントフラグで、このピッ
1−を°′1”にしたチャンネルにはピッチエクステン
トがかかる。VLDはボリュームデータであり、前述の
ボリュームフラグVOLとともにチャンネルから出力さ
れる楽音のレベルを8bitの細かさで制御する。なお
、これら一連のデータはすべてチャンネルごとに独立に
設定できるものである。
次に、楽音発生部1−5における演算シーケンスについ
て説明する。
て説明する。
第5表及び第6表に楽音発生部1−5の演算シーケンス
を示す。本楽音発生部J−5においては、短い演算サイ
クルでより多くのデータ処理を行うために演算シーケン
スがイニシャルモード、ノーマルモードの2つのモード
を有し、更に上記両モードがそれぞれロングシーケンス
、ショー1−シーケンスに分かれている。また、イニシ
ャルモードショートシーケンス及びノーマルモードロン
クシ−ケンスはそれぞれEVEN、 ODDの2つの状
態を有している。
を示す。本楽音発生部J−5においては、短い演算サイ
クルでより多くのデータ処理を行うために演算シーケン
スがイニシャルモード、ノーマルモードの2つのモード
を有し、更に上記両モードがそれぞれロングシーケンス
、ショー1−シーケンスに分かれている。また、イニシ
ャルモードショートシーケンス及びノーマルモードロン
クシ−ケンスはそれぞれEVEN、 ODDの2つの状
態を有している。
イニシャルモードはマイコン1−4が楽音発生部1−5
に対して新たな楽音の発生を命令した際に楽音発生部1
−5におけるマイコン1−4より指定されたチャンネル
について種々のレジスタ等の初期設定を行うモードであ
りロングシーケンスより開始され、ショートシーケンス
を2回行った後ノーマルモードに入る。このイニシャル
モードにおける2回のショートシーケンスについて1回
目がODD、2回目がEVENのショー1ヘシーケンス
となる。このイニシャルモード終了後、ノーマルモード
に移るが、ショー1ヘシーケンス6回の後ロングシーケ
ンス1回がくることになる。
に対して新たな楽音の発生を命令した際に楽音発生部1
−5におけるマイコン1−4より指定されたチャンネル
について種々のレジスタ等の初期設定を行うモードであ
りロングシーケンスより開始され、ショートシーケンス
を2回行った後ノーマルモードに入る。このイニシャル
モードにおける2回のショートシーケンスについて1回
目がODD、2回目がEVENのショー1ヘシーケンス
となる。このイニシャルモード終了後、ノーマルモード
に移るが、ショー1ヘシーケンス6回の後ロングシーケ
ンス1回がくることになる。
本実施例では各チャンネル毎に、独立した2系統の波形
と独立した2系統のエンベロープとを掛は合わせるよう
になっており、更にピッチの細かな調整機能をも有して
いるが、これらの演算処理を時分割で8チャンネル分行
うためには多大な演算ステップが必要となる。そこで短
いサイクルで?寅算しないといけないものをショートシ
ーケンスとし、演算頻度の低いもの、つまり長いサイク
ルでf寅算してもよいものをロングシーケンスとする。
と独立した2系統のエンベロープとを掛は合わせるよう
になっており、更にピッチの細かな調整機能をも有して
いるが、これらの演算処理を時分割で8チャンネル分行
うためには多大な演算ステップが必要となる。そこで短
いサイクルで?寅算しないといけないものをショートシ
ーケンスとし、演算頻度の低いもの、つまり長いサイク
ルでf寅算してもよいものをロングシーケンスとする。
そしてショートシーケンスの間にロングシーケンスを挿
入することにより演算の効率化を図っている。
入することにより演算の効率化を図っている。
第1図(ハ)にシミートシーケンス、ロングシーケンス
のタイミンク図を示す。第1図(ハ)に示すとおり、シ
ョートシーケンス(0)〜(10)の11のタイムスロ
ットより成っており、ロングシーケンスは(11)〜(
19)の9のタイムスロットより成っている。個々のタ
イムスロットは250nsであり、4分割されてψ1.
ψ3のノンオーバーラツプの2相クロツクとともに全体
のシステムが動作している。
のタイミンク図を示す。第1図(ハ)に示すとおり、シ
ョートシーケンス(0)〜(10)の11のタイムスロ
ットより成っており、ロングシーケンスは(11)〜(
19)の9のタイムスロットより成っている。個々のタ
イムスロットは250nsであり、4分割されてψ1.
ψ3のノンオーバーラツプの2相クロツクとともに全体
のシステムが動作している。
ショートシーケンスとロングシーケンスの関係は、−1
2= ショートシーケンスがチャンネルOからチャンネル7ま
で8回くり返されるごとに1チャンネル分のロングシー
ケンスが入る。故に、例えばチャンネル3のショー1〜
シーケンスは11X8+9の97タイムスロツトごとに
]回、ロングシーケンスは97×8の776タイムスロ
ツ1〜ごとに1回の割で現われることになる。更に、ノ
ーマルモードのロングシーケンスにはEVENとODD
の2つの状態があるため、776X2の1552タイム
スロツトを周期としてシステムが動作しているものであ
る。
2= ショートシーケンスがチャンネルOからチャンネル7ま
で8回くり返されるごとに1チャンネル分のロングシー
ケンスが入る。故に、例えばチャンネル3のショー1〜
シーケンスは11X8+9の97タイムスロツトごとに
]回、ロングシーケンスは97×8の776タイムスロ
ツ1〜ごとに1回の割で現われることになる。更に、ノ
ーマルモードのロングシーケンスにはEVENとODD
の2つの状態があるため、776X2の1552タイム
スロツトを周期としてシステムが動作しているものであ
る。
次に、第5表及び第6表に基づいて個々の演算シーケン
スについて説明する。前述のように、楽音発生部1−5
は新たな押鍵によりイニシャルモードロングシーケンス
より開始するようになっているのでイニシャルモードロ
ングシーケンスよりタイムスロット別に説明を行う。
スについて説明する。前述のように、楽音発生部1−5
は新たな押鍵によりイニシャルモードロングシーケンス
より開始するようになっているのでイニシャルモードロ
ングシーケンスよりタイムスロット別に説明を行う。
加算部
(1,3) PDD + PED −) PDR(15
) 0 →TRI (16) O→ TR2 (1,7) 0 −+ ZRI(]8)
O−+ZR2 タイムスロツ1〜(13)の意味するところは、PDD
というレジスタの内容とPEDというレジスタの内容を
加算して1)DRというレジスタに格納するということ
である。タイムスロット(15)〜(18)は、TR1
,。
) 0 →TRI (16) O→ TR2 (1,7) 0 −+ ZRI(]8)
O−+ZR2 タイムスロツ1〜(13)の意味するところは、PDD
というレジスタの内容とPEDというレジスタの内容を
加算して1)DRというレジスタに格納するということ
である。タイムスロット(15)〜(18)は、TR1
,。
TR2,ZRI、 Zn2というレジスタにOを書き込
むということである。
むということである。
ゲニ9.t<−>り潔み出し音W
(12) 酊D −+ HAD −+ t(A
D(14,) HAD −+ C0NT −+
C0NT、 1)IFI(16)〜(17) IIA
D −+ STE −+ [EARlこれらの意味す
るところは、左端にあるデータ(例えはタイムスロッ1
〜(14)ならばIIADというデータ)をアドレスと
してデータバンク1−6より中央に記載のC(] N
Tというデータを読み出し、右端にある名前のレジスタ
C0NT及びDIFIに格納するということである。
D(14,) HAD −+ C0NT −+
C0NT、 1)IFI(16)〜(17) IIA
D −+ STE −+ [EARlこれらの意味す
るところは、左端にあるデータ(例えはタイムスロッ1
〜(14)ならばIIADというデータ)をアドレスと
してデータバンク1−6より中央に記載のC(] N
Tというデータを読み出し、右端にある名前のレジスタ
C0NT及びDIFIに格納するということである。
イニシャルモードシーケンス
加算部
(]) PDR+ JD L、B、 ; O−>
ER2/](3) ORG +OCT + 1→1II
E2→ΔIIAR(4) D、B、 + EARI
→EAR2(6)0 →WR] (8)0 →E旧 (9)0 →1tlE2 (1,0) O→IIEI、 1tlR2タイム
スロッ1−0)におけるO→ER2/、1はショー1〜
シーケンス1回目即ち000時にはER2,2回目即ち
EVEN時にはE旧というレジスタに0を書き込むこと
を意味する。またり、B、とは、PDR十JDの演算結
果をレジスタに格納せずに、Lバス(後述)を介して乗
算部(後述)に送出することを意味する。タイムスロッ
ト(3)においては、演算結果を一度WE2−15= というレジスタに格納した後デコードしてΔ111AR
に格納することを意味する。タイムスロッI−(4)に
おけるり、B、は、後述のデータバンク読み出し部によ
って得られる値をレジスタ等を介さすDバス(後述)を
介して加算器に送出することを意味する。
ER2/](3) ORG +OCT + 1→1II
E2→ΔIIAR(4) D、B、 + EARI
→EAR2(6)0 →WR] (8)0 →E旧 (9)0 →1tlE2 (1,0) O→IIEI、 1tlR2タイム
スロッ1−0)におけるO→ER2/、1はショー1〜
シーケンス1回目即ち000時にはER2,2回目即ち
EVEN時にはE旧というレジスタに0を書き込むこと
を意味する。またり、B、とは、PDR十JDの演算結
果をレジスタに格納せずに、Lバス(後述)を介して乗
算部(後述)に送出することを意味する。タイムスロッ
ト(3)においては、演算結果を一度WE2−15= というレジスタに格納した後デコードしてΔ111AR
に格納することを意味する。タイムスロッI−(4)に
おけるり、B、は、後述のデータバンク読み出し部によ
って得られる値をレジスタ等を介さすDバス(後述)を
介して加算器に送出することを意味する。
乗算部
(4)〜(6) C,B、 X CNI→FR上記の
C,B、は、加算部にて得られた結果をレジスタを介さ
ずに乗算部に直接入力することを意味しこの場合におい
てはタイムスロット(1)にて得られたPDR+ 、1
0の演算結果を意味する。
C,B、は、加算部にて得られた結果をレジスタを介さ
ずに乗算部に直接入力することを意味しこの場合におい
てはタイムスロット(1)にて得られたPDR+ 、1
0の演算結果を意味する。
データバンク1に隅↓皿
(1) IIAD→ ΔSTE −+ A、B。
(3)〜(4) EARl、/2→E1/2→ ΔTl
/2.ΔEl/2゜Δz1/2 (6)−(7) HAD−+5TII/ΔSTu −+
5T11/WARここでタイムスロッh(1)のA、
B、は、データバンク読み出しによって得られた値をレ
ジスタ等を介ざすに直接加算部のへ入力へ入力すること
を意味する。また、タイムスロット(6)〜(7)のS
Tυ/ΔSTW −+ STW/l1lARは、ショー
l−シーケンス1回目即ち000時にはSTWというデ
ータを読み出して5Tlllというレジスタに格納し、
2回目即ちEVEN時にはΔSTWというデータを読み
出してWARというレジスタに格納することを意味する
。
/2.ΔEl/2゜Δz1/2 (6)−(7) HAD−+5TII/ΔSTu −+
5T11/WARここでタイムスロッh(1)のA、
B、は、データバンク読み出しによって得られた値をレ
ジスタ等を介ざすに直接加算部のへ入力へ入力すること
を意味する。また、タイムスロット(6)〜(7)のS
Tυ/ΔSTW −+ STW/l1lARは、ショー
l−シーケンス1回目即ち000時にはSTWというデ
ータを読み出して5Tlllというレジスタに格納し、
2回目即ちEVEN時にはΔSTWというデータを読み
出してWARというレジスタに格納することを意味する
。
次にノーマルモードについて説明する。
ノーマルモードラ9−トシーケンス
第6表において*印のついている箇所は、ノートクロッ
クが発生した後の最蛤のショートシーケンスのみでその
演算が行われるものであり、この動作を制御するフラグ
を計算要求フラグCLRQと呼ぶことにする。
クが発生した後の最蛤のショートシーケンスのみでその
演算が行われるものであり、この動作を制御するフラグ
を計算要求フラグCLRQと呼ぶことにする。
加算部
(1) uE2 + WEI →L、B。
(2) 5TII +IIAR→D、B、 ’、 ’B
、B。
、B。
(3) ZRI + ΔZl →ZRI(4
) DTFI + C,B、 → D、
B。
) DTFI + C,B、 → D、
B。
(5) ERI+ΔEl 十(j −> ERI(6)
ZR2+ΔZ2 −) Zn2(7) WAR十Δ
WAR−+INAR*(8) ’ ER2+ΔE2 +
Cj→ER2(9)FR十CDR−+CDト ここで、タイムスロッh(])のり、B、は、演算結果
をレジスタを介さず直接乗算部へ入力することを意味す
る。タイムスロット(2)のl)、B、、 B、B、は
同様に演算結果を直接データバンク読み出し部及び加算
部のB入力へ入力することを意味する。タイムスロット
(4)におけるC、B、は、加算部の演算結果をレジス
タを介さずに直接入力することを意味し、この場合はタ
イムスロット(2)における5TIIl+ IIIAR
ノ演算結果が入力される。また、D、B。
ZR2+ΔZ2 −) Zn2(7) WAR十Δ
WAR−+INAR*(8) ’ ER2+ΔE2 +
Cj→ER2(9)FR十CDR−+CDト ここで、タイムスロッh(])のり、B、は、演算結果
をレジスタを介さず直接乗算部へ入力することを意味す
る。タイムスロット(2)のl)、B、、 B、B、は
同様に演算結果を直接データバンク読み出し部及び加算
部のB入力へ入力することを意味する。タイムスロット
(4)におけるC、B、は、加算部の演算結果をレジス
タを介さずに直接入力することを意味し、この場合はタ
イムスロット(2)における5TIIl+ IIIAR
ノ演算結果が入力される。また、D、B。
はその演算結果を直接データバンク読み出し部へ入力す
ることを意味する。タイムスロット(5)及び(8)の
Ciは、それぞれタイムスロツh(3)及び(6)にお
ける演算のくり」ニリ(キャリー)を加えるという意味
である。
ることを意味する。タイムスロット(5)及び(8)の
Ciは、それぞれタイムスロツh(3)及び(6)にお
ける演算のくり」ニリ(キャリー)を加えるという意味
である。
來1皿
(1)〜(3)すRj十ER2→すE21(4)〜(6
) ’C1B、 X CN →(DAC)(7)〜
(9) 1dRI X ERI →IAE] *こ
こで、タイムスロツ1〜(4)〜(6)のC,B、とは
加算部の出力をレジスタ等を介さず直接乗算部へ入力す
ることを意味する。この場合は、タイムスロット(1)
のWEZ +fil旧の演算結果に相当する。また(D
AC)とあるのは、この演算結果をDAC(DAコンバ
ータ;後述)に入力することを表す。
) ’C1B、 X CN →(DAC)(7)〜
(9) 1dRI X ERI →IAE] *こ
こで、タイムスロツ1〜(4)〜(6)のC,B、とは
加算部の出力をレジスタ等を介さず直接乗算部へ入力す
ることを意味する。この場合は、タイムスロット(1)
のWEZ +fil旧の演算結果に相当する。また(D
AC)とあるのは、この演算結果をDAC(DAコンバ
ータ;後述)に入力することを表す。
データバンク読み出し部
(4)〜(5) C,B、→す1→υ旧中(7)〜(
8) C,B、→Wl→WR2*ここで、タイムスロ
ツh(4)〜(5)のC,B、は加算部の演算結果を直
接データバンク読み出し部へ入力してデータバンク1−
6のアドレスとすることを意味し、この場合は加算部に
おけるタイムスロット(2)のSTW +IIARの演
算結果に相当する。タイムスロット(7)〜(8)のC
,B、も同様にタイムスロット(4)のDIFI +(
STW +IIAR)の演算結果に相当する。
8) C,B、→Wl→WR2*ここで、タイムスロ
ツh(4)〜(5)のC,B、は加算部の演算結果を直
接データバンク読み出し部へ入力してデータバンク1−
6のアドレスとすることを意味し、この場合は加算部に
おけるタイムスロット(2)のSTW +IIARの演
算結果に相当する。タイムスロット(7)〜(8)のC
,B、も同様にタイムスロット(4)のDIFI +(
STW +IIAR)の演算結果に相当する。
ロングシーケンス
加算部
(13) ΔTl/2 + TRI/2
→TR1/2(1,4) PDR十JD
−+ ’L、B。
→TR1/2(1,4) PDR十JD
−+ ’L、B。
(15) ΔEARI/2 + EARL/2 +
Cj →EAR1,/2(16) PDD + PE
D −+ PDRここで、タイムスロッ
ト(14)のり、B、は、加算部の演算結果即ちPDR
十JDの値をレジスタを介さず直接乗算部へ入力するこ
とを意味する。タイムスロッh(15)のCjはタイム
スロット(13)の演算を行った結果生じるくり一1ニ
リ(キャリー)を意味する。
Cj →EAR1,/2(16) PDD + PE
D −+ PDRここで、タイムスロッ
ト(14)のり、B、は、加算部の演算結果即ちPDR
十JDの値をレジスタを介さず直接乗算部へ入力するこ
とを意味する。タイムスロッh(15)のCjはタイム
スロット(13)の演算を行った結果生じるくり一1ニ
リ(キャリー)を意味する。
乗算部
(16)〜(1,8) cN十C,B、→FRここで、
C,B、は加算部における演算結果をレジスタを介さす
直接乗算部へ入力することを意味し、この場合は加算部
タイムスロット(14)におけるPDR十JDの演算結
果が入力される。
C,B、は加算部における演算結果をレジスタを介さす
直接乗算部へ入力することを意味し、この場合は加算部
タイムスロット(14)におけるPDR十JDの演算結
果が入力される。
データバンク読み出し部
(14)〜(15) EAR2/1→E2/1→ Δ
T2/1゜ΔE2/1. AZ2/] ここで、2/Iというのは、奇数回目、即ちODD時に
は2(例えばE2/1ならばH2)、偶数回目、即ちE
VEN時には1(同E’l)となることを意味し、EV
EN、ODDで別のデータを読み出し、別のレジスタへ
格納することを意味する。
T2/1゜ΔE2/1. AZ2/] ここで、2/Iというのは、奇数回目、即ちODD時に
は2(例えばE2/1ならばH2)、偶数回目、即ちE
VEN時には1(同E’l)となることを意味し、EV
EN、ODDで別のデータを読み出し、別のレジスタへ
格納することを意味する。
第2図は第1図(イ)における楽音発生部1−5の詳細
な図である。まずこの図を用いて各ブロックの機能の概
略を説明すると、2−1はマスタクロックであり、ここ
ではf =8.OO(ln6MIIzのものを用いてい
る。2−2はシーケンサ(以下5FiQと称す)であり
、マスタクロック2−1によるクロック信号を分周し1
、楽音発生部1−5全体におけるシーケンス信号(以下
SQ倍信号称す)及び各種制御信号を発生する。2−3
はマイコンインターフェース部(以下UCIFと称す)
であり、第1表にて示される各種データをマイコン】−
4が楽音発生部1−5とは非同期で送出しているが、こ
のデータを取り込み、SEQにより発生されるSQ倍信
号の同期をとる回路である。更にフラグKonによりイ
ニシャルモード、ノーマルモードのモード切りかえを指
示するフラグINiを発生する。
な図である。まずこの図を用いて各ブロックの機能の概
略を説明すると、2−1はマスタクロックであり、ここ
ではf =8.OO(ln6MIIzのものを用いてい
る。2−2はシーケンサ(以下5FiQと称す)であり
、マスタクロック2−1によるクロック信号を分周し1
、楽音発生部1−5全体におけるシーケンス信号(以下
SQ倍信号称す)及び各種制御信号を発生する。2−3
はマイコンインターフェース部(以下UCIFと称す)
であり、第1表にて示される各種データをマイコン】−
4が楽音発生部1−5とは非同期で送出しているが、こ
のデータを取り込み、SEQにより発生されるSQ倍信
号の同期をとる回路である。更にフラグKonによりイ
ニシャルモード、ノーマルモードのモード切りかえを指
示するフラグINiを発生する。
2−4は比較レジスタ部(以下CDRと称す)であり、
前記演算シーケンスで示したレジスタCI)R8チャン
ネル分とマスタクロックを順次分周して得た10ピッi
−の分周信号とを比較し、8チャンネル分のノートクロ
ックと計算要求フラグC1、RQを発生する。
前記演算シーケンスで示したレジスタCI)R8チャン
ネル分とマスタクロックを順次分周して得た10ピッi
−の分周信号とを比較し、8チャンネル分のノートクロ
ックと計算要求フラグC1、RQを発生する。
2−5はランダムアクセスメモリ部(以下メモリと称す
)で、楽音発生部1.−5内で行われる種々の演算結果
を記憶する。2−6はフルアダ一部(以下FAと称す)
であり、各種データの加算を行う16ビツトのフルアダ
ーを内蔵している。2−7は乗算部(以下MPI、■と
称す)であり、 (2の補数の12bj、t) X (絶対値]0bit
;)の演算を行う乗算器を有している。2−8はデジタ
ルアナログコンバータ(以下DACと称す)であり、M
PLY2−7より出力されるデジタルの楽音データをア
ナログの楽音データに変換する。2−9はアナログバッ
ファメモリ部(以下ABMと称す)で、DAC2−8よ
りマシンサイクル周期で発生される楽音データをCDR
2−4により発生されるノー1〜クロツクによる゛音程
同期への変換を行う。ABM2−9の機能及び構成は特
開昭59−21.40f]]号公報に示されているアナ
ログバッファメモリと同様のものである。2−10は入
出力回路部(以下■10と称す)であり、データバンク
1−6ヘアドレス信号を送出し、そのアドレス信号に対
応した波形データ、エンベロープデータの読み出しを行
い、必要に応じて読み出したデータのデータ変換を行う
。2−11はマトリックススイッチ部(以下MSすと称
す)であり、UCIF2〜3、CDR2−4、メモリ2
−5に接続された横方向のパスライン(HA。
)で、楽音発生部1.−5内で行われる種々の演算結果
を記憶する。2−6はフルアダ一部(以下FAと称す)
であり、各種データの加算を行う16ビツトのフルアダ
ーを内蔵している。2−7は乗算部(以下MPI、■と
称す)であり、 (2の補数の12bj、t) X (絶対値]0bit
;)の演算を行う乗算器を有している。2−8はデジタ
ルアナログコンバータ(以下DACと称す)であり、M
PLY2−7より出力されるデジタルの楽音データをア
ナログの楽音データに変換する。2−9はアナログバッ
ファメモリ部(以下ABMと称す)で、DAC2−8よ
りマシンサイクル周期で発生される楽音データをCDR
2−4により発生されるノー1〜クロツクによる゛音程
同期への変換を行う。ABM2−9の機能及び構成は特
開昭59−21.40f]]号公報に示されているアナ
ログバッファメモリと同様のものである。2−10は入
出力回路部(以下■10と称す)であり、データバンク
1−6ヘアドレス信号を送出し、そのアドレス信号に対
応した波形データ、エンベロープデータの読み出しを行
い、必要に応じて読み出したデータのデータ変換を行う
。2−11はマトリックススイッチ部(以下MSすと称
す)であり、UCIF2〜3、CDR2−4、メモリ2
−5に接続された横方向のパスライン(HA。
HB、 IIc、 +10. IIB、 11Lの各バ
ス)とFA2−6、阿円、Y2−7、Ilo 2−10
へ接続されている縦方向のパスライン(A、B、C,D
、Lの各バス)とを、SQ倍信号応じて接続する回路で
ある。これらの回路により第5表及び第6表に示す演算
シーケンスを実行するものである。
ス)とFA2−6、阿円、Y2−7、Ilo 2−10
へ接続されている縦方向のパスライン(A、B、C,D
、Lの各バス)とを、SQ倍信号応じて接続する回路で
ある。これらの回路により第5表及び第6表に示す演算
シーケンスを実行するものである。
次に個々のブロックについて説明する。
第4図は第2図における5EQ2−2の詳細図である。
4−1はカウンタであり、マスタクロックを分周し、第
1図(ハ)に示す種々のタイミング信号を発生する。T
Sは第1図(ハ)におけるタイムスロットを表す信号で
あり、ClICはチャンネルコードであり、第1−図(
ハ)におけるチャンネルの番号を表わす信号である。E
Vは演算シーケンスにおけるODD、EVENを表す信
号であり、EV=OはODD、 EV= 1はEVEN
を意味する。4−2はSQROM(シーケンスROM)
テある。SQROM4−2のアドレス入力にはタイムス
ロットを表す信号TSとフラグINIが入力されており
、これらの入力に基づいて各々のタイムスロットにおけ
る各種制御命令を発生している。4−3は論理 。
1図(ハ)に示す種々のタイミング信号を発生する。T
Sは第1図(ハ)におけるタイムスロットを表す信号で
あり、ClICはチャンネルコードであり、第1−図(
ハ)におけるチャンネルの番号を表わす信号である。E
Vは演算シーケンスにおけるODD、EVENを表す信
号であり、EV=OはODD、 EV= 1はEVEN
を意味する。4−2はSQROM(シーケンスROM)
テある。SQROM4−2のアドレス入力にはタイムス
ロットを表す信号TSとフラグINIが入力されており
、これらの入力に基づいて各々のタイムスロットにおけ
る各種制御命令を発生している。4−3は論理 。
ゲー1へであり、SQR,O旧−2による出力を各種フ
ラグ及び計算要求フラグC: L RQ等で更に制御し
て、SQ倍信号演奏情報、効果スイッチ]−3等の指示
に従って、各機能ブロックが各タイムスロツ1へ毎にど
のように動作すべきかを指示する信号;図中ではSQと
略記)を発生する。
ラグ及び計算要求フラグC: L RQ等で更に制御し
て、SQ倍信号演奏情報、効果スイッチ]−3等の指示
に従って、各機能ブロックが各タイムスロツ1へ毎にど
のように動作すべきかを指示する信号;図中ではSQと
略記)を発生する。
第5図はUCTF2−3の詳細図である。第5図におい
て、5−1はラッチであり、第1図におけるマイコン1
−4より与えられるA/D O〜7をA L Eにより
ラッチする。A/D O〜7とAI、Eの関係は第1図
(ロ)に示すとおりであるので、ラッチ5−1には第1
表に示すところのアドレスがラッチされる。5−2はラ
ッチであり、マイコン1−4より与えられるA/DO〜
7を詐によりラッチする。A/D O〜7とWRの関係
は第1図(ロ)に示すとおりであるのでラッチ5−2に
は第1表に示すところのデータがランチされる。5−3
はラッチであり、叡によって制御されラッチ5−1の出
力をラッチする。このように71ヘレスを2段でラッチ
するのは、ALEが詐に無関係に周期的に′冒″になる
からであり、このようにアドレスを2段でラッチするこ
とにより詐による新たなデータの書き込みを行うまでラ
ッチ5−3、ラッチ5−2にはそれぞれアドレス及びデ
ータが格納されることになる。5−4は1ワー1り8ピ
ッ1−のRAMであり、Aはアドレス入力、OEは出力
制御端子であり、データ端子りは11Fバスに接続され
ている。ここで、0E=1となるとN入力で与えられた
アドレスのデータをD端子より出力する。またWEは書
き込み制御端子で、1llE=1の時にD端子に与えら
れているデータをN入力で与えられたアドレスに書き込
む。OE、 WEはSQ倍信号より制御されている。R
AM5−4には第1表にて示した各種データ(Nor+
、pop 、 RLD −vow、 ・DMP −5
C)L、 TAB’ −PH,v+fo)及びコント
ロールデータC0NT(データバンクより書き込む。詳
細は後述)、ピッチデータレジスタのデータPDRがそ
れぞれ8チャンネル分格納されている。5−5はセレク
タであり、マイコン1−4の指定するアドレスと、SQ
倍信号指定するアドレスを、別のSQ倍信号用いて選択
出力し、RAM5−4のN入力に与えるものである。5
−6は信号処理器であり、11Eバスに接続され、バス
上のデータを取り込み各種フラグ信号を発生する。また
、マイコン1−4より送出されたリリースデータRLD
4ビットに応じた16とおりのリリース用エンベロープ
データを発生してHEババス送出する。5−7はゲー1
〜であり、SQ倍信号応じてラッチ5−2の出力、つま
りマイコン】−4からのデータをIIBバス上に送出す
る。
て、5−1はラッチであり、第1図におけるマイコン1
−4より与えられるA/D O〜7をA L Eにより
ラッチする。A/D O〜7とAI、Eの関係は第1図
(ロ)に示すとおりであるので、ラッチ5−1には第1
表に示すところのアドレスがラッチされる。5−2はラ
ッチであり、マイコン1−4より与えられるA/DO〜
7を詐によりラッチする。A/D O〜7とWRの関係
は第1図(ロ)に示すとおりであるのでラッチ5−2に
は第1表に示すところのデータがランチされる。5−3
はラッチであり、叡によって制御されラッチ5−1の出
力をラッチする。このように71ヘレスを2段でラッチ
するのは、ALEが詐に無関係に周期的に′冒″になる
からであり、このようにアドレスを2段でラッチするこ
とにより詐による新たなデータの書き込みを行うまでラ
ッチ5−3、ラッチ5−2にはそれぞれアドレス及びデ
ータが格納されることになる。5−4は1ワー1り8ピ
ッ1−のRAMであり、Aはアドレス入力、OEは出力
制御端子であり、データ端子りは11Fバスに接続され
ている。ここで、0E=1となるとN入力で与えられた
アドレスのデータをD端子より出力する。またWEは書
き込み制御端子で、1llE=1の時にD端子に与えら
れているデータをN入力で与えられたアドレスに書き込
む。OE、 WEはSQ倍信号より制御されている。R
AM5−4には第1表にて示した各種データ(Nor+
、pop 、 RLD −vow、 ・DMP −5
C)L、 TAB’ −PH,v+fo)及びコント
ロールデータC0NT(データバンクより書き込む。詳
細は後述)、ピッチデータレジスタのデータPDRがそ
れぞれ8チャンネル分格納されている。5−5はセレク
タであり、マイコン1−4の指定するアドレスと、SQ
倍信号指定するアドレスを、別のSQ倍信号用いて選択
出力し、RAM5−4のN入力に与えるものである。5
−6は信号処理器であり、11Eバスに接続され、バス
上のデータを取り込み各種フラグ信号を発生する。また
、マイコン1−4より送出されたリリースデータRLD
4ビットに応じた16とおりのリリース用エンベロープ
データを発生してHEババス送出する。5−7はゲー1
〜であり、SQ倍信号応じてラッチ5−2の出力、つま
りマイコン】−4からのデータをIIBバス上に送出す
る。
次にtlcIF2−3の動作を説明する。
第1表に示すようなデータが第1図(ロ)に示すタイミ
ングでマイコン1−4より与えられたとし、仮にアドレ
スが051いデータが89□6即ちチャンネル5にF#
1の押鍵を指示したとすると、先ずALE信号によりラ
ッチ5−1に71−レスがラッチされ、次いで盟信号に
よりラッチ5−2にデータがラッチされると同時に、ラ
ッチ5−3にアドレスがラッチされる。次いで所定のタ
イミングでセレクタ5−5がラッチ5−3の出力をセレ
クトし、同時にゲート5−7が開き、RAM5−4のl
dEに書き込み信号が与えられる。この書き込み信号に
よりIIEバスにはラッチ5−2にラッチされたデータ
即ちマイコンl−4が書き込もうとしたデータ即ち89
□6が与えられ、RAM5−4のN入力にはラッチ5−
3の出力である0516が与えられるので、RAM5−
4のアドレス0516番地に89□6というデータが書
き込まれる。このようにして第1表に示した各種データ
がRAM5−4に書き込まれる□。
ングでマイコン1−4より与えられたとし、仮にアドレ
スが051いデータが89□6即ちチャンネル5にF#
1の押鍵を指示したとすると、先ずALE信号によりラ
ッチ5−1に71−レスがラッチされ、次いで盟信号に
よりラッチ5−2にデータがラッチされると同時に、ラ
ッチ5−3にアドレスがラッチされる。次いで所定のタ
イミングでセレクタ5−5がラッチ5−3の出力をセレ
クトし、同時にゲート5−7が開き、RAM5−4のl
dEに書き込み信号が与えられる。この書き込み信号に
よりIIEバスにはラッチ5−2にラッチされたデータ
即ちマイコンl−4が書き込もうとしたデータ即ち89
□6が与えられ、RAM5−4のN入力にはラッチ5−
3の出力である0516が与えられるので、RAM5−
4のアドレス0516番地に89□6というデータが書
き込まれる。このようにして第1表に示した各種データ
がRAM5−4に書き込まれる□。
第1表に示すとおり、RAM5−4ニはVOL ’7ラ
グ、PEフラグ等のフラグ類が書き込まれているが、こ
れらのフラグ類はIIEパスを介して信号処理器5−6
へ送出し、ここで一旦ラッチした後使用している。
グ、PEフラグ等のフラグ類が書き込まれているが、こ
れらのフラグ類はIIEパスを介して信号処理器5−6
へ送出し、ここで一旦ラッチした後使用している。
第6図はCDR2−4の詳細図である。6−1はマスタ
クロックを入力とした10ビツトの分周器である。
クロックを入力とした10ビツトの分周器である。
6−2は比較器付RAM(以下CDRAMと称す。)で
あり、1ワード13ビツトで8ワードを有する。各ワー
ドのうち上位10ビツトには比較器が設けてあり、端子
Tより入力される分周器6−1による分周データとの比
較が行われ、10ビツトすべてが一致すると端子Cより
一致パルスが出力される。OE、 WIE、A。
あり、1ワード13ビツトで8ワードを有する。各ワー
ドのうち上位10ビツトには比較器が設けてあり、端子
Tより入力される分周器6−1による分周データとの比
較が行われ、10ビツトすべてが一致すると端子Cより
一致パルスが出力される。OE、 WIE、A。
りの機能は前述のRAM5−4と同じである。6−3は
デコーダであり、N入力、EN入力とD出力の関係は第
8表に示すとおりである。6−4〜6−11はRsラッ
チであり、S入力に正のパルスが加わるとQ出力が′1
″に、R入力に正のパルスが加わるとQ出力がO″にな
る。BSラッチ6−4はチャンネル0.RSラッチ6−
5はチャンネル1、・・・・・の一致パルスがSに与え
られる。6−12はセレクタであり、N入力に与えられ
た8信号からチャンネルコードCHC3ビツトによりそ
のうちの1信号を選択してDより出力する。6−13は
ラッチであり、SQ倍信号従ってセレクタ6−12の出
力をラッチする。6−14はANDゲー1〜である。
デコーダであり、N入力、EN入力とD出力の関係は第
8表に示すとおりである。6−4〜6−11はRsラッ
チであり、S入力に正のパルスが加わるとQ出力が′1
″に、R入力に正のパルスが加わるとQ出力がO″にな
る。BSラッチ6−4はチャンネル0.RSラッチ6−
5はチャンネル1、・・・・・の一致パルスがSに与え
られる。6−12はセレクタであり、N入力に与えられ
た8信号からチャンネルコードCHC3ビツトによりそ
のうちの1信号を選択してDより出力する。6−13は
ラッチであり、SQ倍信号従ってセレクタ6−12の出
力をラッチする。6−14はANDゲー1〜である。
次に第6図に示すCDR2−4の動作について説明する
。分周器6−】がマスタクロックを分周して10ビツト
の分周出力をCDRAM6−2のT入力へ与える。
。分周器6−】がマスタクロックを分周して10ビツト
の分周出力をCDRAM6−2のT入力へ与える。
CDRAM6−2の各ワードには任意の値が入っている
が、これらの値の」二値10ビットが分周器6−1の出
力値と一致するごとに一致パルスをC端子より出力する
。CDRAM6−2のN入力にはCHC即ちチャンネル
を表す信号が入力しであるので、各ワードはそれぞれの
チャンネルに対応しているので、チャンネルごとに一致
パルスを発生する。この一致パルスはそれぞれをRSラ
ッチ6−4〜6−11へ入力されているので、一致パル
スが発生したチャンネルに対応するRSラッチのQ出力
が]”にセラ1へされる。RSラッチ6−4〜6−11
のQ出力のうちの1つがチャンネルコードCHCに応じ
てセレクタ6−12により順次選択されラッチ6−13
にラッチされる。ラッチ6−13の出力はANDゲー1
〜6−14に与えられているので、現在セレクタ6−1
2が選択しているRSラッチのQ出力が1”ならば、A
NDケート6−14に加えられたSQ倍信号よってデコ
ーダ6−3のD出力の該当チャンネルが1″になり上記
のnsクラッチQ出力は0″にリセッ1−される。
が、これらの値の」二値10ビットが分周器6−1の出
力値と一致するごとに一致パルスをC端子より出力する
。CDRAM6−2のN入力にはCHC即ちチャンネル
を表す信号が入力しであるので、各ワードはそれぞれの
チャンネルに対応しているので、チャンネルごとに一致
パルスを発生する。この一致パルスはそれぞれをRSラ
ッチ6−4〜6−11へ入力されているので、一致パル
スが発生したチャンネルに対応するRSラッチのQ出力
が]”にセラ1へされる。RSラッチ6−4〜6−11
のQ出力のうちの1つがチャンネルコードCHCに応じ
てセレクタ6−12により順次選択されラッチ6−13
にラッチされる。ラッチ6−13の出力はANDゲー1
〜6−14に与えられているので、現在セレクタ6−1
2が選択しているRSラッチのQ出力が1”ならば、A
NDケート6−14に加えられたSQ倍信号よってデコ
ーダ6−3のD出力の該当チャンネルが1″になり上記
のnsクラッチQ出力は0″にリセッ1−される。
第7図はメモリ2−5の詳細図である。第7図におイテ
、7−1−7−4はRAMテあり、OE、 WE、 A
、 Dの各機能は前述のRAM5−4と同じである。こ
こで、RAM7−]にはWAR,EARI、ΔZl、Δ
El、 WEB、 EAR2゜ΔZ2. ΔE2(7)
各レジスタが、RAM7−2ニはl1lR2,ZRI。
、7−1−7−4はRAMテあり、OE、 WE、 A
、 Dの各機能は前述のRAM5−4と同じである。こ
こで、RAM7−]にはWAR,EARI、ΔZl、Δ
El、 WEB、 EAR2゜ΔZ2. ΔE2(7)
各レジスタが、RAM7−2ニはl1lR2,ZRI。
ΔTl、 FR,ΔIJAR,ZR2,ΔT2の各レジ
スタが、RAM7−3ニはERI、 TRI、 DIF
I、 DINE、 FR2,TR2,STW。
スタが、RAM7−3ニはERI、 TRI、 DIF
I、 DINE、 FR2,TR2,STW。
TAB’ 、 HAD(7)各レジスタが、RAM7−
4ニはNOD′、llF2゜VLD’の各レジスタがそ
れぞれを8チャンネル分格納されている。なお、NOD
’ 、 TAB’ 、 VLD’は前述のRAM5−4
におけるNOD、 TAB、 VLDのデータを書き込
んだものである。7−5は1ワード10ビツト13ワー
ドのROMであり、第5表、第6表で示した演算シーケ
ンスにおけるノー1へ係数CNが記憶されている。
4ニはNOD′、llF2゜VLD’の各レジスタがそ
れぞれを8チャンネル分格納されている。なお、NOD
’ 、 TAB’ 、 VLD’は前述のRAM5−4
におけるNOD、 TAB、 VLDのデータを書き込
んだものである。7−5は1ワード10ビツト13ワー
ドのROMであり、第5表、第6表で示した演算シーケ
ンスにおけるノー1へ係数CNが記憶されている。
ここでQは出力、Aはアドレス入力、OEは出力制御端
子であり、0R=1でQにROMの内容が出力され、O
E二〇の時はQ=ハイ・インピーダンスである。ノーl
−係数CNの値は第7表に示すとおりである。なお、R
OM7−5の10ピッ1−の出力はI(Dバスの下位1
0ビツトに接続されている。7−6は信号処理器であり
、RAM7−4に格納されたNOD’よりN1)(ノー
ミルデータ)とOCT (オクターブデータ)を読み出
しこれらのデータ及びPEフラグに基づいてピッチデチ
ューンデータPEDを発生する回路、並びにレジスタ1
NE2のデータを読み出してデコードするデコード回路
が備えである。
子であり、0R=1でQにROMの内容が出力され、O
E二〇の時はQ=ハイ・インピーダンスである。ノーl
−係数CNの値は第7表に示すとおりである。なお、R
OM7−5の10ピッ1−の出力はI(Dバスの下位1
0ビツトに接続されている。7−6は信号処理器であり
、RAM7−4に格納されたNOD’よりN1)(ノー
ミルデータ)とOCT (オクターブデータ)を読み出
しこれらのデータ及びPEフラグに基づいてピッチデチ
ューンデータPEDを発生する回路、並びにレジスタ1
NE2のデータを読み出してデコードするデコード回路
が備えである。
第8図はFA2−6の詳細図である。第8図において、
8−1〜8−8はラッチであり、S、EQ2−2が発生
するψ1.ψ3の信号で動作している。8−9は加算器
であり、へ入力に与えられた値とB入力に与えられた値
(共に16ビツト)とキャリー人力Cjに与えられた値
の加算を行い、C及びCoより出力する。Coは演算の
結果化じるキャリー出力である。8−10゜8−11は
ビット処理回路であり、ラッチ8−1.ラッチ8−2に
よる出力のピッミル操作を行う回路である。
8−1〜8−8はラッチであり、S、EQ2−2が発生
するψ1.ψ3の信号で動作している。8−9は加算器
であり、へ入力に与えられた値とB入力に与えられた値
(共に16ビツト)とキャリー人力Cjに与えられた値
の加算を行い、C及びCoより出力する。Coは演算の
結果化じるキャリー出力である。8−10゜8−11は
ビット処理回路であり、ラッチ8−1.ラッチ8−2に
よる出力のピッミル操作を行う回路である。
8−12は論理ゲートであり、SQ倍信号応じてラッチ
8−6の出力を強制的に′1′″またはO′″にする。
8−6の出力を強制的に′1′″またはO′″にする。
或いはそのまま出力するといった動作を行う。8−13
はRAMであり、そのサイズは1ワード9ピツ1〜で1
2ワードのものである。A、 D、 IIIE、 OE
の各機能は前述のRAM5−4と同じである。D出力9
ピッ1−はCバスの下位9ピッl−に接続されている。
はRAMであり、そのサイズは1ワード9ピツ1〜で1
2ワードのものである。A、 D、 IIIE、 OE
の各機能は前述のRAM5−4と同じである。D出力9
ピッ1−はCバスの下位9ピッl−に接続されている。
RAM8−13は位相合わせ(後述)用のもので、】2
音のノートの個々の波形データ読み出し用アドレス(W
AR)の位相管理を行う。
音のノートの個々の波形データ読み出し用アドレス(W
AR)の位相管理を行う。
第9図(イ)はMPLY2−7の詳細図である。第9図
において9−1〜9−9はラッチである。ここでラッチ
9−3にはLバスのピッ1−0〜ビツト9が、ラッチ9
−5にはLバスのピッ1へ9〜ピッ1−12が接続され
ている。9−10はエンコーダである。入出力の関係は
第9表に示すとおりである。9−11はシフタであり、
■から入力される16ビツ1−の信号をCに入力された
制御信号に従ってシフ1〜し0より出力する。
において9−1〜9−9はラッチである。ここでラッチ
9−3にはLバスのピッ1−0〜ビツト9が、ラッチ9
−5にはLバスのピッ1へ9〜ピッ1−12が接続され
ている。9−10はエンコーダである。入出力の関係は
第9表に示すとおりである。9−11はシフタであり、
■から入力される16ビツ1−の信号をCに入力された
制御信号に従ってシフ1〜し0より出力する。
シフトの内容は第10表に示すとおりである。9−12
はビット処理回路でありSQ倍信号応じてラッチ9−3
が出力する信号のビット処理を行う。9−13はデコー
ダであり入力Aと出力りとし関係は第11表に示すとお
りである。9−14はセレクタであり、Cに入力されて
いるSO倍信号応じてC=1ならば八、C=OならばB
に入力されている16本の信号を選択してYより出力す
る。なお、へ入力の下位11ビツトはGND (接地電
位)に接続されている(即ち′0″が与えられている)
。9−15はシフタで■から入力される14ビツトの信
号をCに入力された制御信号に従ってシフトし0より出
力する。シフトの内容は第12表に示すとおりである。
はビット処理回路でありSQ倍信号応じてラッチ9−3
が出力する信号のビット処理を行う。9−13はデコー
ダであり入力Aと出力りとし関係は第11表に示すとお
りである。9−14はセレクタであり、Cに入力されて
いるSO倍信号応じてC=1ならば八、C=OならばB
に入力されている16本の信号を選択してYより出力す
る。なお、へ入力の下位11ビツトはGND (接地電
位)に接続されている(即ち′0″が与えられている)
。9−15はシフタで■から入力される14ビツトの信
号をCに入力された制御信号に従ってシフトし0より出
力する。シフトの内容は第12表に示すとおりである。
9−16は乗算器であり、六入力がこの補数表示による
12ビツト、B入力か絶対値の10ピッ1−で出力が2
の補数表示によるJ4ピッ1へである。通常12ピツh
X]0ピツ)への演算を行うと22ピッ1−の結果が得
られるが、熱論乗算器9−16の出力14ビツトは22
ヒツトのうちの−に1位14ピツ1へである。故に、乗
算器9−16における入出力の関係は、次式のとおりに
なる。
12ビツト、B入力か絶対値の10ピッ1−で出力が2
の補数表示によるJ4ピッ1へである。通常12ピツh
X]0ピツ)への演算を行うと22ピッ1−の結果が得
られるが、熱論乗算器9−16の出力14ビツトは22
ヒツトのうちの−に1位14ピツ1へである。故に、乗
算器9−16における入出力の関係は、次式のとおりに
なる。
、−一シ×B
なお、MPLY2−7における乗算器9−16は、回路
をより簡略化するために以下の手法を用いている。
をより簡略化するために以下の手法を用いている。
通常乗算器を構成する際に、2の補数値12ピッ1−
X絶対値10ピッ]−の乗算器は116個の加算器セル
により22ピツ1への正確な演算結果が得られる。
X絶対値10ピッ]−の乗算器は116個の加算器セル
により22ピツ1への正確な演算結果が得られる。
しかし、本システムにおいては本来管られる22ピッ1
−のうちの−]二二値4ピッ1〜のみを使用する。即ち
下位8ピノi−の出力は使用しないので本実施例では加
算器セル省略による演算誤差がに1位14ビツトのり、
SBに影響しない下位7ビツト演算用の加算器セルを全
部省略している。そこで、本乗算器9−16では、下位
ピッ1へ演算用の加算器セル28セルを省略し第9図(
ロ)に示すような構成になっている。
−のうちの−]二二値4ピッ1〜のみを使用する。即ち
下位8ピノi−の出力は使用しないので本実施例では加
算器セル省略による演算誤差がに1位14ビツトのり、
SBに影響しない下位7ビツト演算用の加算器セルを全
部省略している。そこで、本乗算器9−16では、下位
ピッ1へ演算用の加算器セル28セルを省略し第9図(
ロ)に示すような構成になっている。
第9図(ロ)において、破線内は同様のセルを略記した
。また、各ブロックはすべて全加算器であり、入力がA
、B、Cj(キャリー人力)、出力が和S及びキャリー
Coである。
。また、各ブロックはすべて全加算器であり、入力がA
、B、Cj(キャリー人力)、出力が和S及びキャリー
Coである。
第10図はT102−10の詳細図である。第10図に
おいて10−1〜10−8はラッチである。ここで、ラ
ッチ10−3はセット付のラッチでラッチの入力はDバ
スのビット7〜ピツ1へ9に接続されている。10−9
はシフタセレクタで、C入力により六入力の8人力の切
換及び六入力の1ピツ1へシフトを行う。
おいて10−1〜10−8はラッチである。ここで、ラ
ッチ10−3はセット付のラッチでラッチの入力はDバ
スのビット7〜ピツ1へ9に接続されている。10−9
はシフタセレクタで、C入力により六入力の8人力の切
換及び六入力の1ピツ1へシフトを行う。
10−10はピッ1へ処理回路であり、SQ倍信号応じ
て下位3ビツトを強制的にIt I II或いは0′″
にする回路である。1.0−11はデコーダであり、入
力■と出力りの関係は第13表に示すとおりである。デ
コーダ10−]]の工入力にはラッチ10−7の出力の
ビット12〜ビツト15が与えられている。、10−1
.2はセレクタであり、C入力に応じてA又はBに与え
られている信号のいずれかを選択してYより出力する。
て下位3ビツトを強制的にIt I II或いは0′″
にする回路である。1.0−11はデコーダであり、入
力■と出力りの関係は第13表に示すとおりである。デ
コーダ10−]]の工入力にはラッチ10−7の出力の
ビット12〜ビツト15が与えられている。、10−1
.2はセレクタであり、C入力に応じてA又はBに与え
られている信号のいずれかを選択してYより出力する。
10−13はシックであり、制御端子Cの入力に応じて
■からの入力をシフ]〜シてOより出力する。
■からの入力をシフ]〜シてOより出力する。
10−14はノイズ回路であり、ノイズフラグNAに応
じて入力データにノイズを混入する。
じて入力データにノイズを混入する。
第11図(イ)はMSId2−11の詳細図である。円
で囲った部分がスイッチであり、具体的には第11図(
ロ)に示すようにNchのMOSFETで構成されてお
り、SQ倍信号パ]−”になるとMOSFETがオンし
て縦方向のラインと横方向のラインが導通しデータが転
送される。このMSυz−11においては高速化のため
にデータの転送の直前にすべてのパスラインに各タイム
スロット毎にψ1信号によりプリチャージを行った後デ
ータの転送を行なっている。これはスイッチかNch
MOSFETで構成されているので、転送されたデータ
の′”1”のレベルがMOSFETのしきい値電圧分だ
け降下するのを防ぐためである。第11図(ハ)〜第H
図(す)はMSllI2−11にて使用されているスイ
ッチパターンの例であり、円で囲った交点の箇所がスイ
ッチを介して接続されている。この例では便宜−h各バ
スが8ビツトのものについて説明する。第11図(ハ)
は、スイッチによってbnとan(n−0〜7)とを接
続したものである。第11図(ニ)はbo〜b3の4本
の値と′0″をスイッチによって縦方向のバスに書き込
むようにしたものである。
で囲った部分がスイッチであり、具体的には第11図(
ロ)に示すようにNchのMOSFETで構成されてお
り、SQ倍信号パ]−”になるとMOSFETがオンし
て縦方向のラインと横方向のラインが導通しデータが転
送される。このMSυz−11においては高速化のため
にデータの転送の直前にすべてのパスラインに各タイム
スロット毎にψ1信号によりプリチャージを行った後デ
ータの転送を行なっている。これはスイッチかNch
MOSFETで構成されているので、転送されたデータ
の′”1”のレベルがMOSFETのしきい値電圧分だ
け降下するのを防ぐためである。第11図(ハ)〜第H
図(す)はMSllI2−11にて使用されているスイ
ッチパターンの例であり、円で囲った交点の箇所がスイ
ッチを介して接続されている。この例では便宜−h各バ
スが8ビツトのものについて説明する。第11図(ハ)
は、スイッチによってbnとan(n−0〜7)とを接
続したものである。第11図(ニ)はbo〜b3の4本
の値と′0″をスイッチによって縦方向のバスに書き込
むようにしたものである。
第11図(ホ)はbO−b3をaO〜a3へ、c4〜c
7をa4−a7へ書き込むようにしたものであり、これ
により、2組のバスに別々に表れているデータを混合し
て他のバスに転送することができるようにしたものであ
る。第11図(へ)はビット位置を変換してバスからバ
スへ転送するようにしたもので、このようにスイッチを
配することにより横方向のバスのデータの」二下各4ビ
ットを位置を変更して縦方向のバスに転送する。第11
図(ト)〜第11図(i月は定数をバスに設定するため
の回路例であり、第11図(ト)はバスにオールu O
IIを設定する回路、第11図(チ)はバスに1010
]、 010即ちAA、6を設定する回路である。こ
れは、スイッチのない部分であるa 7 + a 5
+a3. alはこのスイッチが開く直前にプリチャー
ジによって°゛1″が書き込まれたものがそのまま保持
されることによる。第11図(す)はフラグTOによっ
て定数の値を変えるようにしたもので、1’0=0なら
ば00.がハスに書き込まれ、TO=1ならばEB、
6かバスに書き込まれる。第11図(ハ)〜第11図(
す)に示すスイッチをM!J2−11に用途に応して配
して選択的に開閉することにより、任意のバスから他の
任意のバスへのデータ転送が必要なピッ+−処理を含め
て可能となる。例えは、IIAパスからAバスへ、1l
rlハスからBバスへ、CバスからIICパスへ同時に
データを転送したい時にはSWI、 5Il17.5W
13を同時にオンすれはよい。また、Cバスのデータを
1、バスとDバスに転送したい時には5W28.5li
129゜!J30をオンすれば、Cバス→1比バス→1
.バス及びDバスの経路でデータが転送される。
7をa4−a7へ書き込むようにしたものであり、これ
により、2組のバスに別々に表れているデータを混合し
て他のバスに転送することができるようにしたものであ
る。第11図(へ)はビット位置を変換してバスからバ
スへ転送するようにしたもので、このようにスイッチを
配することにより横方向のバスのデータの」二下各4ビ
ットを位置を変更して縦方向のバスに転送する。第11
図(ト)〜第11図(i月は定数をバスに設定するため
の回路例であり、第11図(ト)はバスにオールu O
IIを設定する回路、第11図(チ)はバスに1010
]、 010即ちAA、6を設定する回路である。こ
れは、スイッチのない部分であるa 7 + a 5
+a3. alはこのスイッチが開く直前にプリチャー
ジによって°゛1″が書き込まれたものがそのまま保持
されることによる。第11図(す)はフラグTOによっ
て定数の値を変えるようにしたもので、1’0=0なら
ば00.がハスに書き込まれ、TO=1ならばEB、
6かバスに書き込まれる。第11図(ハ)〜第11図(
す)に示すスイッチをM!J2−11に用途に応して配
して選択的に開閉することにより、任意のバスから他の
任意のバスへのデータ転送が必要なピッ+−処理を含め
て可能となる。例えは、IIAパスからAバスへ、1l
rlハスからBバスへ、CバスからIICパスへ同時に
データを転送したい時にはSWI、 5Il17.5W
13を同時にオンすれはよい。また、Cバスのデータを
1、バスとDバスに転送したい時には5W28.5li
129゜!J30をオンすれば、Cバス→1比バス→1
.バス及びDバスの経路でデータが転送される。
なお、MSlt12−11において、データの転送は第
11図(ヌ)に示すタイミングで行われている。即ち、
ψ1−1の区間で縦方向、横方向のパスラインのプリチ
ャージを行い、ψ1の立ち下りよりψ:3の立ち下りま
での区間でデータの転送を行い、ψ3の立ち下りでラッ
チする。ここで、ψ3の立ち下りからψ1の立ち」ニリ
までの区間はラッチ動作を安定に行うための余裕である
。
11図(ヌ)に示すタイミングで行われている。即ち、
ψ1−1の区間で縦方向、横方向のパスラインのプリチ
ャージを行い、ψ1の立ち下りよりψ:3の立ち下りま
での区間でデータの転送を行い、ψ3の立ち下りでラッ
チする。ここで、ψ3の立ち下りからψ1の立ち」ニリ
までの区間はラッチ動作を安定に行うための余裕である
。
次にデータバンク1−6について説明する。データバン
ク1−6には4種類のデータが格納されている。それは
、(1)ヘッダアドレスデータ、(2)ヘッダデータ、
(3)波形データ、(4)エンベロープデータである。
ク1−6には4種類のデータが格納されている。それは
、(1)ヘッダアドレスデータ、(2)ヘッダデータ、
(3)波形データ、(4)エンベロープデータである。
ここで、ヘッダアドレスデータはヘッダデータがどのア
ドレスに格納しであるかを示す8ピツ1〜のデータであ
り、ヘッダデータは波形データ、エンベロープデータの
格納しであるアドレス及びそれらの属性を表わした8バ
イトのデータである。次に上記4種類のデータを更に詳
しく説明する。
ドレスに格納しであるかを示す8ピツ1〜のデータであ
り、ヘッダデータは波形データ、エンベロープデータの
格納しであるアドレス及びそれらの属性を表わした8バ
イトのデータである。次に上記4種類のデータを更に詳
しく説明する。
(1) ヘッダアドレスデータ(IIAD)このデー
タは各タブレット、各オクターブ、各3#!ごとに割り
当てられたノートデータをアドレスとしてヘッダデータ
のアドレスを示すデータである。ヘッダアドレスデータ
の格納場所は第14表に示すとおりであり、ピッ1へ9
〜ピッ1−5にタブレットデータTAB、ピッ1へ4〜
ビツト2にオクターブデータOCT、ピッ1−1〜ビツ
トOにノーl−デ=39− −タNDの−L位2ビット、残りのビットにはすべて1
”が入っている。ここでTAB、OCT、 NDで構成
される10ビツトを1IITDと呼び、その各々は第1
表に示したものであることは言うまでもない。ヘッダア
ドレスデータによるヘッダデータのアドレスは第15表
のように示され、ビット10〜ビツト3にヘッダアドレ
スデータが入り、上位ビットはすべて′1”である。ま
た、下位3ビツトには000〜111のデータを入れる
。
タは各タブレット、各オクターブ、各3#!ごとに割り
当てられたノートデータをアドレスとしてヘッダデータ
のアドレスを示すデータである。ヘッダアドレスデータ
の格納場所は第14表に示すとおりであり、ピッ1へ9
〜ピッ1−5にタブレットデータTAB、ピッ1へ4〜
ビツト2にオクターブデータOCT、ピッ1−1〜ビツ
トOにノーl−デ=39− −タNDの−L位2ビット、残りのビットにはすべて1
”が入っている。ここでTAB、OCT、 NDで構成
される10ビツトを1IITDと呼び、その各々は第1
表に示したものであることは言うまでもない。ヘッダア
ドレスデータによるヘッダデータのアドレスは第15表
のように示され、ビット10〜ビツト3にヘッダアドレ
スデータが入り、上位ビットはすべて′1”である。ま
た、下位3ビツトには000〜111のデータを入れる
。
(2)へラダデータ(+10>
ヘッダデータは第15表に示されるアドレスに格納され
ている1ワード8ピッ1−で8ワードのデータであり、
8ワードの各内容は第16表に示すとおりである。第1
6表において、C0NTはコントロールデータであり、
このヘッダデータにて示される波形データ、エンベロー
プデータの属性を表す。Ell’は2種類あるエンベロ
ープデータのうちの一方である。他方のエンベロープデ
ータE2’のスタートアドレスはSTE十ΔSTEで与
えられる。l1lI、112は2種類ある波形データで
あり、l111のスタードアトレー40= スは5TII+ΔSTWで与えられる。
ている1ワード8ピッ1−で8ワードのデータであり、
8ワードの各内容は第16表に示すとおりである。第1
6表において、C0NTはコントロールデータであり、
このヘッダデータにて示される波形データ、エンベロー
プデータの属性を表す。Ell’は2種類あるエンベロ
ープデータのうちの一方である。他方のエンベロープデ
ータE2’のスタートアドレスはSTE十ΔSTEで与
えられる。l1lI、112は2種類ある波形データで
あり、l111のスタードアトレー40= スは5TII+ΔSTWで与えられる。
なおC0NTは第17表に示すとおりの構成になってお
り、その意味するところは次のとおりである。
り、その意味するところは次のとおりである。
Plo:このヘッダデータによる楽音がピアノ型エンベ
ロープを有するかオルガン型エンベロープを有するかを
示すフラグであり、P10=1ならばピアノ型であるこ
とを意味する。
ロープを有するかオルガン型エンベロープを有するかを
示すフラグであり、P10=1ならばピアノ型であるこ
とを意味する。
ORG :当該の楽音データが本来どの音域に属してい
たかを示す3ビツトの情報であり、ORGと音域の対応
は第18表に示すとおりである。故に波形データが実際
に一周期分として有するサンプル数がいくつであるかを
示す情報でもある。
たかを示す3ビツトの情報であり、ORGと音域の対応
は第18表に示すとおりである。故に波形データが実際
に一周期分として有するサンプル数がいくつであるかを
示す情報でもある。
118:波形データが12ビット精度であるか8ビット
精度であるかを示す。v8=1ならば8ビット精度であ
る。す8=1の時には波形データの下位に4ビツトの0
″が追加され、波形の振幅レベルは保たれるようになっ
ている。
精度であるかを示す。v8=1ならば8ビット精度であ
る。す8=1の時には波形データの下位に4ビツトの0
″が追加され、波形の振幅レベルは保たれるようになっ
ている。
pc阿: PCM =−1で波形データWlの立ち」ニ
リ部がpc阿であることを示す。
リ部がpc阿であることを示す。
NA:ノイズ信号を楽音信号に重畳する場合に使用する
2ビツトの信号である。
2ビツトの信号である。
(3) 波形データ(Wl、1t12)前述のように
、楽音発生部1−5においては波形データとして12ビ
ツトのものと8ビツトのものと2種類を使いわけている
。ここで市販されている旧)Mについて考えるとそのほ
とんどが1ワード8ピッ1〜或いはそれ以下のものであ
り、]ワード12ビットのものは希である。そこで本発
明においては次のように波形をROMに格納している。
、楽音発生部1−5においては波形データとして12ビ
ツトのものと8ビツトのものと2種類を使いわけている
。ここで市販されている旧)Mについて考えるとそのほ
とんどが1ワード8ピッ1〜或いはそれ以下のものであ
り、]ワード12ビットのものは希である。そこで本発
明においては次のように波形をROMに格納している。
即ち二8ヒツトの場合には、5TtlI及びΔ5TII
によって定まるアドレスより順次1ワードずつ格納して
いるが、■ワード12ビットの波形データの場合は第1
2図に示すとおり、L位8ビットは5Tti1+Δ5T
uiこよって示されるアドレスから順次格納しているが
、下位4ピツ上は5TII+Δ5T11の値を1ビツト
右シフ1へしてMSBに1を入れたアドレスより下位4
ビット−に1位4ピツ1へに2ワ一ド分ずつ順次格納し
である。例えば、仮にアドレス0444.6にある波形
データの上位8ピツ1への下位4ビツトの場所は、ア1
くレス1222□6の上位4ビツトということになり、
アドレス04451.についてはアドレス122216
の下位4ビツトということになる。
によって定まるアドレスより順次1ワードずつ格納して
いるが、■ワード12ビットの波形データの場合は第1
2図に示すとおり、L位8ビットは5Tti1+Δ5T
uiこよって示されるアドレスから順次格納しているが
、下位4ピツ上は5TII+Δ5T11の値を1ビツト
右シフ1へしてMSBに1を入れたアドレスより下位4
ビット−に1位4ピツ1へに2ワ一ド分ずつ順次格納し
である。例えば、仮にアドレス0444.6にある波形
データの上位8ピツ1への下位4ビツトの場所は、ア1
くレス1222□6の上位4ビツトということになり、
アドレス04451.についてはアドレス122216
の下位4ビツトということになる。
(4) エンベロープデータ(El’、 E2’)エ
ンベロープデータは16ビツトで1ワードを構成し、そ
のデータフォーマットは第19表に示すとおりである。
ンベロープデータは16ビツトで1ワードを構成し、そ
のデータフォーマットは第19表に示すとおりである。
八Tはエンベロープアドレスの更新間隔を決めるデータ
である。Sはエンベロープの傾き(増加または減少)を
示すフラグである。2はエンベロープの傾きの大小を示
すフラグであり、DATAはその大きさである。第19
表に示すデータが第16表に示すSTE、ΔSTEによ
って定められたアドレスに従ってデータバンクに格納さ
れている。
である。Sはエンベロープの傾き(増加または減少)を
示すフラグである。2はエンベロープの傾きの大小を示
すフラグであり、DATAはその大きさである。第19
表に示すデータが第16表に示すSTE、ΔSTEによ
って定められたアドレスに従ってデータバンクに格納さ
れている。
以上のようにデータバンクが構成されているので、とな
り合った3鍵ごとに音色の変化を与えることができる一
方、逆に同一オクターブ内にては同じヘツダア1くレス
データを有するようにすれば波形データ、エンベロープ
データ、ヘッダデータを増すことなく同じ音色の楽音が
得られる。また、各ヘッダデータにおいて任意の波形デ
ータ、エンベロープデータが指定できるので、少ない波
形データ及びエンベロープデータであってもその組み合
わせ方で様々な楽音を発生することも可能である。
り合った3鍵ごとに音色の変化を与えることができる一
方、逆に同一オクターブ内にては同じヘツダア1くレス
データを有するようにすれば波形データ、エンベロープ
データ、ヘッダデータを増すことなく同じ音色の楽音が
得られる。また、各ヘッダデータにおいて任意の波形デ
ータ、エンベロープデータが指定できるので、少ない波
形データ及びエンベロープデータであってもその組み合
わせ方で様々な楽音を発生することも可能である。
次に楽音発生部1−5における押鍵時のイニシャル処理
、ノー1−クロックの発生方法、エンベロープ発生方法
波形の発生方法について述べる。
、ノー1−クロックの発生方法、エンベロープ発生方法
波形の発生方法について述べる。
(1) イニシャル処理
イニシャル処理においては、押鍵により楽音が発生され
る際の各種レジスタの初期設定が行われる。押鍵により
、演算シーケンスはイニシャルモードのロングシーケン
スより開始されるので、加算部において、タイムスロッ
ト13でPDRが初期設定される。この演算を更に詳し
く述べると、第5図RAM5−4よりPDDが読み出さ
れてHEババスデータが乗る。同時に第7図信号処理器
7−6よりHDババス対してPEDが与えられ、第11
図(イ)において5It121とSIN]7がオンしテ
PDDがAバス、PIEDがBバスに乗る。このデータ
が第8図に示すところのFA2−6にて加算されてCバ
スに演算結果が乗る。この演算結果が5W23を介して
HEババス乗り、RAM5−4にあるレジスタPDHに
格納される。なお、この演算において、PDD、PED
をFA2−6への転送は実際にPDD 十PEDの演算
が行われるタイムスロットの1タイムスロツト前に、ま
た演算結果のPDRへの格納はPDD + PED演算
が行われる1タイムスロツト後に行われる。以下加算演
算についてはすべて同様である。次いで、タイムスロッ
ト(15)〜(18)にてTRI、 TR2,ZRI、
ZR2ニ”O”が書き込まれる。この動作は、TRI
に0”を書き込む場合について述べると、タイムスロッ
ト(15)にて第11図(イ)のMSIII2−11に
おいて!J33及びSV40がオンする。劃33は第1
1図(ト)のような構成になっており、Cバスに0”が
与えられる。同時にS W ]、 3がオンしているの
で、CバスのデータがIIcバスに与えられ、第7図に
示すRAM7−3におけるレジスタT旧にO”が書き込
まれる。
る際の各種レジスタの初期設定が行われる。押鍵により
、演算シーケンスはイニシャルモードのロングシーケン
スより開始されるので、加算部において、タイムスロッ
ト13でPDRが初期設定される。この演算を更に詳し
く述べると、第5図RAM5−4よりPDDが読み出さ
れてHEババスデータが乗る。同時に第7図信号処理器
7−6よりHDババス対してPEDが与えられ、第11
図(イ)において5It121とSIN]7がオンしテ
PDDがAバス、PIEDがBバスに乗る。このデータ
が第8図に示すところのFA2−6にて加算されてCバ
スに演算結果が乗る。この演算結果が5W23を介して
HEババス乗り、RAM5−4にあるレジスタPDHに
格納される。なお、この演算において、PDD、PED
をFA2−6への転送は実際にPDD 十PEDの演算
が行われるタイムスロットの1タイムスロツト前に、ま
た演算結果のPDRへの格納はPDD + PED演算
が行われる1タイムスロツト後に行われる。以下加算演
算についてはすべて同様である。次いで、タイムスロッ
ト(15)〜(18)にてTRI、 TR2,ZRI、
ZR2ニ”O”が書き込まれる。この動作は、TRI
に0”を書き込む場合について述べると、タイムスロッ
ト(15)にて第11図(イ)のMSIII2−11に
おいて!J33及びSV40がオンする。劃33は第1
1図(ト)のような構成になっており、Cバスに0”が
与えられる。同時にS W ]、 3がオンしているの
で、CバスのデータがIIcバスに与えられ、第7図に
示すRAM7−3におけるレジスタT旧にO”が書き込
まれる。
一方データバンク読み出し部においては、次のような動
作をする。以下第10図を中心に説明する。
作をする。以下第10図を中心に説明する。
TAB、 ND、 OCTで構成されたWRDによって
ヘッダアドレステータIIADが読み出される。なお、
このイニシャル処理を行うイニシャルモードにおいては
、ラッチ10−3はSO倍信号より111にセットされ
ている。このデータはIlo 2−10におけるシック
]0−]3によって第15表に示されるフォーマットに
データが変換されDバスSu1.5. IICバスを介
してRAM7−3のレジスタII A I)に格納され
る。この動作と同時に、データバンクより読み出された
ヘッダアドレステータIIADは、ラッチ10−8、ラ
ッチ10−6で次々とラッチされ、シフタセレクタ10
−9にて第15表に示すとおりのフォーマットにデータ
が変換されてラッチ10−4にラッチされる。ランチ1
0−4の出力に対し、先ずビット処理回路1.0−10
で下位3ビツトに対して000が与、えられてコン1−
ロールデータC0NTがデータバンク1−6より読み出
されラッチ10−8を介してラッチ10−7の」二値8
ビットにラッチ ゛される。コントロールデータC0
NTはセレクタ1.0−12、シフタ10−1.3、ノ
イズ回路]0−14、ラッチ10−2を介し、Dバスよ
りRAM5−4のレジスタC0NTに格納される。一方
、ラッチ1O−7の上位4ビツトはデコーダ10−11
に接続されているので第14表に示す真理値表に従って
16ビツ1〜のデータが得られる。
ヘッダアドレステータIIADが読み出される。なお、
このイニシャル処理を行うイニシャルモードにおいては
、ラッチ10−3はSO倍信号より111にセットされ
ている。このデータはIlo 2−10におけるシック
]0−]3によって第15表に示されるフォーマットに
データが変換されDバスSu1.5. IICバスを介
してRAM7−3のレジスタII A I)に格納され
る。この動作と同時に、データバンクより読み出された
ヘッダアドレステータIIADは、ラッチ10−8、ラ
ッチ10−6で次々とラッチされ、シフタセレクタ10
−9にて第15表に示すとおりのフォーマットにデータ
が変換されてラッチ10−4にラッチされる。ランチ1
0−4の出力に対し、先ずビット処理回路1.0−10
で下位3ビツトに対して000が与、えられてコン1−
ロールデータC0NTがデータバンク1−6より読み出
されラッチ10−8を介してラッチ10−7の」二値8
ビットにラッチ ゛される。コントロールデータC0
NTはセレクタ1.0−12、シフタ10−1.3、ノ
イズ回路]0−14、ラッチ10−2を介し、Dバスよ
りRAM5−4のレジスタC0NTに格納される。一方
、ラッチ1O−7の上位4ビツトはデコーダ10−11
に接続されているので第14表に示す真理値表に従って
16ビツ1〜のデータが得られる。
但し、この時にデコーダ10−1]のC入力はパ1”と
なっている。セレクタ]、0−]、2がこのデコーダ出
力をセレクトし、シフタ10−13が6ビツト右シフ1
へして出力する。ここで、このシフタ10−13の出力
について考えると、ラッチ10−7よりデコーダ10−
11へ入力されているデータはPlo及びORG 3ピ
ツ1〜である。今デコーダ10−11のC入力は1″で
あるので、デコーダ10−1]の出力はORG 3ピツ
1へのみによって定まる。故にデコーダ10−1.1の
出力をシフタ1.0−13で6ビツト右シフトした値は
第18表に示した値となる。この値がノイズ回路1.0
−1.4、ラッチ10−2を介してDバスに与えられ、
MSW2−11において5W15を介してRAM7−3
のレジスタDIF、1に格納される。
なっている。セレクタ]、0−]、2がこのデコーダ出
力をセレクトし、シフタ10−13が6ビツト右シフ1
へして出力する。ここで、このシフタ10−13の出力
について考えると、ラッチ10−7よりデコーダ10−
11へ入力されているデータはPlo及びORG 3ピ
ツ1〜である。今デコーダ10−11のC入力は1″で
あるので、デコーダ10−1]の出力はORG 3ピツ
1へのみによって定まる。故にデコーダ10−1.1の
出力をシフタ1.0−13で6ビツト右シフトした値は
第18表に示した値となる。この値がノイズ回路1.0
−1.4、ラッチ10−2を介してDバスに与えられ、
MSW2−11において5W15を介してRAM7−3
のレジスタDIF、1に格納される。
次にラッチ10−4の出力に対し、ピッ1へ処理回路1
0−10が下位3ビツトに対し、001、次いで010
を与え、ヘッダデータの5TIEの上位、下位の各8ビ
ツトを読み出す。このSTHの値がセレクタ10−1.
2、シフタ10−13、ノイズ回路10−1.4、ラッ
チ10−2を介してDバスに与えられ、MSll12−
11においてSW5を介してRAM7−1のレジスタE
A旧へ格納される。
0−10が下位3ビツトに対し、001、次いで010
を与え、ヘッダデータの5TIEの上位、下位の各8ビ
ツトを読み出す。このSTHの値がセレクタ10−1.
2、シフタ10−13、ノイズ回路10−1.4、ラッ
チ10−2を介してDバスに与えられ、MSll12−
11においてSW5を介してRAM7−1のレジスタE
A旧へ格納される。
次にショートシーケンスに入る。ショー1−シーケンス
は2回実行される。タイムスロット(1)でPDRとJ
Dが加算されるが、ここでJDは定数でありMSIl1
2−.11において5li132をオンすることにより
得られる。5W32は第11図(チ)に示すような構成
になっており、JD=45B16となっている。この加
算結果に対してノート係数CNを掛は合わせてFRを得
る。
は2回実行される。タイムスロット(1)でPDRとJ
Dが加算されるが、ここでJDは定数でありMSIl1
2−.11において5li132をオンすることにより
得られる。5W32は第11図(チ)に示すような構成
になっており、JD=45B16となっている。この加
算結果に対してノート係数CNを掛は合わせてFRを得
る。
この一連の円算を詳しく述べると、PDR+ JDがタ
イムスロット(1)で演算され、その結果が前述のとお
りタイムスロット(2)にてCバスに与えられる。ここ
でMSW2−11においてSす28.5W29がオンし
、Cバス→IILバス→Lバスの順でデータが転送され
、第9図(イ)におけるMPLY2−7のラッチ9−1
にラッチされる。次のタイムスロット(3)において、
第7図のROM7−5よりノー1−データNOに応じた
CNの値が一48= 読み出され、+10バスに与えられる。この値がMSl
t12−11におけるFJl、9を介してLバスに与え
られ、MPLY2−7のラッチ9−3にラッチされる。
イムスロット(1)で演算され、その結果が前述のとお
りタイムスロット(2)にてCバスに与えられる。ここ
でMSW2−11においてSす28.5W29がオンし
、Cバス→IILバス→Lバスの順でデータが転送され
、第9図(イ)におけるMPLY2−7のラッチ9−1
にラッチされる。次のタイムスロット(3)において、
第7図のROM7−5よりノー1−データNOに応じた
CNの値が一48= 読み出され、+10バスに与えられる。この値がMSl
t12−11におけるFJl、9を介してLバスに与え
られ、MPLY2−7のラッチ9−3にラッチされる。
ラッチ9−1の出力はシフタ9−11を介してラッチ9
−2へ、ラッチ9−3の出力はビット処理回路を介して
ラッチ9−4へ送られラッチされる。故にラッチ9−2
にはPDR+ JDの値が、ラッチ9−4には、CNの
値がラッチされている。次いで乗算器9−16が(PD
R十JD)とCNの積を算出し、シフタ9−15を介し
てラッチ9−8へ送出されラッチされる。なおこれらの
一連の動作において、シフタ9−11、ピッ1ル処理回
路9−12、シフタ9−15はデータをスルーさせるよ
うに動作する。
−2へ、ラッチ9−3の出力はビット処理回路を介して
ラッチ9−4へ送られラッチされる。故にラッチ9−2
にはPDR+ JDの値が、ラッチ9−4には、CNの
値がラッチされている。次いで乗算器9−16が(PD
R十JD)とCNの積を算出し、シフタ9−15を介し
てラッチ9−8へ送出されラッチされる。なおこれらの
一連の動作において、シフタ9−11、ピッ1ル処理回
路9−12、シフタ9−15はデータをスルーさせるよ
うに動作する。
即ちエンコーダ9−10のC入力には1”が与えられて
いる。ラッチ9−8の値がLバスよりMSlj、2−1
1の5llI9を介してRAM7−2のレジスタFRに
格納される。故に、タイムスロット(2)において、O
RG+OCT+ 1が演算される。この演算において、
+1の動作は第8図のFA2−6における論理ゲート8
−12によって行われる。即ち該当のタイムスロッl−
で論理ゲート8−12が強制的に1″を出力すればラッ
チ8−5がtt i I+をラッチし、加算器のCj入
力に1″を与・えるものである。この演算の意味すると
ころは次のとおりである。即ち: ORGは波形デー
タが本来どの音域に属するかを示す値(これを仮にNと
する)をオクターブデータOCTの逆論理をとった形で
示すものである。OCTとORGと、波形サンプル数の
関係を第18表と第22表に示す。故にORG+1は−
Nを表わすことになる。つまり、 ORG 十OCT +1− = OCT −Nというこ
とであり、これは、現在発生しようとしている楽音信号
の音域と実際に使用しようとしている波形データの本来
の音域との差、即ちオクターブシフトの量を示す値であ
る。つまり、原波形を何オクターブ高い音域の音として
読み出すかを示す。この値は一旦RAM7−4のレジス
タWE2に格納され、次いで、信号処理器7−6でデコ
ードされてRAM7−2のレジスタΔすARに格納され
る。ORG + OCT+1の値に対するΔυARの値
は第20表に示すとおりである。
いる。ラッチ9−8の値がLバスよりMSlj、2−1
1の5llI9を介してRAM7−2のレジスタFRに
格納される。故に、タイムスロット(2)において、O
RG+OCT+ 1が演算される。この演算において、
+1の動作は第8図のFA2−6における論理ゲート8
−12によって行われる。即ち該当のタイムスロッl−
で論理ゲート8−12が強制的に1″を出力すればラッ
チ8−5がtt i I+をラッチし、加算器のCj入
力に1″を与・えるものである。この演算の意味すると
ころは次のとおりである。即ち: ORGは波形デー
タが本来どの音域に属するかを示す値(これを仮にNと
する)をオクターブデータOCTの逆論理をとった形で
示すものである。OCTとORGと、波形サンプル数の
関係を第18表と第22表に示す。故にORG+1は−
Nを表わすことになる。つまり、 ORG 十OCT +1− = OCT −Nというこ
とであり、これは、現在発生しようとしている楽音信号
の音域と実際に使用しようとしている波形データの本来
の音域との差、即ちオクターブシフトの量を示す値であ
る。つまり、原波形を何オクターブ高い音域の音として
読み出すかを示す。この値は一旦RAM7−4のレジス
タWE2に格納され、次いで、信号処理器7−6でデコ
ードされてRAM7−2のレジスタΔすARに格納され
る。ORG + OCT+1の値に対するΔυARの値
は第20表に示すとおりである。
以下、タイムスロット(4)でEAR2,同(6)、
(8)。
(8)。
(9); (10)でtllRY、 ERA、、 WB
2. WEI、 WR2ノ各レジスタの初期設定を行っ
ている。
2. WEI、 WR2ノ各レジスタの初期設定を行っ
ている。
一方データバンク読み出し部においては、前述のロング
シーケンスでRA M 7−3に格納したヘッダアドレ
スデータIIADを読み出し、Dバス→ラッチ10−1
→シフタセレクタ10−9を介してラッチ10−4にラ
ッチし、ビット処理回路10−10で下位3ビツトに0
01を入力してデータバンクよりヘッダデータのΔST
Eを読み出す。この値はランチ10−7→セレクタ10
−1.2→シフタ10−13→ノイズ回路10−14→
ラッチ10−2を介してDバスへ与えられ、MSW2−
11において51126.51130を介してAバスへ
入力されてFA2−6にてEAR1と加算される。次い
でRAM7−]のレジスタEARIに格納しであるST
E (エンベロープデータEl’のスタートアドレス)
が読み出され、Dバス→ラッチ10−1→シフタセレク
タ10−9を介してラッチ10−4にラッチされる。ラ
ッチ10−4の出力はビット処理回路10−10によっ
てLSBに0”次いで1″が入力されて、第19表に示
されているとおりの2バイトのエンベロープデータを読
み出す。この値16ビットがラッチ10−7にラッチさ
れる。ラッチ1O−7の出力に従って、初回のショー1
−シーケンスでΔT1゜ΔEl、Δz1.2回目のショ
ートシーケンスで八T2゜ΔE2.Δ22.の値を発生
する。先ず、デコーダ1.0−11にはラッチ10−7
の上位4ビツトが入力されているが、ラッチ10−7の
上位4ビツトには第19表に示すところのΔ丁の値が入
っている。故にデコーダ10−11は八Tを第13表に
従ってデコードし、セレクタ10−12へ出力する。セ
レクタ1.0−12においては、この時C=1となって
B入力を選択しシフタ10−13へ出力する。このセレ
クタ10−12出力はシフタ16−13、ノイズ回路1
0−14においては何らビット操作が行われることなく
ラッチ10−2を介してDバスに与えられ、MS1i1
2−’]1において51110.IIBバスを介してR
AM7−2のレジスタ八T1に格納される。
シーケンスでRA M 7−3に格納したヘッダアドレ
スデータIIADを読み出し、Dバス→ラッチ10−1
→シフタセレクタ10−9を介してラッチ10−4にラ
ッチし、ビット処理回路10−10で下位3ビツトに0
01を入力してデータバンクよりヘッダデータのΔST
Eを読み出す。この値はランチ10−7→セレクタ10
−1.2→シフタ10−13→ノイズ回路10−14→
ラッチ10−2を介してDバスへ与えられ、MSW2−
11において51126.51130を介してAバスへ
入力されてFA2−6にてEAR1と加算される。次い
でRAM7−]のレジスタEARIに格納しであるST
E (エンベロープデータEl’のスタートアドレス)
が読み出され、Dバス→ラッチ10−1→シフタセレク
タ10−9を介してラッチ10−4にラッチされる。ラ
ッチ10−4の出力はビット処理回路10−10によっ
てLSBに0”次いで1″が入力されて、第19表に示
されているとおりの2バイトのエンベロープデータを読
み出す。この値16ビットがラッチ10−7にラッチさ
れる。ラッチ1O−7の出力に従って、初回のショー1
−シーケンスでΔT1゜ΔEl、Δz1.2回目のショ
ートシーケンスで八T2゜ΔE2.Δ22.の値を発生
する。先ず、デコーダ1.0−11にはラッチ10−7
の上位4ビツトが入力されているが、ラッチ10−7の
上位4ビツトには第19表に示すところのΔ丁の値が入
っている。故にデコーダ10−11は八Tを第13表に
従ってデコードし、セレクタ10−12へ出力する。セ
レクタ1.0−12においては、この時C=1となって
B入力を選択しシフタ10−13へ出力する。このセレ
クタ10−12出力はシフタ16−13、ノイズ回路1
0−14においては何らビット操作が行われることなく
ラッチ10−2を介してDバスに与えられ、MS1i1
2−’]1において51110.IIBバスを介してR
AM7−2のレジスタ八T1に格納される。
八E1.ΔZl、ΔF、2.Δz2は、第19表に示さ
れるところのZ、S、DATAに応じてシフタ10−1
3にてビット操作がt→われて各レジスタへ格納される
。どのようなビット操作が行われるかについては第13
図に示すとおりである。第19表におけるZの僅に52
一 応じて、データフォーマツi・が異なる事を示している
。
れるところのZ、S、DATAに応じてシフタ10−1
3にてビット操作がt→われて各レジスタへ格納される
。どのようなビット操作が行われるかについては第13
図に示すとおりである。第19表におけるZの僅に52
一 応じて、データフォーマツi・が異なる事を示している
。
次に、データバンク1−6よりΔSTEを読み出す時と
同様にRAM7−3よりレジスタHADの値を読み出し
てラッチ10−4にラッチし、ピッ1ル処理回路10−
10にてヘッダアドレスデータHADの下位3ビツトに
対し初回のイニシャルモードでは1002次いで101
゜2回目のイニシャルモードでは1109次いで111
を与えることによりデータバンク1−6よりST、。
同様にRAM7−3よりレジスタHADの値を読み出し
てラッチ10−4にラッチし、ピッ1ル処理回路10−
10にてヘッダアドレスデータHADの下位3ビツトに
対し初回のイニシャルモードでは1002次いで101
゜2回目のイニシャルモードでは1109次いで111
を与えることによりデータバンク1−6よりST、。
Δsiwを読み出し、STWをRAM7−3(7) 1
7ジスタSTW 。
7ジスタSTW 。
Δ5T111をRA’M7−]、(7)レジスタ1tl
ARに格納する。
ARに格納する。
以上により、すべてのレジスタの初期設定が完了する。
(2) ノートクロックの発生方法
先ず楽音発生部1−5で用いているノートクロック発生
法の原理について第3図とともに説明する。
法の原理について第3図とともに説明する。
第3図において、3−1は分周器であり端子CKに入力
されているマスタクロックを分周し、10ビツトの分周
出力をQより出力する。3−2は比較器で、A入力及び
B入力の比較を行い、A=Bとなった時にQより” ]
”を出力する。3−3はフリップフロップであり、C
K大入力立」ニリで1つ入力に与えられた信号をとり込
みQより出力する。3−4は加算器であり、八人力とS
入力の和をCより出力する。
されているマスタクロックを分周し、10ビツトの分周
出力をQより出力する。3−2は比較器で、A入力及び
B入力の比較を行い、A=Bとなった時にQより” ]
”を出力する。3−3はフリップフロップであり、C
K大入力立」ニリで1つ入力に与えられた信号をとり込
みQより出力する。3−4は加算器であり、八人力とS
入力の和をCより出力する。
3−5は加算器3−4のS入力に対して定数Mを入力す
る定数回路である。3−6はRSラッチであり、S入力
に正のパルスが入るとQ−1となり、S入力に正のパル
スが入るとQ=Oとなる。3−7はティレイ回路であり
、入力信号を遅延させて出力する。
る定数回路である。3−6はRSラッチであり、S入力
に正のパルスが入るとQ−1となり、S入力に正のパル
スが入るとQ=Oとなる。3−7はティレイ回路であり
、入力信号を遅延させて出力する。
3−8はANDゲートである。
次に第3図の動作を説明する。ます、RSラッチ3−6
のC出力がO″であるとすると、ANDゲート3−8の
出力は常時゛′O”であるのでフリップフロップ3−3
のC出力は一定である。一方分周器はマスタクロックの
分周より、000□6から3FF、 6をくり返す10
ビツトのQを出力する。仮にフリップフロップ3−3の
出力がNであったとすると、当然0001、≦N≦3F
F、、であるので必すいつか分周器3−1のQ出力=N
となる瞬間が存在し、この時は比較器3−2のC出力よ
り一致パルスが出力される。
のC出力がO″であるとすると、ANDゲート3−8の
出力は常時゛′O”であるのでフリップフロップ3−3
のC出力は一定である。一方分周器はマスタクロックの
分周より、000□6から3FF、 6をくり返す10
ビツトのQを出力する。仮にフリップフロップ3−3の
出力がNであったとすると、当然0001、≦N≦3F
F、、であるので必すいつか分周器3−1のQ出力=N
となる瞬間が存在し、この時は比較器3−2のC出力よ
り一致パルスが出力される。
すると、この一致パルスRSラッチ3−6のS入力に入
っているためにRSラッチ3−6のC出力はI′′とな
り書き込みパルスがANDゲート3−8より出力される
。フリップフロップ3−3のS入力には加算器3−4の
C出力が与えられているのでN+Mの値が書き込まれる
。と同時に、書き込みパルスはディレィ回路3−7で遅
延された後RSラッチ3−6のC出力を′0′″にする
。このため、再びフリップフロップ3−3のC出力は一
定となるが、値はNからN+Mに変化している。故に次
は分周器3−1のC出力がN十Mになった時に一致パル
スを発生することになる。これをくり返すことにより、
比較器3−2は分周器3−1の出力値がN、N十M、N
+2M・・・ どなった時にパルスを発生する。つまり
分周器3−1がマスタクロックをM回カウントするごと
に一致パルスを発生することになる。また、 N +nM>3FF、、、となる場合においては、加算
器3−4の出力はオーバフローの後N 十nM−3FF
16となるためにやはりマスタクロックをM回カウン1
−シた時に一致パルスが発生されることは言うまでもな
い。つまり、この比較器3−2の一致パルスをノートク
ロックとし、定数Mを変化させれば種々の周期のノート
クロックが得られることになり、その周波数は(マスタ
クロックの周波数)十Mとなる。
っているためにRSラッチ3−6のC出力はI′′とな
り書き込みパルスがANDゲート3−8より出力される
。フリップフロップ3−3のS入力には加算器3−4の
C出力が与えられているのでN+Mの値が書き込まれる
。と同時に、書き込みパルスはディレィ回路3−7で遅
延された後RSラッチ3−6のC出力を′0′″にする
。このため、再びフリップフロップ3−3のC出力は一
定となるが、値はNからN+Mに変化している。故に次
は分周器3−1のC出力がN十Mになった時に一致パル
スを発生することになる。これをくり返すことにより、
比較器3−2は分周器3−1の出力値がN、N十M、N
+2M・・・ どなった時にパルスを発生する。つまり
分周器3−1がマスタクロックをM回カウントするごと
に一致パルスを発生することになる。また、 N +nM>3FF、、、となる場合においては、加算
器3−4の出力はオーバフローの後N 十nM−3FF
16となるためにやはりマスタクロックをM回カウン1
−シた時に一致パルスが発生されることは言うまでもな
い。つまり、この比較器3−2の一致パルスをノートク
ロックとし、定数Mを変化させれば種々の周期のノート
クロックが得られることになり、その周波数は(マスタ
クロックの周波数)十Mとなる。
また、SRクラッチ−6のC出力が引算要求フラグCL
RQに相当する。
RQに相当する。
以上が本発明におけるノートクロック発生法の原理であ
る。
る。
次に、第1図に示す楽音発生部1−5におけるノートク
ロックの発生の演算シーケンスの詳細について説明する
。
ロックの発生の演算シーケンスの詳細について説明する
。
鍵盤1−1にて鍵が押圧され、マイコン1−4が楽音発
生部1−5に対して楽音の発生を指示すると、前述のよ
うに演算シーケンスがイニシャルモードロングシーケン
スより開始する。先ずタイムスロット(13)で、 PI)D 十PED −) PDR・・(2−1)次い
で、ショーl−シーケンスに入りタイムスロット(1)
・・(6)で PDR十JD −+ L、B、 ・・・(2
−2)C,B、 XCN −) FR・・・・・(2
−3)の演算が行われる。次いでノーマルモードになり
、ショー1〜シーケンスのタイムスロツ1−(9)でF
R+ Cr)R−+FR・・・・・(2−4)ロングシ
ーケンスのタイムスロット(14)〜(18)でPDR
十JD −+ L、B、 ・・・・・(2−
5)C,I’1. X CN −) FR・・・・・(
2−6)PDD + PED−+PDR・・・・・(2
−7)の演算が行われる。ここで、PDDは第1表に示
したPDD即ちピッチデチューンデータであり、PED
は前述のピッチエクステントデータである。、5Dは定
数であり11.15.o(16進数では45B)という
値がセツ1〜しである。ノー1へ係数CNはアサインさ
れた音名により定まる値であり、音名とCNの関係は第
7表に示しである。第5表、第6表の説明にて述べたと
おり、演算(2−2)、 (2−3)及び演算(2−5
)、 (2−6)は下式のとおりに表せる。
生部1−5に対して楽音の発生を指示すると、前述のよ
うに演算シーケンスがイニシャルモードロングシーケン
スより開始する。先ずタイムスロット(13)で、 PI)D 十PED −) PDR・・(2−1)次い
で、ショーl−シーケンスに入りタイムスロット(1)
・・(6)で PDR十JD −+ L、B、 ・・・(2
−2)C,B、 XCN −) FR・・・・・(2
−3)の演算が行われる。次いでノーマルモードになり
、ショー1〜シーケンスのタイムスロツ1−(9)でF
R+ Cr)R−+FR・・・・・(2−4)ロングシ
ーケンスのタイムスロット(14)〜(18)でPDR
十JD −+ L、B、 ・・・・・(2−
5)C,I’1. X CN −) FR・・・・・(
2−6)PDD + PED−+PDR・・・・・(2
−7)の演算が行われる。ここで、PDDは第1表に示
したPDD即ちピッチデチューンデータであり、PED
は前述のピッチエクステントデータである。、5Dは定
数であり11.15.o(16進数では45B)という
値がセツ1〜しである。ノー1へ係数CNはアサインさ
れた音名により定まる値であり、音名とCNの関係は第
7表に示しである。第5表、第6表の説明にて述べたと
おり、演算(2−2)、 (2−3)及び演算(2−5
)、 (2−6)は下式のとおりに表せる。
(PDR十JD) X CN −+ FR・・・・・(
2−8)ここで、PDRはPDD 十PEDであるので
演算(2−8)は、(PDD 十PED + JD)
’X CN −+ FR・・・・・(2−9)となる。
2−8)ここで、PDRはPDD 十PEDであるので
演算(2−8)は、(PDD 十PED + JD)
’X CN −+ FR・・・・・(2−9)となる。
このFRの値を演算(2−4)で示すようにCDHに累
算する。前述のようにこの累算はノートクロックが発生
するごとに一回行われる。故にCDRの初期値をNとす
ると、CDHの値はN、 N十FR。
算する。前述のようにこの累算はノートクロックが発生
するごとに一回行われる。故にCDRの初期値をNとす
ると、CDHの値はN、 N十FR。
N+2XFR,・・・ と変化する。このCDRの」1
位10ビットの値とマスタクロックを順次分周して得た
10ビツトの分周信号とを比較し、一致パルスを発生す
るようにしているので、実際には、N 凡土■ N
+2XFR、、、、、、、。比較8’8’
8’ を行うことになり、CI)Rの−L位10ピッ1−が第
3R 図のフリップフロップ3−3に相当し、苺が第3図の定
数回路3−5の値Mに相当する。故に上記(2−1)〜
(2−7)の演算を行えば一定周期のノーl−クロック
が得られ、その周波数は (マスタクロック周波数)÷皿とナル。
位10ビットの値とマスタクロックを順次分周して得た
10ビツトの分周信号とを比較し、一致パルスを発生す
るようにしているので、実際には、N 凡土■ N
+2XFR、、、、、、、。比較8’8’
8’ を行うことになり、CI)Rの−L位10ピッ1−が第
3R 図のフリップフロップ3−3に相当し、苺が第3図の定
数回路3−5の値Mに相当する。故に上記(2−1)〜
(2−7)の演算を行えば一定周期のノーl−クロック
が得られ、その周波数は (マスタクロック周波数)÷皿とナル。
(3)波形発生方法
第1図楽音発生部1−5に示すところの波形発生方法は
大別して次の5ステツプに分けられる。即ち: ■ アドレス発生 データバンク1−6より波形データを読み出す際のアド
レスを発生させる。
大別して次の5ステツプに分けられる。即ち: ■ アドレス発生 データバンク1−6より波形データを読み出す際のアド
レスを発生させる。
■ 波形読み出し
上記のアドレスで指定された波形データをデータバンク
1−6より読み出し、コン1ヘロールデータC0NTに
応じたビット処理を行う。
1−6より読み出し、コン1ヘロールデータC0NTに
応じたビット処理を行う。
■ エンベロープ乗算
■ 2波混合
■ CN乗算
以下各ステップを詳しく説明する。
■ アドレス発生
押鍵によるイニシャル設定にてヘッダーデータの5TW
(W2のスタートアドレス)、Δ5TW(Wlのワード
数)、DIFI (1波形に含まれるサンプル数)がレ
ジスタ5TlN、 IIIAR,DIFIに格納され、
また演算によってレジスタΔItlARが定まる。これ
らのデータに基づきノーマルモードにてアドレス発生を
行うわけであるが、以下の処理において波形データにP
CM部がある場合(PCM部 1 )とない場合(PC
M=O)でアドレス発生が異なるのでPCM部がある場
合とPCMがない場合に分けて説明する。
(W2のスタートアドレス)、Δ5TW(Wlのワード
数)、DIFI (1波形に含まれるサンプル数)がレ
ジスタ5TlN、 IIIAR,DIFIに格納され、
また演算によってレジスタΔItlARが定まる。これ
らのデータに基づきノーマルモードにてアドレス発生を
行うわけであるが、以下の処理において波形データにP
CM部がある場合(PCM部 1 )とない場合(PC
M=O)でアドレス発生が異なるのでPCM部がある場
合とPCMがない場合に分けて説明する。
PCM部がな)−t−i命
第6表に爪牙とおり、タイムスロット(2)にて、ST
WとINARの和を求め、この和でもってデータバンク
1−6から波形1の読み出しを行い、タイムスロット(
4)にて上記の和に更にDIFIを加えたもの即ちsr
u +IIIAR+DIFIのイ直でデータバンク1−
6から波形2の読み出しを行っている。ここで、STW
は波形2の先頭アドレスであり、WARには初期値とし
てΔSTW即ち波形1に含まれるワード数の負数が入っ
ており、タイムスロット(7)にてΔl1lARを累算
していく。故にSTW +WARの値は、波形1の先頭
アドレスより順次Δl1lARの値ごとに増加する値と
なる。また、ST +INAR+DIFIのイ直はこの
イ直にDIFIを加えたものであるので、波形2の先頭
アドレスよりΔwARおきに増加する値となる。ここで
、ΔWARは、波形の読みとばしを表わす値であるので
、以上のようにして波形1及び波形2に対するアドレス
を発生することができる。
WとINARの和を求め、この和でもってデータバンク
1−6から波形1の読み出しを行い、タイムスロット(
4)にて上記の和に更にDIFIを加えたもの即ちsr
u +IIIAR+DIFIのイ直でデータバンク1−
6から波形2の読み出しを行っている。ここで、STW
は波形2の先頭アドレスであり、WARには初期値とし
てΔSTW即ち波形1に含まれるワード数の負数が入っ
ており、タイムスロット(7)にてΔl1lARを累算
していく。故にSTW +WARの値は、波形1の先頭
アドレスより順次Δl1lARの値ごとに増加する値と
なる。また、ST +INAR+DIFIのイ直はこの
イ直にDIFIを加えたものであるので、波形2の先頭
アドレスよりΔwARおきに増加する値となる。ここで
、ΔWARは、波形の読みとばしを表わす値であるので
、以上のようにして波形1及び波形2に対するアドレス
を発生することができる。
また、本発音発生部1−5においては、PCM部が無し
で、且つソロフラグ5QL=Oで且つオクターブシフト
が行われない場合に位相合わせを行う。位相合わせの方
法は、演算シーケンスがイニシャルモードからノーマル
モードに転じた時の初回のタイムスロット(7)に演算
結果としてRAM8−13における同音名をアドレスと
するデータ9ビツトをWARに格納する。RAM8−1
3の出力は9ビツトであるが、Cバスはプリチャージさ
れているので全16ビツ1〜の前述の9ビツトより上位
7ビツトには′1″が入る。2回目以降のタイムスロッ
ト(7)の演算結果は、第6表に示すとおりIIARに
格納されるとともにRAM8−13における同音名をア
ドレスとするレジスタに更新される。このようにするこ
とにより、他のチャンネルで同音名の楽音を既に発生し
ている場合であっても、そのチャンネルにおけるレジス
タWARの値がRA、M8−1.3を介してこれから楽
音を発生しようとしているチャンネルのレジスタ11A
Rに譬えられるためにこれら2チャンネル間での位相を
合わせることが可能となる。
で、且つソロフラグ5QL=Oで且つオクターブシフト
が行われない場合に位相合わせを行う。位相合わせの方
法は、演算シーケンスがイニシャルモードからノーマル
モードに転じた時の初回のタイムスロット(7)に演算
結果としてRAM8−13における同音名をアドレスと
するデータ9ビツトをWARに格納する。RAM8−1
3の出力は9ビツトであるが、Cバスはプリチャージさ
れているので全16ビツ1〜の前述の9ビツトより上位
7ビツトには′1″が入る。2回目以降のタイムスロッ
ト(7)の演算結果は、第6表に示すとおりIIARに
格納されるとともにRAM8−13における同音名をア
ドレスとするレジスタに更新される。このようにするこ
とにより、他のチャンネルで同音名の楽音を既に発生し
ている場合であっても、そのチャンネルにおけるレジス
タWARの値がRA、M8−1.3を介してこれから楽
音を発生しようとしているチャンネルのレジスタ11A
Rに譬えられるためにこれら2チャンネル間での位相を
合わせることが可能となる。
ここで、タイムスロット(7)の演算WAR+ΔIJA
Rについて述べる。
Rについて述べる。
1tlAR+Δ1tlAR≧0となると音域とは無関係
に演算結果としてCバスには−5121,(F1700
.6)が4えられる。オクターブシフトが無い場合はΔ
1lIAR=1であるので、レジスタWARの値は51
2を周期としてくり返すことになる。
に演算結果としてCバスには−5121,(F1700
.6)が4えられる。オクターブシフトが無い場合はΔ
1lIAR=1であるので、レジスタWARの値は51
2を周期としてくり返すことになる。
以上により同じノートを発生する複数チャンネルの各々
のレジスタWARは常に同一となるので、異なる複数チ
ャンネルの発生する同じノートの波形の位相が完全に一
致することとなり、位相合わせが実現される。
のレジスタWARは常に同一となるので、異なる複数チ
ャンネルの発生する同じノートの波形の位相が完全に一
致することとなり、位相合わせが実現される。
次にタイムスロット(2)における演算STW +WA
Rを更に詳しく説明する。
Rを更に詳しく説明する。
RAM7−3のレジスタSTuよりデータが読み出され
、MSW2−11に示すところのHCバス、Sす11、
Aバスを介しクロックψ3によりFA2−6のラッチ8
刊にラッチされる。同時にRAM7−1のレジスタ1l
lARの値がHAババス5li12、Bバスを介しクロ
ックψ3によりFA2−6のラッチ8−2にラッチされ
る。ラッチ8−1の出力は、ピッ1へ処理回路8−10
では何らのピッ1〜処理を受けずにクロックψ1によっ
てラッチ8−3にラッチされる。一方、ラッチ8−2の
出力は、ビット処理回路8−11においてORGを入力
として第21表に示すとおりのビット処理が行われた後
クロックψ1でラッチ8−4にラッチされる。加算器8
−9がラッチ8−3、ラッチ8−4の出力を加算し、ラ
ッチ8−7、ラッチ8−8を介してCバスへ与えられる
。ビット処理回路8−11において上記のようなビット
処理を行うことにより、レジスタWARが512を周期
として変化しているにもかかわらず、各オクターブに応
じた周期で変化していくことになる。例えば、0RG=
5 、 OCT、= 2の場合はオクターブシフトは
なくイニシャル処理の項で述べたとおりΔ!1lAR=
1である。また第21表より、WARのビット7.8が
常に1になるので、タイムスロット(2)の演算結果は
仮にSTW’ = Oとすると −10,−9,・・・−1、−128,−127,・・
・−1,−128・・・ となって128の周期でくり返すことになる。また、0
RG=4.9CT=5の場合は2オクターブシフトとな
りΔWAR=4となる。また第21表によりWARのピ
ッl−6,7,8が常に1になるので同様に−40,・
−8,7−4,−64,−60,−56・−4,−64
,・・・ となって16の周期でくり返すことになる。
、MSW2−11に示すところのHCバス、Sす11、
Aバスを介しクロックψ3によりFA2−6のラッチ8
刊にラッチされる。同時にRAM7−1のレジスタ1l
lARの値がHAババス5li12、Bバスを介しクロ
ックψ3によりFA2−6のラッチ8−2にラッチされ
る。ラッチ8−1の出力は、ピッ1へ処理回路8−10
では何らのピッ1〜処理を受けずにクロックψ1によっ
てラッチ8−3にラッチされる。一方、ラッチ8−2の
出力は、ビット処理回路8−11においてORGを入力
として第21表に示すとおりのビット処理が行われた後
クロックψ1でラッチ8−4にラッチされる。加算器8
−9がラッチ8−3、ラッチ8−4の出力を加算し、ラ
ッチ8−7、ラッチ8−8を介してCバスへ与えられる
。ビット処理回路8−11において上記のようなビット
処理を行うことにより、レジスタWARが512を周期
として変化しているにもかかわらず、各オクターブに応
じた周期で変化していくことになる。例えば、0RG=
5 、 OCT、= 2の場合はオクターブシフトは
なくイニシャル処理の項で述べたとおりΔ!1lAR=
1である。また第21表より、WARのビット7.8が
常に1になるので、タイムスロット(2)の演算結果は
仮にSTW’ = Oとすると −10,−9,・・・−1、−128,−127,・・
・−1,−128・・・ となって128の周期でくり返すことになる。また、0
RG=4.9CT=5の場合は2オクターブシフトとな
りΔWAR=4となる。また第21表によりWARのピ
ッl−6,7,8が常に1になるので同様に−40,・
−8,7−4,−64,−60,−56・−4,−64
,・・・ となって16の周期でくり返すことになる。
0CT=2の時くり返し周期が128であり、OCT=
5の時くり返し周期が16であることは、第22表によ
り所望の波形ポイントが得られていることを示している
。
5の時くり返し周期が16であることは、第22表によ
り所望の波形ポイントが得られていることを示している
。
また0RG−= 4 、0CT= 5の際、IIARが
4ずつ歩進していることは、第18表に示される通り波
形サンプル数64のデータを4サンプルに1点ずつ得る
ことにより本来の波形データのオクターブを2オクター
ブ上げることができることを示している。
4ずつ歩進していることは、第18表に示される通り波
形サンプル数64のデータを4サンプルに1点ずつ得る
ことにより本来の波形データのオクターブを2オクター
ブ上げることができることを示している。
PCM部がある場合
PCM部がある場合のアドレス発生はPCM部がない場
合と比較してタイムスロット(2)における演算が異な
り、他は同様である。
合と比較してタイムスロット(2)における演算が異な
り、他は同様である。
タイムスロット(2)においてはSTR+ WARの演
算が行われる。即ち: RAM7−3のレジスタSTWよりデータが読み出され
、HCバス、5WII、Aバスを介してクロックψ3に
よりFA2−6のラッチ8−1にラッチされる。同時に
、RAM7−1のレジスタυARの値がHAババスSW
2、Bバスを介してFA2−6のラッチ8−2にラッチ
される。ここで、ラッチ8−1の出力はビット処理回路
8−10、うッチ8−2の出力はピッ1へ処理回路8−
月に入力されるが双方の出力ともビット処理を行われる
ことなくラッチ8−3、ラッチ8−4へ送られ、加算器
8−9にて加算される。
算が行われる。即ち: RAM7−3のレジスタSTWよりデータが読み出され
、HCバス、5WII、Aバスを介してクロックψ3に
よりFA2−6のラッチ8−1にラッチされる。同時に
、RAM7−1のレジスタυARの値がHAババスSW
2、Bバスを介してFA2−6のラッチ8−2にラッチ
される。ここで、ラッチ8−1の出力はビット処理回路
8−10、うッチ8−2の出力はピッ1へ処理回路8−
月に入力されるが双方の出力ともビット処理を行われる
ことなくラッチ8−3、ラッチ8−4へ送られ、加算器
8−9にて加算される。
ここで、レジスタIJARの値について考えると、pc
B+かない場合にはレジスタllAl?には初期値とし
て波形−周期に含まれるサンプル数の負数が書き込まれ
るが、PCM部がある場合には、レジスタυARの初期
値としてPCM部として用いる波形のすべてのサンプル
数の負数が書き込まれる。故に、タイムスロッ1−(2
)の演算結果はデータバンク1−6における波形]のP
CM部先順先頭アドレス順次へ1ilARづつ増加した
値となる。PCM部終了の検出はタイムスロット(7)
における演算において WAR+ΔWAR≧0となることを検出して行い、PC
M部終了後のアドレス発生はPCM部がない場合と全く
同じであり、ビット処理回路8−11によるピッ1へ処
理が行われる。
B+かない場合にはレジスタllAl?には初期値とし
て波形−周期に含まれるサンプル数の負数が書き込まれ
るが、PCM部がある場合には、レジスタυARの初期
値としてPCM部として用いる波形のすべてのサンプル
数の負数が書き込まれる。故に、タイムスロッ1−(2
)の演算結果はデータバンク1−6における波形]のP
CM部先順先頭アドレス順次へ1ilARづつ増加した
値となる。PCM部終了の検出はタイムスロット(7)
における演算において WAR+ΔWAR≧0となることを検出して行い、PC
M部終了後のアドレス発生はPCM部がない場合と全く
同じであり、ビット処理回路8−11によるピッ1へ処
理が行われる。
なお、楽音発生部1−5におけるアドレス演算は16ビ
ツトであるが、16ビツトのアドレス信号では充分でな
い場合が当然考えられる。そこで、本楽音発生部1−5
においては、タブレットデータTABの上位3ビツトを
用いてアドレス空間が拡張できるようになっている。I
lo 2−1.0におけるラッチ10−3がアドレス空
間拡張用のラッチであり、ラッチ1.0−3にタブレッ
1へデータTABの上位3ビツトがラッチされる。即ち
: 押鍵によりイニシャルモードになると、RAM5−4に
格納されたタブレットデータがMSIII2−1’lを
介してRAM7−3のレジスタTA13’に格納される
。次いでノーマルモードに入ると、RAM7−3のレジ
スタTAB’の値が読み出され、MSW2−]、1を介
してIlo 2−10におけるランチ10−3にラッチ
される。このようにして内部演算は16ビツ1へであり
なから19ピツ1へのアドレス空間をアクセスすること
ができる。
ツトであるが、16ビツトのアドレス信号では充分でな
い場合が当然考えられる。そこで、本楽音発生部1−5
においては、タブレットデータTABの上位3ビツトを
用いてアドレス空間が拡張できるようになっている。I
lo 2−1.0におけるラッチ10−3がアドレス空
間拡張用のラッチであり、ラッチ1.0−3にタブレッ
1へデータTABの上位3ビツトがラッチされる。即ち
: 押鍵によりイニシャルモードになると、RAM5−4に
格納されたタブレットデータがMSIII2−1’lを
介してRAM7−3のレジスタTA13’に格納される
。次いでノーマルモードに入ると、RAM7−3のレジ
スタTAB’の値が読み出され、MSW2−]、1を介
してIlo 2−10におけるランチ10−3にラッチ
される。このようにして内部演算は16ビツ1へであり
なから19ピツ1へのアドレス空間をアクセスすること
ができる。
■ 波形読み出し
波形読み出しはタイムスロット(2)、 (4)にて行
われたアドレスに基づいて行われる。タイムスロット(
2)による演算結果はCバス、5W28.1化バス、5
W30、Dバスを介しテI102−10(7)ラッチ1
0−1にラッチされる。まず、ラッチ1o−1の出方が
シフタセレクタ10−9、ラッチ10−4、ピッ1ル処
理回路10−10を介してラッチ10−5にラッチされ
てラッチ10−3によるデータとともにデータバンク1
−6を読み出し、データバンク1−6の出力がラッチ1
o−8にラッチされる。次いで、ラッチ1o−1の出力
がシフタセレクタ10−9にて1ビツト右シフトされ、
MSBに]”が加えられてラッチ1o−4でラッチされ
る。ラッチl0−4の出力がビット処理回路10−10
を介してラッチl0−5にラッチされ、ラッチ1o−3
によるデータとともにデータバンク1−6を読み出し、
データバンク1−6の出力がラッチ10−7にラッチさ
れる。この時ラッチ10−7の上位8ビツトにはラッチ
10−8の出力が与えられているので、前回のデータバ
ンク】−6の値とともにラッチされる。ここで、ラッチ
10−7の下位8ピツ1〜にラッチされたデータは、デ
ータバンクの項で述べたとおり12ビツト波形の下位4
ピッl−2ワ一ド分に相当する。ラッチ10−7の出力
はセレクタ1.0−12を介してシフタ10−13に与
えられ、上位8ビツトは4ビツト右にシフトされ、ラッ
チ10−1の出力のLSB=Oならば下位8ビツトも4
ピッ1−右シフトされ、LSB=1ならば下位4ビツト
がシフトされずにシフタI’0−13より出力される。
われたアドレスに基づいて行われる。タイムスロット(
2)による演算結果はCバス、5W28.1化バス、5
W30、Dバスを介しテI102−10(7)ラッチ1
0−1にラッチされる。まず、ラッチ1o−1の出方が
シフタセレクタ10−9、ラッチ10−4、ピッ1ル処
理回路10−10を介してラッチ10−5にラッチされ
てラッチ10−3によるデータとともにデータバンク1
−6を読み出し、データバンク1−6の出力がラッチ1
o−8にラッチされる。次いで、ラッチ1o−1の出力
がシフタセレクタ10−9にて1ビツト右シフトされ、
MSBに]”が加えられてラッチ1o−4でラッチされ
る。ラッチl0−4の出力がビット処理回路10−10
を介してラッチl0−5にラッチされ、ラッチ1o−3
によるデータとともにデータバンク1−6を読み出し、
データバンク1−6の出力がラッチ10−7にラッチさ
れる。この時ラッチ10−7の上位8ビツトにはラッチ
10−8の出力が与えられているので、前回のデータバ
ンク】−6の値とともにラッチされる。ここで、ラッチ
10−7の下位8ピツ1〜にラッチされたデータは、デ
ータバンクの項で述べたとおり12ビツト波形の下位4
ピッl−2ワ一ド分に相当する。ラッチ10−7の出力
はセレクタ1.0−12を介してシフタ10−13に与
えられ、上位8ビツトは4ビツト右にシフトされ、ラッ
チ10−1の出力のLSB=Oならば下位8ビツトも4
ピッ1−右シフトされ、LSB=1ならば下位4ビツト
がシフトされずにシフタI’0−13より出力される。
ここで、コントロールデータC0NTにおいてす8=1
即ち8ビツト波形の指定がある場合には、シフタ10−
13は下位4ピツ1〜を0″にして出力する。シジタ1
0−13の出力はノイズ回路10−1.4、ラッチ10
−2を介してDバスに与えられ、MSW2−11を介し
てRAM7−3のレジスタV旧に格納される。この値が
波形1の波形データである。
即ち8ビツト波形の指定がある場合には、シフタ10−
13は下位4ピツ1〜を0″にして出力する。シジタ1
0−13の出力はノイズ回路10−1.4、ラッチ10
−2を介してDバスに与えられ、MSW2−11を介し
てRAM7−3のレジスタV旧に格納される。この値が
波形1の波形データである。
タイムスロット(4)によって得られたアドレスについ
ても同様の処理が行われる。ただし、コントロールデー
タC0NTにおいてNA = 00でない場合にはノイ
ズ回路1.0−14においてノイズ信号が加えられる。
ても同様の処理が行われる。ただし、コントロールデー
タC0NTにおいてNA = 00でない場合にはノイ
ズ回路1.0−14においてノイズ信号が加えられる。
AN−OJの時にはピッ1−9が、NA=1.0の時に
はビット10が、NA=ilの時にはビット9及び10
がノイズ信号におきかえられる。このようにして、加算
器を用いずにノイズ信号を重畳している。これが波形2
の波形データとしてRAM7〜2のレジスタW)12に
格納される。
はビット10が、NA=ilの時にはビット9及び10
がノイズ信号におきかえられる。このようにして、加算
器を用いずにノイズ信号を重畳している。これが波形2
の波形データとしてRAM7〜2のレジスタW)12に
格納される。
■ エンベロープ乗算
上記のようにして波形1、波形2の2種類の波形データ
が得られたが、この波形データに対してエンベロープの
乗算を行う。波形1に対するエンベロープはRAM7−
3のレジスタF’、R1に、波形2に対するエンベロー
プはRAM7−3のレジスタER2に入っている。ここ
で、エンベロープについて述べると、エンベロープは指
数部4ビツト仮数部9ビットの13ビット浮動小数点表
示になっている。エンベロープ乗算は各チャンネル2回
行われるがそれぞれの動作は同様であるので、タイムス
ロツ1〜(7)〜(9)におけるW旧×F旧の演算につ
いて説明する。
が得られたが、この波形データに対してエンベロープの
乗算を行う。波形1に対するエンベロープはRAM7−
3のレジスタF’、R1に、波形2に対するエンベロー
プはRAM7−3のレジスタER2に入っている。ここ
で、エンベロープについて述べると、エンベロープは指
数部4ビツト仮数部9ビットの13ビット浮動小数点表
示になっている。エンベロープ乗算は各チャンネル2回
行われるがそれぞれの動作は同様であるので、タイムス
ロツ1〜(7)〜(9)におけるW旧×F旧の演算につ
いて説明する。
RAM7−3のレジスタE旧のデータがMSす2−11
を介してMPIY2−7のラッチ9−3及びラッチ9−
5にラッチされる。ここで、ラッチ9−3にはレジスタ
E旧の下位10ピツ1〜が、ラッチ9−5にはレジスタ
EHのピッ1へ9−12がラッチされる。次いでRAM
7−3のレジスタWRY(71データがMSW2−11
を介り、 テMPL’/2−7 (D −) 7チ9−
1にラッチされる。ラッチ9−3の出力はビット処理回
路9−12においてそのMSBが1”にされてラッチ9
−4にラッチされる。即ち、ラッチ9−4にはエンベロ
ープの仮定部がラッチされる。ラッチ9−1の出力はシ
フタ9−11を介してラッチ9−2にラッチされる。こ
の際エンコーダ9−10のC入力にはSQ倍信号よって
1が与えられており、シフタ9−11のC入力にはoo
ooiが与えられる。故にシフタ9−11はラッチ9−
1の下位12ピッl−即ちデータバンク1−6より読み
出した波形1の波形データ12ピッ1−をラッチ9−2
へ送出する。乗算器9−16がラッチ9−2及びラッチ
9−4のデータの乗算を行い、積14ピッl〜がラッチ
9−7にラッチされ、シフタ9−15へ送出される。
を介してMPIY2−7のラッチ9−3及びラッチ9−
5にラッチされる。ここで、ラッチ9−3にはレジスタ
E旧の下位10ピツ1〜が、ラッチ9−5にはレジスタ
EHのピッ1へ9−12がラッチされる。次いでRAM
7−3のレジスタWRY(71データがMSW2−11
を介り、 テMPL’/2−7 (D −) 7チ9−
1にラッチされる。ラッチ9−3の出力はビット処理回
路9−12においてそのMSBが1”にされてラッチ9
−4にラッチされる。即ち、ラッチ9−4にはエンベロ
ープの仮定部がラッチされる。ラッチ9−1の出力はシ
フタ9−11を介してラッチ9−2にラッチされる。こ
の際エンコーダ9−10のC入力にはSQ倍信号よって
1が与えられており、シフタ9−11のC入力にはoo
ooiが与えられる。故にシフタ9−11はラッチ9−
1の下位12ピッl−即ちデータバンク1−6より読み
出した波形1の波形データ12ピッ1−をラッチ9−2
へ送出する。乗算器9−16がラッチ9−2及びラッチ
9−4のデータの乗算を行い、積14ピッl〜がラッチ
9−7にラッチされ、シフタ9−15へ送出される。
一方、ラッチ9−5にはエンベロープの指数部がラッチ
されており、ラッチ9−6を介してデゴーダ9−13に
てデコードされ、セレクタ9−14を介してシフタ9−
15に制御信号として与えられる。故に、ラッチ9−7
の出力はエンベロープの指数部によってシフ1へされ、
ラッチ9−8にてラッチされる。このようにして、固定
小数点の波形データと浮動小数点のエンベロープの乗算
が行われる。ラッチ9−8の出力はLバスよりMS1i
12−11を介してRAM7−1のレーア1= ジスタ1tlE1に格納される。波形2の波形データと
エンベロープの乗算も同様にして行われRAM7−4の
レジスタ1JE2に格納される。
されており、ラッチ9−6を介してデゴーダ9−13に
てデコードされ、セレクタ9−14を介してシフタ9−
15に制御信号として与えられる。故に、ラッチ9−7
の出力はエンベロープの指数部によってシフ1へされ、
ラッチ9−8にてラッチされる。このようにして、固定
小数点の波形データと浮動小数点のエンベロープの乗算
が行われる。ラッチ9−8の出力はLバスよりMS1i
12−11を介してRAM7−1のレーア1= ジスタ1tlE1に格納される。波形2の波形データと
エンベロープの乗算も同様にして行われRAM7−4の
レジスタ1JE2に格納される。
■ 2波混合
上記のようにして、レジスタWEI、 IIE2に波形
が格納された。このステップで、はWEIとWB2の和
を求める。タイムスロット(1)における演算がこれに
相当する。
が格納された。このステップで、はWEIとWB2の和
を求める。タイムスロット(1)における演算がこれに
相当する。
■ CN乗算
タイムスロット(1)で2波混合を行うが、本楽音発生
部1−5においては、ABM2−9及びフィルタ1−7
の特性によっては音名に応じて発生される音圧レベルが
異なる場合がある。このための補正を行うのがCN乗算
である。ここでは補正の為の係数としてノート係数CN
をそのまま用いている。タイムスロット(1)における
1uE2−IEIの演算結果が、Cバスより5W28.
1比バス、51129、■2、バスを介してMPLY2
−7のラッチ9−1にラッチされる。一方メモリ2−5
のROM7−5よりノートデータNDに応じてノート係
数CNが読み出され、+1Dバス、5W24、Lバスを
介してMPLY2−7のラッチ9−3にラッチされる。
部1−5においては、ABM2−9及びフィルタ1−7
の特性によっては音名に応じて発生される音圧レベルが
異なる場合がある。このための補正を行うのがCN乗算
である。ここでは補正の為の係数としてノート係数CN
をそのまま用いている。タイムスロット(1)における
1uE2−IEIの演算結果が、Cバスより5W28.
1比バス、51129、■2、バスを介してMPLY2
−7のラッチ9−1にラッチされる。一方メモリ2−5
のROM7−5よりノートデータNDに応じてノート係
数CNが読み出され、+1Dバス、5W24、Lバスを
介してMPLY2−7のラッチ9−3にラッチされる。
ここで、1ilE1+WE2は16ビツトのデータであ
るが乗算器9−16のA入力は12ビツトであるので8
円、V2−7では次のような処理を行っている。即ち1
、ラッチ9−1の上位5ビツトがエンコーダ9−10に
入力され、エンコーダ9−10が第9表に示すとおりの
データをA、8両端子より出力する。つまり、ラッチ9
−1におけるデータが実質何ビットであるかを求め、こ
の結果に応じてシフタ9−11によってラッチ9−1よ
り12ビツトをとり出す。例えば、ラッチ9−1の値が
3A26.6の場合は、このデータは実質15ビツトの
データであるのでシフタ9−11はラッチ9−1のビッ
ト14以下の12ピツ1へをとり出し、シフタ9−11
の出力は744□6となる。このようにして1i1E2
+WE1の実質の部分とノート係数との乗算を行い、シ
フタ9−15によって元のビット数にもどし、ラッチ9
−9でラッチする。
るが乗算器9−16のA入力は12ビツトであるので8
円、V2−7では次のような処理を行っている。即ち1
、ラッチ9−1の上位5ビツトがエンコーダ9−10に
入力され、エンコーダ9−10が第9表に示すとおりの
データをA、8両端子より出力する。つまり、ラッチ9
−1におけるデータが実質何ビットであるかを求め、こ
の結果に応じてシフタ9−11によってラッチ9−1よ
り12ビツトをとり出す。例えば、ラッチ9−1の値が
3A26.6の場合は、このデータは実質15ビツトの
データであるのでシフタ9−11はラッチ9−1のビッ
ト14以下の12ピツ1へをとり出し、シフタ9−11
の出力は744□6となる。このようにして1i1E2
+WE1の実質の部分とノート係数との乗算を行い、シ
フタ9−15によって元のビット数にもどし、ラッチ9
−9でラッチする。
以上のようにして少ないビット数の乗算器を用いて大き
なビット数のデータの乗算を行っている。
なビット数のデータの乗算を行っている。
このようにして得られた値をDAC2−8へ出力し、A
BM2−9で所定の周期に補正されて楽音信号として出
力される。
BM2−9で所定の周期に補正されて楽音信号として出
力される。
ところで、本楽音発生部1−5においては、先に述べた
ようにマイコンの指示により第1表のフラグVOLによ
り、CN乗算をVLD乗算に切換えることができる。即
ち、ロングシーケンスにおいて、RAM5−6のレジス
タVLD8ピッ1〜が、M!J2−11を介してRAM
7−4のレジスタI−V D ’に送られる。送出の際
にMSIJ2−11においてビットシフトがなされ、8
ビツトのデータを2ピツ1へ左シフトし更に下位2ピッ
1−に′0″を追加し、10ピツl〜のデータに変換さ
れる。このことによりVLDのビット数はCNのビット
数と同一となる。l1lIE2+wE1の値にROM7
−5の値を掛けるか、レジスタVLD’の値を掛は合オ
)せるがは第1−表におけるフラグVOLで決まり、V
OI、二〇ならばROM7−5が110バスニデータを
送出し、vOL−1ならばRA M 7−4が110バ
スにデータを送出する。
ようにマイコンの指示により第1表のフラグVOLによ
り、CN乗算をVLD乗算に切換えることができる。即
ち、ロングシーケンスにおいて、RAM5−6のレジス
タVLD8ピッ1〜が、M!J2−11を介してRAM
7−4のレジスタI−V D ’に送られる。送出の際
にMSIJ2−11においてビットシフトがなされ、8
ビツトのデータを2ピツ1へ左シフトし更に下位2ピッ
1−に′0″を追加し、10ピツl〜のデータに変換さ
れる。このことによりVLDのビット数はCNのビット
数と同一となる。l1lIE2+wE1の値にROM7
−5の値を掛けるか、レジスタVLD’の値を掛は合オ
)せるがは第1−表におけるフラグVOLで決まり、V
OI、二〇ならばROM7−5が110バスニデータを
送出し、vOL−1ならばRA M 7−4が110バ
スにデータを送出する。
上記のように構成することにより、マイコン1−4によ
って楽音発生部1−5の出力する楽音信号のレベルを変
えることが可能となり、第1表のVLDの値を順次変え
ることにより振幅変調をかけることが可能となる。
って楽音発生部1−5の出力する楽音信号のレベルを変
えることが可能となり、第1表のVLDの値を順次変え
ることにより振幅変調をかけることが可能となる。
鍵盤を押下する速さと圧力の少なくとも一方に基づきV
LDを作成すると、タッチレスポンス機能が実現する。
LDを作成すると、タッチレスポンス機能が実現する。
タッチレスポンス機能とは鍵盤の操作の速さ・強さ等に
よって音量・音色等が変化することである。例えばピア
ノは、強く打鍵すると音量が大きいだけでなく音色も華
やかなものになり、弱く打鍵すると音量が小さいだけで
なく音色もこもったものとなる。打鍵の強さに応じて音
量も音色も自在に変化するが、ピアノの場合は打鍵の後
、鍵盤を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない。このようにピアノは
打鍵の強さのみがタッチレスポンス機能となっていて、
このような機能を特にイニシャルタッチコントロールと
呼ぶ。一般に打楽器がこれに属する。
よって音量・音色等が変化することである。例えばピア
ノは、強く打鍵すると音量が大きいだけでなく音色も華
やかなものになり、弱く打鍵すると音量が小さいだけで
なく音色もこもったものとなる。打鍵の強さに応じて音
量も音色も自在に変化するが、ピアノの場合は打鍵の後
、鍵盤を押す強さを変化させても、減衰しつつある音質
には変化を加えることができない。このようにピアノは
打鍵の強さのみがタッチレスポンス機能となっていて、
このような機能を特にイニシャルタッチコントロールと
呼ぶ。一般に打楽器がこれに属する。
一方、1ヘランペツト′は息の強さにより持続している
音質をも変化することができるので、この音を模倣して
電子楽器の鍵盤操作で演奏する場合も、押鍵により1ヘ
ランペット音を発生中に押鍵の強さを増減することで音
量・音色に変化を与えることが必要となる。このような
機能を特にアフタータッチコントロールと呼ぶ。一般に
、弦楽器と管楽器がこれに属する。
音質をも変化することができるので、この音を模倣して
電子楽器の鍵盤操作で演奏する場合も、押鍵により1ヘ
ランペット音を発生中に押鍵の強さを増減することで音
量・音色に変化を与えることが必要となる。このような
機能を特にアフタータッチコントロールと呼ぶ。一般に
、弦楽器と管楽器がこれに属する。
本発明の実施例では先に述べたように、VOLフラグに
よりVLD乗算を行うことにより、各チャンネル独立に
音量を制御することができる。
よりVLD乗算を行うことにより、各チャンネル独立に
音量を制御することができる。
応用例として、打鍵の強さを計測して、強さに応じてV
LDの値を作成してマイコンから転送することにより、
打鍵毎に転送された異なるVLDに応じて各音の音量が
変化することになる。
LDの値を作成してマイコンから転送することにより、
打鍵毎に転送された異なるVLDに応じて各音の音量が
変化することになる。
マイコンがVLDを転送する際、VLDの値に応じてタ
ブレットデータを切換えて転送すると、本実施例の楽音
発生部はVl、Dの値に応じて音量と共に音色をも変化
させられることは、先に掲げた機能説明で明らかである
。
ブレットデータを切換えて転送すると、本実施例の楽音
発生部はVl、Dの値に応じて音量と共に音色をも変化
させられることは、先に掲げた機能説明で明らかである
。
この音色の切換について、VLDが8ビツトの例で説明
する。
する。
第23表に、Vl、I)の値の範囲と、それに対応する
強弱名とタブレット名の一例を示す。
強弱名とタブレット名の一例を示す。
VLDが1ビット小さくなる毎に、音量は172つまり
6dB小さくなり、これを音楽用語の強弱名の各々に割
当てである。またffの強さには華やかな音色が必要な
ので高調波の豊富な波形データをタブレットOに割当て
、mpより小さい音量ではこもった音色が必要なので正
弦波に近い波形データをタブレッ1〜3に割当てるよう
に、複数種類の波形データをデータバンクに準備してお
く。
6dB小さくなり、これを音楽用語の強弱名の各々に割
当てである。またffの強さには華やかな音色が必要な
ので高調波の豊富な波形データをタブレットOに割当て
、mpより小さい音量ではこもった音色が必要なので正
弦波に近い波形データをタブレッ1〜3に割当てるよう
に、複数種類の波形データをデータバンクに準備してお
く。
このようにすると、打鍵の強さによってVLDの数値範
囲で音色が4通り切換えられると同時に8ビツトのVL
I)に応じて256通りの音量が指定できる。
囲で音色が4通り切換えられると同時に8ビツトのVL
I)に応じて256通りの音量が指定できる。
以上はイニシャルタッチコントロールであったが、同様
に打鍵後の押鍵圧の大小に応じて、刻々と変化するVL
Dと、VLDの値に応じて刻々と変化するタブレノ1−
データとをマイコンが送出すると、本実施例の楽音発生
部は打鍵後の押鍵圧の変化に応じて刻々と、音色と音量
とを変化させることができる。
に打鍵後の押鍵圧の大小に応じて、刻々と変化するVL
Dと、VLDの値に応じて刻々と変化するタブレノ1−
データとをマイコンが送出すると、本実施例の楽音発生
部は打鍵後の押鍵圧の変化に応じて刻々と、音色と音量
とを変化させることができる。
以上がアフタータッチコントロールである。
(4) エンベロープ発生方法
楽音発生部】−5におけるエンベロープの発生方法は次
の3ステツプに分けられる。即ち、■ ア1くレス発生 ■ エンベロープデータの読み出し ■ エンベロープ計算 以下者ステップを詳しく説明する。
の3ステツプに分けられる。即ち、■ ア1くレス発生 ■ エンベロープデータの読み出し ■ エンベロープ計算 以下者ステップを詳しく説明する。
■ アドレス発生
押鍵によるイニシャル設定にて、ヘッダデータの5TE
(エンベロープデータEl’のスタートアドレス)、Δ
5TE(エンベロープデータEl’のワード数)に基づ
いてレジスタEARI、 EAR2,TRI、 TR2
゜ΔT1.八T2へ初期設定されている。これらのデー
タをもとにア1ヘレスの演算が行われる。アドレスの演
算は演算頻度が少なくてもよいので演算シーケンスのロ
ングシーケンスにて行っている。更に、ロンクシ−ケン
スの奇数回目でエンベロープデータEl’の71(レス
演算を、偶数回目でエンベロープデータE2’のアドレ
ス演算を行っている。
(エンベロープデータEl’のスタートアドレス)、Δ
5TE(エンベロープデータEl’のワード数)に基づ
いてレジスタEARI、 EAR2,TRI、 TR2
゜ΔT1.八T2へ初期設定されている。これらのデー
タをもとにア1ヘレスの演算が行われる。アドレスの演
算は演算頻度が少なくてもよいので演算シーケンスのロ
ングシーケンスにて行っている。更に、ロンクシ−ケン
スの奇数回目でエンベロープデータEl’の71(レス
演算を、偶数回目でエンベロープデータE2’のアドレ
ス演算を行っている。
奇数回目のロングシーケンスにおいて、タイムスロット
(]3)で ΔTl + TRI →TRI ・
・・・(4−1)タイムスロット(15)で ΔEA旧 +IEARI +Ci→EARL ・
・・・・・(4−2)の演算が行われEA旧の値を用い
てデータバンク1−6の読み出しを行う。タイムスロッ
ト(15)のCiはタイムスロット(13)にて行われ
る八T1の累算によって生じたオーバーフローに当や。
(]3)で ΔTl + TRI →TRI ・
・・・(4−1)タイムスロット(15)で ΔEA旧 +IEARI +Ci→EARL ・
・・・・・(4−2)の演算が行われEA旧の値を用い
てデータバンク1−6の読み出しを行う。タイムスロッ
ト(15)のCiはタイムスロット(13)にて行われ
る八T1の累算によって生じたオーバーフローに当や。
ここで演算(4−1)を詳しく説明する。
先ず、RAM7−2のレジスタΔT1の値がHBババス
MSW2−1.1を介してFA2−6のラッチ8−1に
ラッチされる。同時に、RAM7−3のレジスタTRI
の値が11Cバス、MSυ2−11を介してFA2−6
のラッチ8−2にラッチされる。ラッチ8−1の出力は
ビット処理回路8−10によってピッ1−3が強制的に
°′O″にされ(ピッ]〜3を++ Oj+にする理由
は後で述べる。)、ラッチ8−3でラッチされる。ラッ
チ8−2の出力はビット処理回路8−11を介してラッ
チ8−4でラッチされる。ここでピッ1へ処理回路8−
11においてはビットの変換等の処理は施されない。ラ
ッチ8−3及びラッチ8−4の出力を加算器8−9にて
加算し、ラッチ8−7、ラッチ8−8を介してCバスに
与え、MSW2−1.1を介してRAM7−3のレジス
タT旧に加算結果を格納する。ここで加算結果にオーバ
ーフローが生じた場合は、加算器8−9のCoより′1
”が出力される。この出力をラッチ8−6にてラッチし
、タイムスロット15の演算の際に使用する。但し、こ
れは波形データにPCM部がない場合についてであり、
波形データにPCM部がある場合(フラグPCM=1)
にはPCM部を読み終えるまでレジスタTRIに対し演
算結果として強制的にO”が入力される。故にΔTlの
累算によるオーバーフローが生じることがない為PCM
を読み終えるまではEARLの値が更新されることはな
い。
MSW2−1.1を介してFA2−6のラッチ8−1に
ラッチされる。同時に、RAM7−3のレジスタTRI
の値が11Cバス、MSυ2−11を介してFA2−6
のラッチ8−2にラッチされる。ラッチ8−1の出力は
ビット処理回路8−10によってピッ1−3が強制的に
°′O″にされ(ピッ]〜3を++ Oj+にする理由
は後で述べる。)、ラッチ8−3でラッチされる。ラッ
チ8−2の出力はビット処理回路8−11を介してラッ
チ8−4でラッチされる。ここでピッ1へ処理回路8−
11においてはビットの変換等の処理は施されない。ラ
ッチ8−3及びラッチ8−4の出力を加算器8−9にて
加算し、ラッチ8−7、ラッチ8−8を介してCバスに
与え、MSW2−1.1を介してRAM7−3のレジス
タT旧に加算結果を格納する。ここで加算結果にオーバ
ーフローが生じた場合は、加算器8−9のCoより′1
”が出力される。この出力をラッチ8−6にてラッチし
、タイムスロット15の演算の際に使用する。但し、こ
れは波形データにPCM部がない場合についてであり、
波形データにPCM部がある場合(フラグPCM=1)
にはPCM部を読み終えるまでレジスタTRIに対し演
算結果として強制的にO”が入力される。故にΔTlの
累算によるオーバーフローが生じることがない為PCM
を読み終えるまではEARLの値が更新されることはな
い。
八T1はイニシャル処理の項で述べたとおり第13表に
おけるC−0時のD出力の値であり、レジスタTRIは
16ビツ1−のレジスタであるので、例えばΔTl =
40001.であれば演算(4−1)は4回行われると
レジスタTRIはオーバーフローし、演算(4−2)の
01=1となりアドレスの更新が行われる。ここで、演
算(4−1)、 (4−2)はロングシーケンスの2回
に1回行われる。第1図(ハ)で示すとおり、同じチャ
ンネルのロンクシ−ケンスは388タイムスロツトの周
期、即ち1タイムスロツ1へは250nsであるので9
7μsの周期に現われる。故に演算(4−1)、 (4
−2)は194μs毎に行われ、ΔT1=4000..
である場合には776μSでアドレスの更新が行われる
ことになる。
おけるC−0時のD出力の値であり、レジスタTRIは
16ビツ1−のレジスタであるので、例えばΔTl =
40001.であれば演算(4−1)は4回行われると
レジスタTRIはオーバーフローし、演算(4−2)の
01=1となりアドレスの更新が行われる。ここで、演
算(4−1)、 (4−2)はロングシーケンスの2回
に1回行われる。第1図(ハ)で示すとおり、同じチャ
ンネルのロンクシ−ケンスは388タイムスロツトの周
期、即ち1タイムスロツ1へは250nsであるので9
7μsの周期に現われる。故に演算(4−1)、 (4
−2)は194μs毎に行われ、ΔT1=4000..
である場合には776μSでアドレスの更新が行われる
ことになる。
ところで、エンベロープデータは2バイトで構成されて
いるので、71−レスの更新の際は2ずつ更新されなけ
ればならない。タイムスロット(15)においては次の
ようにしてアドレスの更新を行っている。
いるので、71−レスの更新の際は2ずつ更新されなけ
ればならない。タイムスロット(15)においては次の
ようにしてアドレスの更新を行っている。
先ず、ΔEARLはΔT1によって定まる値であり、Δ
T1≠00081..の時にはΔEAR1=OO001
6であり、ΔTl = 000816の時にはΔEAR
L、 = FFIEB、 、 = −21,。である。
T1≠00081..の時にはΔEAR1=OO001
6であり、ΔTl = 000816の時にはΔEAR
L、 = FFIEB、 、 = −21,。である。
この操作はMSIN2−11における5li13]にて
行われる。SU3+は第H図(す)に示すようになって
おり、Ar1のピッ1へ3の値を示すフラグTOによっ
て制御している。今仮にAr1≠0008□6とすると
、5IJ31ニよりAバスニ00001.が、RAM7
−1のレジスタRAMよりIIAバス、MSW2−11
のSW2を介してBハスにEARIの値が与えられる。
行われる。SU3+は第H図(す)に示すようになって
おり、Ar1のピッ1へ3の値を示すフラグTOによっ
て制御している。今仮にAr1≠0008□6とすると
、5IJ31ニよりAバスニ00001.が、RAM7
−1のレジスタRAMよりIIAバス、MSW2−11
のSW2を介してBハスにEARIの値が与えられる。
これらの値がFA2−6のラッチ8−1.ラッチ8−2
にラッチされる。ラッチ8−1の出力はビット処理回路
8−10を介してラッチ8−3へ送られる。ここで、ピ
ッ1ル処理回路8−10ではデータの変換は行われない
ようになっている。同時に、ラッチ8−2の出力はビッ
ト処理回路8−11に与えられ、データの[、S8が強
制的に1′″にされてラッチ8−4へ送られる。即ちビ
ット処理回路8−11にて予め1が加えられる。また、
先に述べたラッチ8−6に格納されている演算(4−1
)によるオーバーフローがラッチ8−5にラッチされる
。故にラッチ8−3.ラッチ8−4及びラッチ8−5の
値の加算を行うと、ラッチ8−5の値が′1”であれば
P、A旧の値にパ2”が加えられることになる。一方、
ラッチ8−5の値が′0″の場合はRAMの値は1増加
されたままとなるが、イニシャル処理の項で述べたよう
に、l102−10においてL!’Jに強制的にl O
71、It I IIを与えるので不都合は生じない。
にラッチされる。ラッチ8−1の出力はビット処理回路
8−10を介してラッチ8−3へ送られる。ここで、ピ
ッ1ル処理回路8−10ではデータの変換は行われない
ようになっている。同時に、ラッチ8−2の出力はビッ
ト処理回路8−11に与えられ、データの[、S8が強
制的に1′″にされてラッチ8−4へ送られる。即ちビ
ット処理回路8−11にて予め1が加えられる。また、
先に述べたラッチ8−6に格納されている演算(4−1
)によるオーバーフローがラッチ8−5にラッチされる
。故にラッチ8−3.ラッチ8−4及びラッチ8−5の
値の加算を行うと、ラッチ8−5の値が′1”であれば
P、A旧の値にパ2”が加えられることになる。一方、
ラッチ8−5の値が′0″の場合はRAMの値は1増加
されたままとなるが、イニシャル処理の項で述べたよう
に、l102−10においてL!’Jに強制的にl O
71、It I IIを与えるので不都合は生じない。
ところでΔT] = 000816の場合には、ΔEA
RIがFFEB16(−21□。)となる。故にRAM
の値から211o引かれることになり、10ワード前の
エンベロープデータが読まれることになる。これにより
、エンベロープデータのアドレスがループすることにな
り、マン1へリンのようなくり返しエンベロープを発生
することができる。先に演算(4−]、)にて、ビット
処理回路8−10にてビット3を0”にすると述べたが
、その理由はビット3がΔEAR1=F下EB、、とす
るビットであり、この演算を行う際にレジスタTRIに
oooglliを加えないようにする為である。
RIがFFEB16(−21□。)となる。故にRAM
の値から211o引かれることになり、10ワード前の
エンベロープデータが読まれることになる。これにより
、エンベロープデータのアドレスがループすることにな
り、マン1へリンのようなくり返しエンベロープを発生
することができる。先に演算(4−]、)にて、ビット
処理回路8−10にてビット3を0”にすると述べたが
、その理由はビット3がΔEAR1=F下EB、、とす
るビットであり、この演算を行う際にレジスタTRIに
oooglliを加えないようにする為である。
ロングシーケンスの偶数回目におけるAr2゜TR2,
ΔEAR2,EAR2の演算も同様にして行われる。
ΔEAR2,EAR2の演算も同様にして行われる。
なお、EAR’l、 EAR2に関する演算は全く独立
に行われる為、波形1.波形2に対して全く異なったエ
ンベロープ信号を発生させることができるのは言うまで
もない。また、RAM又はEAR2のくり返しについて
もくり返しの周期を異ならしめることが容易であるので
種々の効果を得ることができる。
に行われる為、波形1.波形2に対して全く異なったエ
ンベロープ信号を発生させることができるのは言うまで
もない。また、RAM又はEAR2のくり返しについて
もくり返しの周期を異ならしめることが容易であるので
種々の効果を得ることができる。
■ エンベロープデータの読み出し
エンベロープデータの読み出しはロングシーケンスにお
いて行い、偶数回目に波形1のエンベロープデータを、
奇数回目に波形2のエンベロープデータの読み出しを行
う。
いて行い、偶数回目に波形1のエンベロープデータを、
奇数回目に波形2のエンベロープデータの読み出しを行
う。
レジスタIEAR]、 EAR2の値に基づいて行うエ
ンベロープデータの読み出し方についてはイニシャル処
理の項で述べたものと全く同じであり、l102−10
にてデータバンク1−6より読みとったデータのフォー
マット変換を行いながらレジスタΔTl。
ンベロープデータの読み出し方についてはイニシャル処
理の項で述べたものと全く同じであり、l102−10
にてデータバンク1−6より読みとったデータのフォー
マット変換を行いながらレジスタΔTl。
Ar1. ΔZ1..Δ22.ΔEl、ΔE2ニ格納し
ていく。
ていく。
■ エンベロープ計算
エンベロープデータの読み出しにより、Δ21゜ΔZ2
.ΔEl、ΔE2にデータが格納されており、またイニ
シャル処理によりE旧、 ER2,ZRI、 ZR2に
初期値が与えられている。これらの値に応じてエンベロ
ープ割算を行う。
.ΔEl、ΔE2にデータが格納されており、またイニ
シャル処理によりE旧、 ER2,ZRI、 ZR2に
初期値が与えられている。これらの値に応じてエンベロ
ープ割算を行う。
エンベロープ計算の基本は加算部のタイムスロット(3
)、 (5)、 (6)、 (8)である。タイムスロ
ット(3)、(5)によって波形1のエンベロープを計
算し、タイムスロット(6)、 (8)によって波形2
のエンベロープを計算する。ここで、タイムスロット(
5)。
)、 (5)、 (6)、 (8)である。タイムスロ
ット(3)、(5)によって波形1のエンベロープを計
算し、タイムスロット(6)、 (8)によって波形2
のエンベロープを計算する。ここで、タイムスロット(
5)。
(8)のC1はタイムスロット(3)、 (6)による
演算で生じたオーバーフローであるが、タイムスロット
(3L (6)にて生じたオーバーフローがどのように
してタイムスロット(5); (8)で加えられるかに
ついては、アドレス発生のタイムスロット(13) 。
演算で生じたオーバーフローであるが、タイムスロット
(3L (6)にて生じたオーバーフローがどのように
してタイムスロット(5); (8)で加えられるかに
ついては、アドレス発生のタイムスロット(13) 。
(15)で述べたものと同様である。このようにして得
られたERA、、 ER2の値がエンベロープデータで
ある。
られたERA、、 ER2の値がエンベロープデータで
ある。
ところで、エンベロープ計算は各種モードによって異な
る。各種モードとは、 1)波形がPCMを有する場合と有しない場合。
る。各種モードとは、 1)波形がPCMを有する場合と有しない場合。
(PCM = 1.10)
2) ピアノ型エンベロープの場合とオルガン型エンベ
ロープの場合。(Plo = l10)3) ダンパフ
ラグをオンした場合とオフした場合。(DMP = l
10) の3種である。以1:個々の場合について説明する。
ロープの場合。(Plo = l10)3) ダンパフ
ラグをオンした場合とオフした場合。(DMP = l
10) の3種である。以1:個々の場合について説明する。
PCM=OかっP10二〇
初期設定はERA、 ER2,ZRI、 Zn2トも’
O”であり、鍵が押圧されている時はレジスタ八El、
ΔE2゜ΔZl、Δz2の値に従ってエンベロープの演
算を行う。鍵か離されると、タイムスロット(3)、
(5)。
O”であり、鍵が押圧されている時はレジスタ八El、
ΔE2゜ΔZl、Δz2の値に従ってエンベロープの演
算を行う。鍵か離されると、タイムスロット(3)、
(5)。
(6)、 (8)ノAZ]、 AEI、 AZ2. Δ
E2ノ値として、UCIF2−3の信号処理器5−6よ
りリリースデータが発生され、レジスタΔZl、ΔEl
、Δ22.ΔE2の値のかわりに用いられる。
E2ノ値として、UCIF2−3の信号処理器5−6よ
りリリースデータが発生され、レジスタΔZl、ΔEl
、Δ22.ΔE2の値のかわりに用いられる。
なお、このモードにおいてはダンパフラグDMPによっ
て演算は何ら影響はされない。
て演算は何ら影響はされない。
PCM=OかっP10=1
初期設定はERA、 ER2,ZRI、 Zn2とも’
O”であり、鍵が押圧されている時はレジスタΔEl、
ΔE2゜ΔZl、Δz2の値に従ってエンベロープの演
算を行う。鍵が離されると、ダンパフラグDMP=1の
場合は引き続きレジスタΔEl、へE2.ΔZ]、Δz
2の値に従ってエンベロープの演算を行い、ダンパフラ
グDMP=Oの時はPCM部0かつP10=Oの場合と
同じである。
O”であり、鍵が押圧されている時はレジスタΔEl、
ΔE2゜ΔZl、Δz2の値に従ってエンベロープの演
算を行う。鍵が離されると、ダンパフラグDMP=1の
場合は引き続きレジスタΔEl、へE2.ΔZ]、Δz
2の値に従ってエンベロープの演算を行い、ダンパフラ
グDMP=Oの時はPCM部0かつP10=Oの場合と
同じである。
PCM部1かつP10=0
初期設定は、EA]=]FFF、6. ER2= O、
ZR1= O。
ZR1= O。
ZR2=Oである。鍵が押圧されており、波形1がPC
M部を読み出している時は初期値が保持され、PCM部
を読み終えると、レジスタΔEl、ΔE2゜ΔZ1.Δ
z2の値に従ってエンベロープの演算を行う。鍵が離さ
れると、波形1がPCM部に読み出しているいないに関
係なく UCIF2−3の信号処理器5−6′によるリ
リースデータに基づいて演算が行われる。
M部を読み出している時は初期値が保持され、PCM部
を読み終えると、レジスタΔEl、ΔE2゜ΔZ1.Δ
z2の値に従ってエンベロープの演算を行う。鍵が離さ
れると、波形1がPCM部に読み出しているいないに関
係なく UCIF2−3の信号処理器5−6′によるリ
リースデータに基づいて演算が行われる。
即ちPCM=OかつP10=Oの場合に帰着する。
なお、このモードにおいてはダンパフラグD’MPによ
って演算は何ら影響を受けない。
って演算は何ら影響を受けない。
PCM部1かつP10=1
初期設定は、ERA、=]、FFF□6. ER2=
O、ZRl、= O。
O、ZRl、= O。
ZR2=Oである。ダンパフラグDMP=Oの場合は、
1度鍵が押圧されると離鍵のタイミングには無関係に演
算が行われる。即ち、波形1がPCM部を読み出しティ
る時にはレジスタERI、 ER2,ZRl、、 Zn
2は初期値が保持され、PCM部を読み終えるとレジス
タΔEl、ΔE2.Δz1.ΔZ2の値に従って演算が
開始される。ダンパフラグDMP=1の場合は、PCM
部1かつP10=0の場合と全く同じである。
1度鍵が押圧されると離鍵のタイミングには無関係に演
算が行われる。即ち、波形1がPCM部を読み出しティ
る時にはレジスタERI、 ER2,ZRl、、 Zn
2は初期値が保持され、PCM部を読み終えるとレジス
タΔEl、ΔE2.Δz1.ΔZ2の値に従って演算が
開始される。ダンパフラグDMP=1の場合は、PCM
部1かつP10=0の場合と全く同じである。
以」―述べたように、種々のモードに応じて自由にエン
ベロープ信号を発生することができる。また、ΔEl、
ΔZ】とΔE2.Δz2は全く独立に設定でき、そのデ
ータはアドレス発生の項にて明らかなとおりΔTl、Δ
T2によって定まる時間で更新されるので前述の2種類
の波形データと相俟って種々の楽音が発生できる。
ベロープ信号を発生することができる。また、ΔEl、
ΔZ】とΔE2.Δz2は全く独立に設定でき、そのデ
ータはアドレス発生の項にて明らかなとおりΔTl、Δ
T2によって定まる時間で更新されるので前述の2種類
の波形データと相俟って種々の楽音が発生できる。
(発明の効果)
以−にのように本発明は楽器音の立ち」ニリ部の波形デ
ータと定常部の1周期分の波形データと、それぞれに対
する独立のエンベロープを発生して乗算するようにした
ことにより、楽器音の有する立ち上りの微妙な音色の変
化をそのまま再現することができ、定常部においては2
種類の波形に対して独立のエンベロープを掛は合わせる
ことにより音色が単調になるということもなく、全体と
して自然楽器音に非常に近い楽音を得られるものである
。
ータと定常部の1周期分の波形データと、それぞれに対
する独立のエンベロープを発生して乗算するようにした
ことにより、楽器音の有する立ち上りの微妙な音色の変
化をそのまま再現することができ、定常部においては2
種類の波形に対して独立のエンベロープを掛は合わせる
ことにより音色が単調になるということもなく、全体と
して自然楽器音に非常に近い楽音を得られるものである
。
第7表
X : Don’t care
第14表
(上位2
ピッ1へ)
第15表
fP、11男
−9アー
第16表
第19表
第20表
一: ビット処理を行わないビット
第1図(イ)は本発明における情報処理装置の一実施例
のブロック図、第1図(ロ)はマイコンによるデータ転
送のタイミング図、第1図(ハ)は本発明において用い
られている演算タイムスロットを表わす図、第2図は本
発明における楽音発生部1−5の構成図、第3図は楽音
発生部1−5におけるノートクロック発生の原理図、第
4図は楽音発生部1−5における5EQ2−2の詳細図
、第5図は同じくUCIF2−3の詳細図、第6図は同
じ< CDR2−4の詳細図、第7図は同じくメモリ2
−5の詳細図、第8図は同じ< FA2−6の詳細図、
第9図(イ)は同じくKPLY2−7の詳細−図、第9
図(ロ)はMPLY2−’7にて使用している乗算器9
−16の詳細図、第10図は楽音発生部1−5における
Ilo、2−10の詳細図、第11図(イ)は同シ<
MSW2−11(7)詳細図、第11図(ロ)〜第11
図(す)はMSW2−11に用いられているスイッチの
パターン図、第11図(ヌ)はMS112−1.1にお
けるデータ転送のタイミング図、第12図はデータバン
ク1−6におけるデータフォーマットを示す図、第13
図はデータバンク1−6におけるエンベロープデータの
データフォーマットを示す図、第14図は従来の情報処
理装置のブロック図である。 1−1・・鍵盤、■−2・・タブレット、1−3・効果
スイッチ、1−4・・・マイコン、1−5・・・楽音発
生部、1−6データバンク、1−7・・・フィルタ、2
−1・・・マスタクロック、2−2・・シーケンサ(S
EQ)、2−3・・マイコンインターフェース部(Uc
IF)、2−4・比較レジスタ部(CDR)、2−5・
・メモリ、2−6・・・フルアダ一部(FA)、2−7
・・・乗算部(MPLY)、2−8・・・ディジタルア
ナログコンバータ(DAC)、2−9・・・アナログバ
ツアアメモリ部(ABM)、2−IO・・入出力回路部
(Ilo)、2−1トマトリックススイッチ部(MSI
J)。 特許出願人 松下電器産業株式会社 第1図 (イン (゛υブン A/D REDモ=D−
のブロック図、第1図(ロ)はマイコンによるデータ転
送のタイミング図、第1図(ハ)は本発明において用い
られている演算タイムスロットを表わす図、第2図は本
発明における楽音発生部1−5の構成図、第3図は楽音
発生部1−5におけるノートクロック発生の原理図、第
4図は楽音発生部1−5における5EQ2−2の詳細図
、第5図は同じくUCIF2−3の詳細図、第6図は同
じ< CDR2−4の詳細図、第7図は同じくメモリ2
−5の詳細図、第8図は同じ< FA2−6の詳細図、
第9図(イ)は同じくKPLY2−7の詳細−図、第9
図(ロ)はMPLY2−’7にて使用している乗算器9
−16の詳細図、第10図は楽音発生部1−5における
Ilo、2−10の詳細図、第11図(イ)は同シ<
MSW2−11(7)詳細図、第11図(ロ)〜第11
図(す)はMSW2−11に用いられているスイッチの
パターン図、第11図(ヌ)はMS112−1.1にお
けるデータ転送のタイミング図、第12図はデータバン
ク1−6におけるデータフォーマットを示す図、第13
図はデータバンク1−6におけるエンベロープデータの
データフォーマットを示す図、第14図は従来の情報処
理装置のブロック図である。 1−1・・鍵盤、■−2・・タブレット、1−3・効果
スイッチ、1−4・・・マイコン、1−5・・・楽音発
生部、1−6データバンク、1−7・・・フィルタ、2
−1・・・マスタクロック、2−2・・シーケンサ(S
EQ)、2−3・・マイコンインターフェース部(Uc
IF)、2−4・比較レジスタ部(CDR)、2−5・
・メモリ、2−6・・・フルアダ一部(FA)、2−7
・・・乗算部(MPLY)、2−8・・・ディジタルア
ナログコンバータ(DAC)、2−9・・・アナログバ
ツアアメモリ部(ABM)、2−IO・・入出力回路部
(Ilo)、2−1トマトリックススイッチ部(MSI
J)。 特許出願人 松下電器産業株式会社 第1図 (イン (゛υブン A/D REDモ=D−
Claims (2)
- (1)楽器音の立上り部の複数周期の波形データを第1
波形とし、楽器音の定常部の1周期の波形データを第2
波形とし、上記第1波形に対応する音量の時間変化特性
を第1エンベロープとし、該第1エンベロープをパラメ
ータ化したものを第1パラメータとし、上記第2波形に
対応する音量の時間変化特性を第2エンベロープとし、
該第2エンベロープをパラメータ化したものを第2パラ
メータとし、上記第1波形、第2波形、第1パラメータ
、第2パラメータを格納するデータバンクと、 該データバンクから上記第1パラメータ、第2パラメー
タを読み出すと共に、上記第1パラメータと第2パラメ
ータから上記第1エンベロープと第2エンベロープを復
元するエンベロープ形成手段と、 上記データバンクより第1波形を順次読み出し且つ第1
波形の複数同期の波形データの最後の1周期の波形デー
タについてはこれをくり返し読み出して上記第1エンベ
ロープと乗算して第1データを作成すると共に、上記デ
ータバンクより第2波形を順次くり返し読み出して上記
第2エンベロープと乗算して第2データを作成する手段
と、上記第1データと上記第2データとを加算して楽音
データを作成する手段と を具備することを特徴とする電子楽器。 - (2)前記第1エンベロープと前記第2エンベロープが
時間軸はリニア表示、音量軸が指数表示された座標上で
折れ線となっていて、前記第1パラメータと前記第2パ
ラメータは自ら上記折れ線の時間長を有していて、前記
エンベロープ形成手段は前記第2パラメータの時間長と
前記第2パラメータの時間長を計数し、時間長の終点毎
に前記第1パラメータと前記第2パラメータのうち該当
する方の次データを前記データバンクより読み出す手段
を有することを特徴とする特許請求の範囲第(1)項記
載の電子楽器。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60053249A JPS61212899A (ja) | 1985-03-19 | 1985-03-19 | 電子楽器 |
US06/841,110 US4709611A (en) | 1985-03-19 | 1986-03-18 | Electronic musical instrument for generating a natural musical tone |
DE8686301968T DE3671997D1 (de) | 1985-03-19 | 1986-03-18 | Elektronisches musikinstrument. |
EP86301968A EP0201998B1 (en) | 1985-03-19 | 1986-03-18 | Electronic musical instrument |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60053249A JPS61212899A (ja) | 1985-03-19 | 1985-03-19 | 電子楽器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61212899A true JPS61212899A (ja) | 1986-09-20 |
JPH023199B2 JPH023199B2 (ja) | 1990-01-22 |
Family
ID=12937517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60053249A Granted JPS61212899A (ja) | 1985-03-19 | 1985-03-19 | 電子楽器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61212899A (ja) |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52107823A (en) * | 1976-03-05 | 1977-09-09 | Nippon Gakki Seizo Kk | Electronic musical instrument |
JPS5528072A (en) * | 1978-08-21 | 1980-02-28 | Nippon Musical Instruments Mfg | Electronic musical instrument |
JPS576896A (en) * | 1980-06-16 | 1982-01-13 | Nippon Musical Instruments Mfg | Musical tone wave synthesizing system for electronic musical instrument |
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1985
- 1985-03-19 JP JP60053249A patent/JPS61212899A/ja active Granted
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Also Published As
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---|---|
JPH023199B2 (ja) | 1990-01-22 |
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