JP2646118B2 - キャパシティブキーボード - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、キー操作を静電容量の変化で検出する容
量スイッチを用いたキャパシティブキーボードに関す
る。

（従来の技術） 従来、たとえば多数のキーを平面的に配列し、これら
のキーに所定のアルファベット、数字、記号、符号等の
キャラクタを割付け、これらのキー操作に往動して予め
設定した上記キャラクタに対応するコード化した信号を
送出するようにしたいわゆるキーボードが知られてい
る。

このようなキーボードの構成としては、耐久性が良好
でキータッチも優れたキャパシティブキーを用いたキャ
パシティブキーボードが実用化されている。（特開昭59
−65348号、特開昭60−181815号参照）。

このキャパシティブキーボードでは、キー操作による
電極間の静電容量の変化をセンスアンプで所定電圧まで
昇圧し、当該キーのオン、オフ信号を得るようにしてい
る。

すなわち、キー操作による電極間の容量変化をセンス
アンプにより電圧変化に変換して所定電圧まで増幅し、
この増幅出力をキー押上げの感知信号として出力するよ
うにしている。

このようなキャパシティブキーボードでは、キーボー
ド回路基板上において、キースイッチを制御するための
CPU（セントラル・プロセッシング・ユニット）等によ
って構成されている。

ところが、CPUにより構成されているキャパシティブ
キーボードでは、キー検出やホストコンピュータからの
キーアドレスリクエストに対し、処理時間（演算時間）
が数msecとなっており、処理時間が長いという欠点があ
った。

特に、ホストコンピュータからの反応スピードが必要
なときに問題があった。

（発明が解決しようとする課題） 上記のように、処理時間が長くかかるという欠点を除
去するもので、処理時間の短縮を図ることができるキャ
パシティブキーボードを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明のキャパシティブキーボードは、複数の行お
よび列で構成したマトリクスの交点にキャパシティブキ
ーを設けたキーマトリクス、外部装置から順次供給され
るアドレス信号に応じて、上記キーマトリクスの行およ
び列を選択する選択信号を出力する第１の出力回路、こ
の第１の出力回路により選択信号が出力されたキーから
の静電容量の変化を出力するアナログスイッチ、このア
ナログスイッチからの信号を電圧信号に変換し、この電
圧信号が第１の電圧値あるいは第２の電圧値以上の場合
に、その電圧値を所定電圧に昇圧するセンスアンプ、上
記外部装置からのアドレス信号の変化を検出する検出回
路、この検出回路からの検出信号に応じてサンプリング
パルスを出力する第２の出力回路、この第２の出力回路
からのサンプリングパルスに応じて、タイミングパルス
を出力する第３の出力回路、上記第２の出力回路からの
サンプリングパルスに応じて、上記センスアンプの出力
を保持し、上記検出回路からの検出信号に応じてクリア
する第１の保持回路、上記第３の出力回路からのタイミ
ングパルスが供給された際、上記第１の保持回路の保持
内容に応じて、上記外部装置からのアドレス信号を記憶
し、このアドレス信号と同一のアドレス信号が上記外部
装置から供給された際に、データを出力する記憶回路、
上記検出回路からの検出信号に応じて上記記憶回路から
出力されるデータを保持する第２の保持回路、この第２
の保持回路で保持されたデータと上記第１の保持回路で
保持されたデータとを比較し、一致した際に、キー押下
げ信号を上記外部装置へ出力する第４の出力回路、およ
び上記記憶手段から供給されるデータに応じて、上記セ
ンスアンプの反応電圧を第１の電圧値から第２の電圧値
へ変更する変更手段から構成されるものである。

（作用） この発明は、外部装置から供給されるアドレス信号と
同期してキーマトリクス中のキーが押下げられた場合
に、そのアドレス信号に対応してキー押下信号を出力す
るようにしたものであり、キーマトリクスからの押下信
号を所定電圧に昇圧する際の反応電圧にヒステリシスを
設け、このヒステリシスをRAMを用いて変更することに
より、２度サンプリングしてからキー押下信号を外部装
置へ出力するようにしたものである。

（実施例） 以下、この発明の一実施例について図面を参照して説
明する。

第１図は、この発明のキャパシティブキーボードを示
すもので、アドレスデコーダ（第１の出力回路）１、
２、キーマトリクス３、アナログスイッチ４、５、アン
プ回路（センスアンプ）６、アンプ出力保持用のFF回路
（第１の保持回路）７、１スキャン前データ保持用のFF
回路（第２の保持回路）８、スタティックRAM（RAM;記
憶回路）９、ナンド回路10、アドレス変化点検出回路
（検出回路）11、遅延回路12、FF回路制御用タイミング
パルス出力回路13、サンプリングパルス出力回路（第２
の出力回路）14、およびタイミングパルス出力回路（第
３の出力回路）15によって構成されている。

上記アドレスデコーダ１は、上記サンプリングパルス
出力回路14からのサンプリング信号が供給された際、図
示しないホストコンピュータからの上３桁のアドレス信
号により、上記キーマトリクス３の各行つまりドライブ
ライン3a、…にドライブ信号を出力するものであり、上
記アドレスデコーダ２は、図示しないホストコンピュー
タからの下３桁のアドレス信号により、上記キーマトリ
クス３の各列つまりセンスライン3b、…に対応するアナ
ログスイッチ４、５をオンするものである。上記アドレ
スデコーダ１、２は、たとえばTTL（LS145）によって構
成されている。

上記キーマトリクス３には、複数の行（ドライブライ
ン）3a、…、および列（センスライン）3b、…の交点に
各キー操作により静電容量が変化するキャパシティブキ
ーＣ、…が設けられている。上記ドライブライン3a、…
の一端は、それぞれ抵抗Ra、…を介して電源（図示しな
い）に接続されており、上記センスライン3b、…の一端
は、それぞれ抵抗Rb、…を介して電源（図示しない）に
接続されている。

上記キャパシティブキーＣ、…の構造は固定電極とこ
の固定電極にキーの押下げによって接離する可動電極を
設けたものであり、一方の電極を行、他方の電極を列に
接続するようになっている。上記キャパシティブキーＣ
は、押された状態から離されることにより静電容量（キ
ー電圧）が徐徐に低下するようになっている。

上記アナログスイッチ４、５は、上記アドレスデコー
ダ２から供給される信号に応じて、上記キーマトリクス
３の各列つまりセンスライン3b、…に対応するスイッチ
をオンすることにより、第２図（ｆ）に示すような、セ
ンスライン3b、…からの信号をアンプ回路６へ導くもの
である。上記アナログスイッチ４、５は、たとえばCMOS
［4066、あるいは4051）によって構成されている。

上記アンプ回路６は、上記アナログスイッチ４、５か
ら供給される信号を電圧信号つまりキー押下微少信号に
変換し、このキー押下微少信号が第１の電圧値以下また
は第２の電圧値以下の際（｜第１の電圧値｜＞｜第２の
電圧値｜）、論理回路の電圧レベル（所定電圧;5V）ま
で増幅した第２図（ｇ）に示すような、キー押下信号を
出力するものである。このキー押下信号は、上記サンプ
リングパルス出力回路14からのサンプリングパルスが供
給された際に、FF回路７へ出力されるものである。上記
アンプ回路６は、端子STBに「０」が供給されている
時、キー押下微少信号が第１の電圧値以下の際、論理回
路の電圧レベルまで増幅したキー押下信号を出力し、端
子STBに「１」が供給されている時、キー押下微少信号
が第２の電圧値以下の際、論理回路の電圧レベルまで増
幅したキー押下信号を出力するようになっている。これ
により、キャパシティブキーＣが押された状態から離さ
れそうになってキー電圧が低下して小さな電圧変化（ヒ
ステリシスの電圧レベル内で）となっても反応して昇圧
した信号を出力するようになっている。

上記FF回路７は、アンプ出力保持用のFF回路であり、
上記FF回路制御用タイミングパルス出力回路13からのタ
イミングパルスに応じてクリアされ、上記アンプ回路６
からのキー押下信号を、第２図（ｈ）に示すように保持
するものである。

上記FF回路８は、１スキャン前データ保持用のFF回路
であり、上記FF回路制御用タイミングパルス出力回路13
からのタイミングパルスに応じてラッチされ、上記RAM9
からの出力データを、第２図（ｋ）に示すように保持す
るものである。上記FF回路７、８は、たとえばTTL（LS7
4）によって構成されている。

上記RAM9は、タイミングパルス出力回路15からのタイ
ミングパルスが供給された際、FF回路７の出力に応じ
て、第２図（ｍ）に示すように、上記ホストコンピュー
タからのアドレス信号に対応するエリアにフラグ「１」
を立て、上記フラグの立っているエリアに対応するアド
レス、つまり上記アドレス信号と同一のアドレス信号が
供給された際（１スキャン後）、「１」信号を上記アン
プ回路６の端子STBに出力するとともに、FF回路８のデ
ータ入力端Ｄに出力するものである。

また、上記RAM9は、フラグを立てる代わりに、アドレ
スをそのまま記憶し、この記憶したアドレスと同一のア
ドレス（１スキャン後）との比較を行うようにしても良
い。

上記ナンド回路10は、上記FF回路７、８の保持出力に
応じて、第２図（ｌ）に示すように、キー押下信号をホ
ストコンピュータ（図示しない）に出力するものであ
り、上記FF回路７、８から「１」信号が供給された際
に、キー押下信号としての「０」信号を出力するように
なっている。

これにより、ホストコンピュータは上記ナンド回路10
からキー押下信号としての「０」信号が供給された際、
そのとき出力しているアドレス信号により、対応するキ
ャパシティブキーＣの押下を判断する。

上記アドレス変化点検出回路11は、ホストコンピュー
タ（図示しない）から供給されるアドレス信号の変化点
を検出するものであり、アドレス信号をラッチするラッ
チ回路16、およびこのラッチ回路16のラッチ内容とホス
トコンピュータからのアドレス信号とを比較するEOR回
路17とによって構成されている。すなわち、ラッチ回路
16のラッチ内容とホストコンピュータからのアドレス信
号とが不一致の場合に、第２図（ｃ）に示すような、変
化点検出信号を遅延回路12、およびFF回路制御用タイミ
ングパルス出力回路13へ出力するようになっている。上
記ラッチ回路16は、上記サンプリングパルス出力回路14
のセット出力によってリセットされるようになってい
る。上記ラッチ回路16は、たとえばTTL（LS373）によっ
て構成され、上記EOR回路17は、たとえばTTL（LS266）
によって構成されている。

上記遅延回路12は、上記アナログスイッチ４、５によ
るスイッチング時のノイズを防止するために、上記アド
レス変化点検出回路11つまりEOR回路17からの変化点検
出信号を第２図（ｄ）に示すように、遅延するものであ
り、その遅延信号はサンプリングパルス出力回路14へ出
力されるようになっている。上記遅延回路12は、たとえ
ば反転回路としてEOR回路18、抵抗R1、R2、およびコン
デンサC1によって構成されている。

上記FF回路制御用タイミングパルス出力回路13は、上
記アドレス変化点検出回路11つまりEOR回路17からの変
化点検出信号により、第２図（ｉ）に示すような、タイ
ミングパルスを出力するものであり、このタイミングパ
ルスはFF回路７、８のクロック端子に出力されるように
なっている。上記FF回路制御用タイミングパルス出力回
路13は、たとえば反転回路としてEOR回路19、抵抗R3、R
4、およびコンデンサC2によって構成されている。

上記サンプリングパルス出力回路14は、上記遅延回路
12からの信号に応じて、第２図（ｅ）に示すような、サ
ンプリングパルスを出力するものであり、このサンプリ
ングパルスは上記タイミングパルス出力回路15の入力端
子、上記アドレスデコーダ１のデータ端子Ｄ、および上
記アンプ回路６のゲート端子に出力されるようになって
いる。

上記FF回路制御用タイミングパルス出力回路13、およ
びサンプリングパルス出力回路14には、それぞれパルス
幅調整用のコンデンサCaおよび抵抗Rc（それらの時定数
でパルス幅調整）が接続されている。

上記タイミングパルス出力回路15は、上記サンプリン
グパルス出力回路14からのサンプリングパルスに応じ
て、第２図（ｊ）に示すような、タイミングパルスを出
力するものであり、このタイミングパルスは上記RAM9に
出力されるようになっている。上記サンプリングパルス
出力回路14、および上記タイミングパルス出力回路15
は、たとえばTTL（LS123）によって構成されている。

なお、上記ホストコンピュータから供給されるアドレ
ス信号は、順序どおり供給されるものであっても、ラン
ダムに供給されるものあっても良い。

次に、このような構成において動作を説明する。たと
えば、キャパシティブキーＣとしてＡアドレスに対応す
るもの（キーＡ）が押下られた場合について説明する。
すなわち、第２図（ｂ）に示すようにキーＡが押下ら
れ、ホストコンピュータ（図示しない）から、同図
（ａ）に示すように、Ａアドレスがアドレスデコーダ
１、２、RAM9、およびアドレス変化点検出回路11に供給
される。すると、アドレス変化点検出回路11つまりEOR
回路17から、同図（ｃ）に示すような、アドレス変化点
検出信号が遅延回路12に出力される。これにより、遅延
回路12は同図（ｄ）に示すような信号をサンプリングパ
ルス出力回路14へ出力する。すると、サンプリングパル
ス出力回路14から同図（ｅ）に示すようなサンプリング
パルスが、アンプ回路６のゲート端子およびアドレスデ
コーダ１のデータ端子Ｄに出力される。これにより、上
記アドレスに応じて、アドレスデコーダ１が所定のドラ
イブライン3aからドライブ信号を出力するとともに、ア
ドレスデコーダ２が所定のセンスライン3bに対応したア
ナログスイッチ４、あるいは５をオンする。

そして、キーＡの押下に応じてアナログスイッチ４、
あるいは５により、同図（ｆ）に示すような、キー押下
微少信号がアンプ回路６へ出力される。また、アンプ回
路６の端子STBにはRAM9から「０」信号が供給されてい
る。

また、上記EOR回路17からのアドレス変化点検出信号
はFF回路制御用タイミングパルス出力回路13に出力され
る。これにより、FF回路制御用タイミングパルス出力回
路13は同図（ｉ）に示すようなタイミングパルス（リセ
ット出力）をFF回路７へ出力する。したがって、FF回路
７はクリアされる。

この結果、アンプ回路６はキー押下信号が第１の電圧
値以下の場合に、同図（ｇ）に示すような信号をFF回路
７へ出力する。すると、FF回路７はセットし、このセッ
ト出力「１」はナンド回路10およびRAM9のデータ端子Di
nに出力される。この際、FF回路８はリセット状態のま
まであり、そのセット出力は「０」となっている。この
ため、ナンド回路10からはデータが出力されないように
なっている。

また、上記サンプリングパルス出力回路14からのサン
プリングパルスの立上がりにより、タイミングパルス出
力回路15から同図（ｊ）に示すような（書込み）タイミ
ングパルスが出力され、RAM9に供給される。これによ
り、RAM9は上記ホストコンピュータからのアドレスに対
応するエリアにフラグを立てる。

そして、次に別のアドレスがホストコンピュータから
供給された場合、アドレス変化点検出回路11つまりEOR
回路17から、同図（ｃ）に示すような、アドレス変化点
検出信号が遅延回路12に出力される。これにより、遅延
回路12は同図（ｄ）に示すような信号をサンプリングパ
ルス出力回路14へ出力する。すると、サンプリングパル
ス出力回路14から同図（ｅ）に示すようなサンプリング
パルスが、アンプ回路６のゲート端子およびアドレスデ
コーダ１に出力される。

この場合、キーＡの押下であるため、アナログスイッ
チ４、あるいは５からキー押下微少信号がアンプ回路６
へ出力されない。

また、上記EOR回路17からのアドレス変化点検出信号
により、FF回路制御用タイミングパルス出力回路13はタ
イミングパルスをFF回路７へ出力する。これにより、FF
回路７はクリアされる。したがって、ナンド回路10から
はデータが出力されないようになっている。

以後、異なったアドレスが供給されるごとに、上記同
様に動作し、ナンド回路10からはデータが出力されない
ようになっている。

そして、１スキャンが行われ、再び上記Ａアドレスが
ホストコンピュータから供給された場合、そのＡアドレ
スはアドレスデコーダ１、２、RAM9、およびアドレス変
化点検出回路11へ出力される。これにより、RAM9はフラ
グの立っているエリアに対応するアドレスが供給され、
データ端子Doutからの「１」信号（同図（ｍ）参照）を
アンプ回路６の端子STBおよびFF回路８のデータ端子Ｄ
に出力する。

また、アドレス変化点検出回路11つまりEOR回路17か
ら、同図（ｃ）に示すような、アドレス変化点検出信号
が遅延回路12に出力される。これにより遅延回路12は同
図（ｄ）に示すような信号をサンプリングパルス出力回
路14へ出力する。すると、サンプリングパルス出力回路
14から同図（ｅ）に示すようなサンプリングパルスが、
アンプ回路６のゲート端子に出力される。

また、キーＡの押下に応じてアナログスイッチ４、あ
るいは５により、同図（ｆ）に示すような、キー押下微
少信号がアンプ回路６へ出力される。また、アンプ回路
６の端子STBにはRAM9から「１」信号が供給されてい
る。

また、上記EOR回路17からのアドレス変化点検出信号
はFF回路制御用タイミングパルス出力回路13に出力され
る。これにより、FF回路制御用タイミングパルス出力回
路13は同図（ｉ）に示すようなタイミングパルスをFF回
路８へ出力する。したがって、FF回路８はセットし、こ
のセット出力「１」はナンド回路10に出力される。

この結果、アンプ回路６はキー押下信号が第２の電圧
値以下の場合に、同図（ｇ）に示すような信号をFF回路
７へ出力する。すると、FF回路７はセットし、このセッ
ト出力「１」はナンド回路10に出力される。したがっ
て、ナンド回路10から同図（ｌ）に示すような、キー押
下信号（「０」信号）が出力され、ホストコンピュータ
へ供給される。

これにより、ホストコンピュータは上記ナンド回路10
からキー押下信号としての「０」信号が供給された際、
そのとき出力しているアドレス信号（Ａアドレス）によ
り、対応するキャパシティブキーＣの押下を判断する。

上記したように、ホストコンピュータから供給される
アドレス信号と同期してキーマトリクス中のキャパシテ
ィブキーが押下られた場合に、そのアドレス信号に対応
してキー押下信号を出力するようにし、さらにキーマト
リクスからの押下信号を所定電圧に昇圧する際の反応電
圧にヒステリシスを設け、しかもこのヒステリシスをRA
Mを用いて変更することにより、２度サンプリングして
からキー押下信号をホストコンピュータへ出力するよう
にしたので、チャタリングを防止することができ、各回
路の伝達時間のみ（十数μsec）で反応することがで
き、処理時間の短縮を図ることができる。

［発明の効果］ 以上詳述したように、この発明によれば、処理時間の
短縮を図ることができるキャパシティブキーボードを提
供できる。

【図面の簡単な説明】

図面はこの発明の一実施例を示すもので、第１図は全体
の構成を概略的に示す電気回路図、第２図は要部の信号
波形を示す信号波形図である。 １、２……アドレスデコーダ、３……キーマトリクス、
Ｃ……キャパシティブキー、3a、〜……ドライブライ
ン、3b、〜……センスライン、４、５……アナログスイ
ッチ、６……アンプ回路、７、８……FF回路、９……ス
タティックRAM、10……ナンド回路、11アドレス変化点
検出回路、12……遅延回路、13……FF回路制御用タイミ
ングパルス出力回路、14……サンプリングパルス出力回
路、15……タイミングパルス出力回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の行および列で構成したマトリクスの
   交点にキャパシティブキーを設けたキーマトリクスと、 外部装置から順次供給されるアドレス信号に応じて、上
   記キーマトリクスの行および列を選択する選択信号を出
   力する第１の出力回路と、 この第１の出力回路により選択信号が出力されたキーか
   らの静電容量の変化を出力するアナログスイッチと、 このアナログスイッチからの信号を電圧信号に変換し、
   この電圧信号が第１の電圧値あるいは第２の電圧値以上
   の場合に、その電圧値を所定電圧に昇圧するセンスアン
   プと、 上記外部装置からのアドレス信号の変化を検出する検出
   回路と、 この検出回路からの検出信号に応じてサンプリングパル
   スを出力する第２の出力回路と、 この第２の出力回路からのサンプリングパルスに応じ
   て、タイミングパルスを出力する第３の出力回路と、 上記第２の出力回路からのサンプリングパルスに応じ
   て、上記センスアンプの出力を保持し、上記検出回路か
   らの検出信号に応じてクリアする第１の保持回路と、 上記第３の出力回路からのタイミングパルスが供給され
   た際、上記第１の保持回路の保持内容に応じて、上記外
   部装置からのアドレス信号を記憶し、このアドレス信号
   と同一のアドレス信号が上記外部装置から供給された際
   に、データを出力する記憶回路と、 上記検出回路からの検出信号に応じて上記記憶回路から
   出力されるデータを保持する第２の保持回路と、 この第２の保持回路で保持されたデータと上記第１の保
   持回路で保持されたデータとを比較し、一致した際に、
   キー押下げ信号を上記外部装置へ出力する第４の出力回
   路と、 上記記憶手段から供給されるデータに応じて、上記セン
   スアンプの反応電圧を第１の電圧値から第２の電圧値へ
   変更する変更手段と、 を具備したことを特徴とするキャパシティブキーボー
   ド。