JPS6120446A - Digital data reproducing circuit - Google Patents
Digital data reproducing circuitInfo
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- JPS6120446A JPS6120446A JP59140871A JP14087184A JPS6120446A JP S6120446 A JPS6120446 A JP S6120446A JP 59140871 A JP59140871 A JP 59140871A JP 14087184 A JP14087184 A JP 14087184A JP S6120446 A JPS6120446 A JP S6120446A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル情報信号受信機においてディジタ
ルデータ再生に用いられるディジタルデータ再生回路に
関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a digital data reproducing circuit used for reproducing digital data in a digital information signal receiver.
従来例の構成とその問題点
近年文字多重放送等に見られるようにディジタル情報信
号をテレビジョン信号に多重して伝送するサービスが行
なわれつつある。これに伴いディジタルデータ再生のだ
めのディジタル信号処理部をIC化、小形化しさらには
1チツプ化する方向に進んでいる。ここで以下図面を参
照しながら一例として文字多重放送における従来のディ
ジタル情報信号受信機のディジタルデータ再生回路につ
いて説明する。2. Description of the Related Art Structures and Their Problems In recent years, services in which a digital information signal is multiplexed with a television signal and transmitted as seen in teletext broadcasting, etc., are becoming popular. In line with this trend, the digital signal processing section for reproducing digital data is being made into an IC, more compact, and even more integrated into a single chip. Hereinafter, a digital data reproducing circuit of a conventional digital information signal receiver for teletext broadcasting will be described as an example with reference to the drawings.
第1図において1は信号抜き取り回路、2は逓倍回路、
3Vi水晶発振回路、4は増幅回路、6Vi波形整形回
路、6Viスライス回路、7は信号復号回路である。T
1H入力信号の加わる入力端子、T2は再生出力の加わ
る出力端子である。In Figure 1, 1 is a signal extraction circuit, 2 is a multiplier circuit,
3Vi crystal oscillation circuit, 4 is an amplifier circuit, 6Vi waveform shaping circuit, 6Vi slice circuit, and 7 is a signal decoding circuit. T
An input terminal to which the 1H input signal is applied, and T2 is an output terminal to which the reproduced output is applied.
以上のように構成されたディジタルデータ再生回路につ
いてその動作を以下に説明する。The operation of the digital data reproducing circuit configured as described above will be explained below.
信号抜き取り回路1により、入力信号中のデータ信号と
同期してサンプリングクロック再生のために信号の冒頭
に配置されているクロックランイン信号を抜き取り、こ
のクロックランイン信号を逓倍回路2に入力して2倍の
周波数に逓倍して、これを水晶発振回路3に入力して水
晶を励振する。A signal extraction circuit 1 extracts a clock run-in signal placed at the beginning of the signal for sampling clock reproduction in synchronization with the data signal in the input signal, and inputs this clock run-in signal to a multiplier circuit 2. The frequency is doubled and input to the crystal oscillation circuit 3 to excite the crystal.
水晶i振回路3からの発振出力を増幅回路4で増幅し、
波形整形回路6で波形整形を行ないサンプリングクロッ
クとして信号復号回路7へ出力する。The oscillation output from the crystal i-oscillation circuit 3 is amplified by the amplifier circuit 4,
The waveform shaping circuit 6 shapes the waveform and outputs it to the signal decoding circuit 7 as a sampling clock.
入力信号はスライス回路6で2値信号化され信号復号回
路7へ出力され、波形整形回路6からのサンプリングク
ロックのタイミングで再生信号として出力される。The input signal is converted into a binary signal by the slice circuit 6 and output to the signal decoding circuit 7, and is output as a reproduced signal at the timing of the sampling clock from the waveform shaping circuit 6.
しかし、上記の構成では、逓倍回路、水晶発振回路のコ
ンデンサ、コイル等のアナログ素子の温度特性のだめに
調整が必要となり経年変化による影響を受ける。また一
方ではアナログ素子を用いるだめにIC化、小形化し、
さらには1チツプ化するのけコストが高く困難である。However, the above configuration requires adjustment of the temperature characteristics of analog elements such as the multiplier circuit, the capacitors and coils of the crystal oscillation circuit, and is affected by aging. On the other hand, we are using ICs and miniaturizing analog elements instead of using them.
Furthermore, it is difficult to integrate into a single chip because of the high cost.
また、水晶の励振をクロックランイン信号の数サイクル
で行々い、その発振出力をテレビジョン信号1H期間安
定して持続させ々ければならないという問題点も有して
いた。Another problem is that the crystal must be excited in several cycles of the clock run-in signal, and the oscillation output must be maintained stably for the 1H period of the television signal.
発明の目的
本発明の目的は、全ディジタル方式で無調整化かつIC
化、小形化さらには1チツプ化を可能とするディジタル
データ再生回路を提供する事である。Purpose of the Invention The purpose of the present invention is to use an all-digital method, no adjustment, and an integrated circuit.
It is an object of the present invention to provide a digital data reproducing circuit that can be reduced in size, size, and even integrated into a single chip.
発明の構成
本発明によるディジタルデータ再生回路は、伝送速度の
2倍より大きな速度で量子化した入力信号列を位相補間
回路と位相検出回路に入力し、前記位相検出回路の出力
により前記位相補間回路とクロック選択回路を制御する
制御回路を有し、前記位相補間回路の出力を前記クロッ
ク選択回路からのクロックタイミングで復号化する復号
化回路から構成したものである。Composition of the Invention The digital data reproducing circuit according to the present invention inputs an input signal sequence quantized at a rate higher than twice the transmission rate to a phase interpolation circuit and a phase detection circuit, and uses the output of the phase detection circuit to input the input signal sequence to the phase interpolation circuit. and a control circuit for controlling a clock selection circuit, and a decoding circuit for decoding the output of the phase interpolation circuit at the clock timing from the clock selection circuit.
実施例の説明
以下本発明の一実施例について図面を参照しながら説明
する。DESCRIPTION OF EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
第2図は本発明の一実施例におけるディジタルデータ再
生回路のブロック図である。第2図において8は位相補
間回路、9け制御回路、10Vi位相情報を検出する位
相検出回路、11Viクロyり選択回路、12け信号復
号化回路であるT3け入力端子、T4は出力端子である
。FIG. 2 is a block diagram of a digital data reproducing circuit in one embodiment of the present invention. In Figure 2, 8 is a phase interpolation circuit, a 9-digit control circuit, a phase detection circuit for detecting 10-Vi phase information, an 11-Vi black selection circuit, a 12-digit signal decoding circuit, which are T3 input terminals, and T4 is an output terminal. be.
け入力信号より位相情報を検出して制御回路9へ出力す
る。制御回路はクロック選択回路11を制御してタイミ
ングクロックを信号復号化回路12へ出力する。位相補
間回路8け制御回路9から制御信号を受けて最適な補間
を行ない信号復号化回路11へ出力し復号化される。Phase information is detected from the input signal and output to the control circuit 9. The control circuit controls the clock selection circuit 11 to output a timing clock to the signal decoding circuit 12. The phase interpolation circuit receives a control signal from the control circuit 9, performs optimal interpolation, and outputs it to the signal decoding circuit 11, where it is decoded.
第3図は位相補間回路8の具体的な構成を示す回路図で
ある。第3図において13は遅延回路、14.15.1
6はそれぞれ切替スイツチ、1γ。FIG. 3 is a circuit diagram showing a specific configuration of the phase interpolation circuit 8. As shown in FIG. In Fig. 3, 13 is a delay circuit, 14.15.1
6 is a changeover switch, 1γ.
18は倍率外の乗算器、19は加算器である。18 is a multiplier outside the magnification, and 19 is an adder.
第4図は位相補間回路の補間の状態を示す概念図である
。制御回路9からの制御信号によりスイ?7チ14,1
5.16を切換えて入力信号列の隣り合う2信号を第4
図のイ2ロ、へに示す信号比で補間を行なう。同図イは
補間を行なわない状態を示し、口は入力信号列の隣わ合
う2信号を1:彊の信号比で補間を行う状態、ハは1:
1の信号比で補間を行う状態を示している。FIG. 4 is a conceptual diagram showing the interpolation state of the phase interpolation circuit. The switch is activated by the control signal from the control circuit 9. 7chi 14,1
5.16 to switch two adjacent signals in the input signal string to the fourth
Interpolation is performed using the signal ratios shown in A2B and B of the figure. In the same figure, A shows a state in which no interpolation is performed, a state in which two adjacent signals of the input signal string are interpolated at a signal ratio of 1:2, and a state in C shows a state in which interpolation is performed at a signal ratio of 1:1.
This shows a state in which interpolation is performed with a signal ratio of 1.
第6図は位相検出回路1oの具体的な構成を示す回路図
である。第6図において2).211−i遅延回路、2
2.23は絶対値回路、24けEX−ORゲート、25
,26.27はそれぞれ減算器、28はスイッチ、29
.30は各々倍率V4+棒の乗算器である。FIG. 6 is a circuit diagram showing a specific configuration of the phase detection circuit 1o. In Figure 6, 2). 211-i delay circuit, 2
2.23 is an absolute value circuit, 24-digit EX-OR gate, 25
, 26.27 are subtracters, 28 are switches, 29
.. 30 are multipliers each having a magnification of V4+rod.
以上のように構成された本実施例のディジタルデータ再
生回路において、信号の冒頭にデータ信号のサンプリン
グタイミングを決定するためのり?ツクランイン信号を
配置したディジタル情報信号が入力された時の動作につ
いて以下に説明する。In the digital data reproducing circuit of this embodiment configured as described above, there is a signal at the beginning of the signal to determine the sampling timing of the data signal. The operation when a digital information signal in which a check run-in signal is arranged is input will be described below.
入力信号としてF、 b、 p、 sで伝送されている
ディジタル情報信号を伝送速度の2倍で量子化した信号
列が入力される。この時のF/2 Hzの周波数成分を
持つクロックランイン信号1周期間中の4つのサンプリ
ングポイント2L、 bl a/ 、 b’を示した
のが第6図である。このa、b、a’ 、b’は互いに
900の位相差を持つ。Cは理想的なサンプリングポイ
ントで、Cとa、bとの位相差ψ、。A signal string obtained by quantizing a digital information signal transmitted in F, b, p, and s at twice the transmission speed is input as an input signal. FIG. 6 shows four sampling points 2L, bla/, and b' during one cycle of the clock run-in signal having a frequency component of F/2 Hz at this time. These a, b, a', and b' have a phase difference of 900 with each other. C is an ideal sampling point, and the phase difference between C and a and b is ψ.
ψ2が位相ジッタである。ψ2 is phase jitter.
以後a、bをサンプリングデータとしても用いる。From now on, a and b will also be used as sampling data.
第6図において位相検出回路10は、絶対値回路22で
入力信号の絶対値をきり、EX−ORゲート24で2サ
ンプリングデータa、bの符号情報を制御回路9へ出力
する。減算器25でa、 bの絶対値1al、lblの
差分1l−1blを取り、その結果を大小情報として制
御回路9へ出力する。1al−lblのMSBによりス
イッチ28を切替える事によりIal、lblの小さい
方を選択する。この小さい方の値とl+a+−1b 1
114との差分値、1al−1b1.!:小さい方の値
との差分値を制御回路9へ出力する。In FIG. 6, the phase detection circuit 10 uses an absolute value circuit 22 to determine the absolute value of the input signal, and uses an EX-OR gate 24 to output code information of two sampling data a and b to the control circuit 9. A subtracter 25 takes the difference 1l-1bl between the absolute values 1al and lbl of a and b, and outputs the result to the control circuit 9 as magnitude information. The smaller of Ial and lbl is selected by switching the switch 28 using the MSB of 1al-lbl. This smaller value and l+a+-1b 1
114, 1al-1b1. ! :Outputs the difference value from the smaller value to the control circuit 9.
制御回路9はa、bの大小関係、符号関係を判別する。The control circuit 9 determines the magnitude relationship and sign relationship between a and b.
この状態を示したのが第7図である。この第7図で示さ
れる状態の大小関係、符号関係を下表に示す。FIG. 7 shows this state. The table below shows the magnitude relationship and sign relationship of the states shown in FIG.
さらに大小関係を3段階に分けて判別する。この状態を
示したのが第8図である。この時の大小関係式を下表に
示す。Furthermore, the size relationship is divided into three stages. FIG. 8 shows this state. The magnitude relational expression at this time is shown in the table below.
第3図において位相補間回路8け、制御回路9からの制
御信号により、大小関係式(1)、 (2)、 (3)
を満たす時に第4図で示す補間を行なうようにスイノチ
14,15.16を切替える。このようにして大小関係
式1で示される大小関係の時には、絶対値の大きい方の
データを出力するようにスイッチを切替えて、大小関係
式2)時[i第4図の口に示すように1:V2の信号比
で加算し、大小関係式3の時には第4図のハに示すよう
に1:1の信号比で加算するようにスイッチを切替える
。これにより位相ジッタを、2つの隣り合ったサンプリ
ングデータより補間してより位相ジッタを改善すること
が出来る。In FIG. 3, the magnitude relational expressions (1), (2), (3) are calculated by the control signals from the 8 phase interpolation circuits and the control circuit 9.
When the conditions are satisfied, the switches 14, 15, and 16 are switched so that the interpolation shown in FIG. 4 is performed. In this way, when the magnitude relation is expressed by magnitude relational expression 1, the switch is changed to output the data with the larger absolute value, and when the magnitude relational expression 2) is present, the switch is changed to output the data with the larger absolute value. The signals are added at a signal ratio of 1:V2, and when the magnitude relational expression 3 is satisfied, the switch is changed so that the signal ratio is added at a signal ratio of 1:1 as shown in FIG. 4C. Thereby, the phase jitter can be interpolated from two adjacent sampling data and the phase jitter can be further improved.
発明の効果
以上の説明から明らかなようK、本発明は位相補間回路
9位相検出回路、制御回路、クロック選択回路、信号復
号化回路から構成しているので、位相ジッタをサンプリ
ングデータより検出し、より最適な方向に位相を補正す
る。また全ディジタル方式のため無調整で小形化、IC
化さらには1チツプ化が可能となる。Effects of the Invention As is clear from the above description, the present invention is composed of a phase interpolation circuit, nine phase detection circuits, a control circuit, a clock selection circuit, and a signal decoding circuit, so phase jitter can be detected from sampling data, Correct the phase in a more optimal direction. In addition, since it is an all-digital system, it can be miniaturized without any adjustment, and the IC
Further, it becomes possible to integrate into a single chip.
第1図は従来のディジタルデータ再生回路のブロック図
、第2図は本発明の一実施例におけるディジタルデータ
再生回路のブロック図、第3図は位相補間回路の回路図
、第4図は補間の状態を示す概念図、第6図は位相検出
回路の回路図、第6図はクロックランイン信号1周期の
サンプリングポイントを示す図、第7図はサンプリング
データの大小関係、符号関係を示す概念図、第8図は補
間の判別のだめの大小関係を示す概念図である。
13.2).21・・・・・・遅延回路、14,15゜
16.28・・・・・・スイッチ、17.18,29.
30・・・・・・乗算器、19・・・・・・加算器、2
2.23・・・・・・絶対値回路、24−=4 X−O
Rゲート、25,26゜27・・・・減算器。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
第2図
第4図
第5図
第8図Fig. 1 is a block diagram of a conventional digital data reproducing circuit, Fig. 2 is a block diagram of a digital data reproducing circuit according to an embodiment of the present invention, Fig. 3 is a circuit diagram of a phase interpolation circuit, and Fig. 4 is a block diagram of an interpolation circuit. A conceptual diagram showing the state, Fig. 6 is a circuit diagram of the phase detection circuit, Fig. 6 is a diagram showing the sampling points of one cycle of the clock run-in signal, and Fig. 7 is a conceptual diagram showing the magnitude relationship and sign relationship of sampling data. , FIG. 8 is a conceptual diagram showing the magnitude relationship of the interpolation determination. 13.2). 21...Delay circuit, 14,15°16.28...Switch, 17.18,29.
30... Multiplier, 19... Adder, 2
2.23... Absolute value circuit, 24-=4 X-O
R gate, 25, 26° 27...subtractor. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 2 Figure 4 Figure 5 Figure 8
Claims (6)
し量子化した入力信号列が入力され、位相情報を検出す
る位相検出回路、前記入力信号列が入力され、補間を行
なう位相補間回路、前記位相検出回路の出力により前記
位相補間回路とクロック選択回路を制御する制御回路、
および前記位相補間回路の出力を前記クロック選択回路
からのクロックタイミングで復号化する復号化回路を備
えたディジタルデータ再生回路。(1) A phase detection circuit that receives an input signal sequence sampled and quantized at a sampling frequency higher than the transmission speed and detects phase information; a phase interpolation circuit that receives the input signal sequence and performs interpolation; and the phase detection circuit. a control circuit that controls the phase interpolation circuit and the clock selection circuit by the output of the
and a digital data reproducing circuit comprising a decoding circuit that decodes the output of the phase interpolation circuit at clock timing from the clock selection circuit.
とする第1の乗算器と、前記信号を1クロック遅延する
遅延回路と、前記遅延回路の出力を入力する第2の乗算
器と、前記第1、第2の乗算器の出力を加算する加算回
路から成る事を特徴とした特許請求の範囲第1項記載の
ディジタルデータ再生回路。(2) The phase interpolation circuit includes a first multiplier that inputs the quantized input signal sequence, a delay circuit that delays the signal by one clock, and a second multiplier that inputs the output of the delay circuit. 2. The digital data reproducing circuit according to claim 1, further comprising: an adder circuit for adding the outputs of the first and second multipliers.
グ周波数で標本化し量子化した入力信号列の隣り合う2
信号の一方の信号を係数1又は1/2を持つ第1の乗算
器に入力し、前記2信号のもう一方の信号を係数1又は
1/2又は0を持つ第2の乗算器に入力し、前記第1、
第2の乗算器の出力を加算する加算回路とから成り、前
記第1、第2の乗算器の係数を制御回路からの出力によ
り選択するよう構成した事を特徴とした特許請求の範囲
第1項記載のディジタルデータ再生回路。(3) The phase interpolation circuit detects two adjacent input signal sequences sampled and quantized at a sampling frequency higher than the transmission speed.
One of the signals is input into a first multiplier with a coefficient of 1 or 1/2, and the other of the two signals is input into a second multiplier with a coefficient of 1 or 1/2 or 0. , said first,
and an adder circuit for adding the outputs of the second multiplier, and the coefficients of the first and second multipliers are selected by the output from the control circuit. The digital data reproducing circuit described in .
グ周波数で標本化し量子化した入力信号列のクロックラ
イン信号中の2信号の大小関係より位相情報を得て位相
検出を行なう特許請求の範囲第1項または第2項または
第3項記載のディジタルデータ再生回路。(4) The phase detection circuit performs phase detection by obtaining phase information from the magnitude relationship between two signals in the clock line signal of the input signal sequence sampled and quantized at a sampling frequency higher than the transmission speed. The digital data reproducing circuit according to item 1 or 2 or 3.
請求の範囲第1項または第2項または第3項記載のディ
ジタルデータ再生回路。(5) A digital data reproducing circuit according to claim 1, 2, or 3, in which the sampling frequency is twice the transmission speed.
周波数で標本化し量子化した入力信号列のクロックライ
ン信号中の隣り合う2信号の符号を乗算する乗算回路と
、前記2信号の絶対値を求める第1の絶対値回路と、前
記2信号それぞれの絶対値の差の絶対値を求める第2の
絶対値回路と、前記2信号それぞれの絶対値のうち小さ
な値を選択する第1の選択回路と、前記第2の絶対値回
路の出力の1/4と前記第1の選択回路の出力との大小
を比較する第1の比較回路と、前記第2の絶対値回路の
出力と前記第1の選択回路の出力の1/2との大小を比
較する第2の比較回路とから成り、前記乗算回路の出力
と前記第1、第2の比較回路それぞれの出力と前記第1
の比較回路の大小情報を制御回路へ出力する事を特徴と
した特許請求第1項または第2項または第3項記載のデ
ィジタルデータ再生回路。(6) The phase detection circuit includes a multiplication circuit that multiplies the signs of two adjacent signals in the clock line signal of the input signal sequence sampled and quantized at a sampling frequency twice the transmission speed, and the absolute value of the two signals. a first absolute value circuit that calculates the absolute value of the difference between the absolute values of each of the two signals, and a first selection that selects a smaller value from among the absolute values of each of the two signals. a first comparison circuit that compares the magnitude of 1/4 of the output of the second absolute value circuit and the output of the first selection circuit; a second comparator circuit that compares the output of the multiplier circuit with 1/2 of the output of the first selection circuit;
3. A digital data reproducing circuit according to claim 1, wherein the digital data reproducing circuit outputs magnitude information of the comparison circuit to a control circuit.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59140871A JPS6120446A (en) | 1984-07-06 | 1984-07-06 | Digital data reproducing circuit |
US06/743,366 US4673979A (en) | 1984-06-15 | 1985-06-11 | Digital data reproducing system |
EP85304228A EP0166555B1 (en) | 1984-06-15 | 1985-06-13 | Digital data reproducing system |
DE8585304228T DE3581844D1 (en) | 1984-06-15 | 1985-06-13 | SYSTEM FOR PLAYING BACK DIGITAL DATA. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59140871A JPS6120446A (en) | 1984-07-06 | 1984-07-06 | Digital data reproducing circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6120446A true JPS6120446A (en) | 1986-01-29 |
JPH0218781B2 JPH0218781B2 (en) | 1990-04-26 |
Family
ID=15278690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59140871A Granted JPS6120446A (en) | 1984-06-15 | 1984-07-06 | Digital data reproducing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6120446A (en) |
-
1984
- 1984-07-06 JP JP59140871A patent/JPS6120446A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0218781B2 (en) | 1990-04-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |