JPS6120429A - 多機能フアジイ論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背與 この発明は多機能ファジィ論理回路に関する。

ファジィ論理はファジネスすなわち「あいまいさ」を取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを数量
化したり理論化できれば、交通管制、緊急、応用医療体
制等の社会システム、人間を模倣してつくられるロボッ
ト等の設計に応用できる筈である。１９６５年にり、　
Ａ、　Ｚａｄｅｈによってファジィ集合の概念が提唱さ
れて以来、このような観点から「あいまいさ」を取扱う
一つの手段としてファジィ論理の研究が行なわれてきた
。しかしながらこのような研究の多くがディジタル計算
機を用いたソフトウェア・システムへの応用に向けられ
ているのが現状ｒある。ディジタル計算機はＯと１とか
らなる２値論理に基づく演算を行なうものであり、その
演算処理はぎわめで厳密ではあるが、アナログ量の入力
にはＡ／Ｄ変挽回路を付加する必要があり、このために
膨大な情報を処理させようとづ−ると最終結果が得られ
るまでに長い時間を要するという問題がある。また、フ
ァジィ論理の応用のためのプログラムはきわめて複雑に
ならざるを得ず、複雑な処理のためには大型ディジタル
計算機が必要となり経済的でない。

そもそもファジィ論理はＯから１までの区間の連続的な
値（０，１）を扱う論理ｒあるから、２値論理を基礎と
するディジタル計算機にはなじまないという面をもって
いる。またファジィ論理は巾のあるあいまいな量を取扱
うものであるから、ディジタル計算機による演算はどの
厳密性は要求されない。そこで、ファジィ論理を取扱う
のに適した回路、システムの実現が望まれている。

発明の概要 この発明は、ファジィ論理を取扱うのに適したシステム
の基礎となる多機能ファジィ論理回路を提供することを
目的とする。

この発明による多機能ファジィ論理回路は、入力電流と
同じ値でかつ同じ向きの少なくとも１つの電流と、入力
電流と同じ値でかつ逆向きの少なくとも１つの電流とを
生成するものであり、１出ノｊ電流ミラー、マルチ出力
電流ミラーまたはこれらの組み合わせにより構成され、
２種類の入力電流に対してそれぞれ設けられた第１およ
び第２の入力回路、いずれか一方の入力回路の１出力電
流ミラーもしくはマルチ出力電流ミラー、いずれか一方
の入力回路の１出力電流ミラーの出力電流もしくはマル
チ出力電流ミラーの１つの出力電流と他方の入力回路の
１つの出力電流との差を演算するワイヤードＯＲ１およ
びこのワイヤードＯＲの出力電流を入力とするマルチ出
力電流ミラーからなるマルチ出力限界差回路、ならびに
第１および第２の入力回路の出力電流ならびにマルチ出
力限界差回路の出力電流のうちの少なくとも１つをそれ
ぞれ入力電流の少なくとも１つとする複数の異なるフア
ジイ論理回路を備えていることを特徴とする。

いずれか他方の入力回路の１出力電流ミラーもしくはマ
ルチ出力電流ミラー、いずれか他方の入力回路の１出力
電流ミラーの出力電流もしくはマルチ出力電流ミラーの
１つの出力電流と一方の入力回路の１つの出力電流との
差を演算するワイヤードＯＲ，およびこのワイヤードＯ
Ｒの出力電流を入力とするマルチ出力電流ミラーからな
るもう１つのマルチ出力限界差回路を設けておくことが
好ましい。

ここで同じ値とは実用上障害にならない程度に近い値を
包含する。入力回路をＦ　Ｅ　Ｔによって構成した場合
には入力電流とほとんど等しい値の電流を得ることがで
き、バイポーラ・トランジスタであっても電流増幅率β
が非常に大きい場合には実用上問題は生じない。

ファジィ論理の基本演算には、限界差、論珊補、限界用
、限界積、論理和、論理積、絶対差、含意、対等がある
。動作モードとして電流モードを採用し、限界差回路を
電流ミラーとワイヤードＯＲとダイオードとにより構成
した場合には、上記の基本演算のうち限界差部外の演算
を実行する回路は、１または複数の限界差回路とワイヤ
ードＯＲで実現できる。すなわち、上記の複数の異なる
ファジィ論理回路を限界差回路とワイヤードＯＲにより
構成できる。しかも、限界差回路のダイオードは電流ミ
ラーで代用することができる。

この発明では、マルチ出力限界差回路が設けられている
から、この回路から複数の限界差演算出力電流が得られ
る。したがって、限界差回路はもちろんのこと、他のい
くつかのファジィ論理回路の一部をこのマルチ出力限界
差回路で兼用することが可能となる。しかも、この回路
のダイオードはマルチ出力電流ミラーで代用されている
から、ダイオードが不要となる。このようにして回路構
成を簡素化できるので、多機能ファジィ論理回路をＩＣ
により製造する場合に有利である。

さらにこの発明では、異なる２方向の入力電流を生成す
るための入力回路が２種類の入力電流に対して設番プら
れているから、複数の異なるファジィ論理回路が要求す
る向きの入力電流をこれらのファジィ論理回路に与える
ことが可能となる。

１出力またはマルチ出力の電流ミラーをＭＯＳ　　ＦＥ
Ｔにより構成した場合には、ミラ一定数を常に１に保つ
ことが可能ｒあり、正確なファジィ論理演算ができると
ともに、演算の高速化が達成される。

実施例の説明 １）　ファジィ論理回路における電流の入出力形態 この発明においては、ファジィ論理回路は電流モードで
動作する。そこで電流の入出力形態を簡単に説明してお
く。第１図において、ファジィ論理回路（１０）の入力
電流が（ｉで、出力電流がＩＯでそれぞれ表わされてい
る。（Ａ＞は、入力電流１ｉが回路（１０）に向って流
れ込み、出力電流ＩＯが回路（１０）から流出する入出
力形態を示している。これを、吸い込み入力、吐き出し
出力と名付ける。（Ｂ）は、入力電流１１が回路（１０
）から流出し、出力電流１ｏが回路（１０）に流入する
吐き出し入力、吸い込み出力の形態を示している。同様
にして、（Ｃ）は吸い込み入力、吸い込み出力を、（Ｄ
）は吐き出し入力、吐き出し出力をそれぞれ示している
。ファジィ論理回路を多段（カスケード）に接続する場
合には、第１図（Ａ）または（Ｂ）の形態を採用するこ
とが好ましい。第１図は１人力、１出力の例であるが、
多入力、多出力の回路においても電流の入出力形態は変
わらない。

２）　ファジィ論理の基本演算 ファジィ集合Ｘはメンバーシップ関数μ×によって特性
づ番プられる。メンバーシップ関数とはその変数がファ
ジィ集合Ｘに属している度合いを表わすものであり、こ
の度合いは０がら１までの区間の連続的な値（０，１）
によって表わされる。したがって、メンバーシップ関数
はその変数を（０，１）に変換するものであるというこ
とができる。ファジィ集合Ｙも同様にメンバーシップ関
数μｙによって特性づけられる。

ファジィ論理とは、あいまいさをファジィ集合の形で表
わし、これを用いて、通常の論理をあいまいさを取扱う
ことができるように拡張したものである。ファジィ論理
の基本演算には、限界差、論理積、限界和、限界積、論
理和、論理積、絶対差、含意および対等がある。後に明
らかになるように、これらの９の基本演算は限界差と算
術和によって表わすことができる。このことは、ファジ
ィ論理の基本演算の最少単位が限界差と算術和であるこ
とを意味している。

電流モードで動作する回路の利点の１つは、算術和を＜
ｖｉｉ術差も）ワイヤードＯＲで実現できることである
。

以下に、まず上述の９種類の基本演舞を行なう回路につ
いて説明し、その後、この発明の実施例について述べる
。ファジィ論理基本演算を実行する回路は原則的にＰチ
ャネルＭＯ８形ＦＥＴ（電界効果トランジスタ）（Ｐ−
ＭＯＳＦＥＴ＞で実現されており、吐き出し入力、吸い
込み出力の電流入出力形態が採用されている。

しかしながら、ファジィ論理回路はＰ−ＭＯＳＦＥＴの
みならず、ＮチＶネルＭＯ３形ＦＥＴ　（Ｎ−ＭＯＳ　
　ＦＥＴ＞　、相補形ＭＯ３（Ｃ−ＭＯＳ）ＦＥＴによ
っても実現できる。

３）　限界差回路 ファジィ集合Ｘ、Ｙに対して、限界差は、それらのメン
バーシップ関数μ×、μｙにより次のように定義される
。

ｘｅｙφウ　μｘｅン 三μ×θμｙ ＝ＯＶ　　＜μＸ　−μｙ　）　　　　　　・・・　（
１）ここでθは限界差、■は論理和（ＷａＸ　）　　（
大きい方を選択すること）、−は算術上の引稗（ｎ術差
）をそれぞれ表している。ファジィ論理では負の値は使
用しないから、第（１）式において、（μＸ−μｙ）が
負の値になった場合には論理和Ｖによって限界差はＯと
なる。づなわち、第（１）式は具体的には次の関係を表
わしている。

・・・（２） 第２図に限界差回路が示されている。限界差回路は、Ｐ
−ＭＯＳ　　ＦＥＴにより構成される電流ミラー（１）
、ワイヤードＯＲ，ダイオード（２）、２つの電流源（
３）（４）および１つの出力端子（５）からなる。電流
ミラー（１）は２つのＰ−ＭＯＳ　　ＦＥＴからなる電
流ミラーと等価である。第４図において、（Ａ）は第２
図における電流ミラー（１）を、（Ｂ）は２つのＰ−Ｍ
ＯＳ　　ＦＥＴ（１１）（１２）からなる電流ミラーを
それぞれ示している。

第４図（Ｂ）において、２つのＦＥ−ｒ（１１）（１２
）のソース（Ｓ）が接地されている。またこれらのゲー
ト（Ｇ）が互いに接続され、かつこれらのゲート（Ｇ）
が一方のＦＥＴ（１１）のドレイン（Ｄ）に接続されて
いる。一方のＦＥＴ（１１）のドレイン（Ｄ）に吐き出
し入力電流１ｉを与えると、他方のＦＥＴ（１１）のド
レイン（Ｄ）から［１−１ｏとなる吐き出し出力電流Ｉ
Ｏが得られる。これは、ＦＥｌｌｌｌ）のドレインｍ流
が１１に等しくなるようにゲート電圧（グー１−／ソー
２間電圧）が加わるからであり、このゲート電圧は他方
のＦＥＴ（１２）にも作用してＦＥＴ（１２）のドレイ
ン電流もｌｉに等しくなるからである。ただし、２つの
ＦＥＴ（１１）　　（１２）の構造およびｓｔ　−ｓｔ
　ｏ□界面物性が等しいことが条件である。ゲート（Ｇ
）と一方のＦＥＴ（１１）のドレイン（Ｄ）との間の短
絡路には電流は流れない。

２つのＦＥＴの構造および３ｉ　−８ｉ　０２界面物性
が等しければ、入力電流の大きさに関係なく入力電流１
１に等しい出力電流ＩＯが得られるというのはＦＥＴを
用いた電流ミラーの大きな特徴である。バイポーラ素子
、たとえば通常の接合トランジスタを用いた電流ミラー
では、電流増幅率βが非常に大きい場合にのみｌｉ　−
■０が成立する。入力電流１ｉが小さい場合には電流増
幅率βも小さくなるので上記の等式が成立しな（なる。

第４図（Ｂ）の電流ミラーを、以下第４図（Ａ＞の記号
で表現する。

第２図に戻って、電流ミラー（１）の入力用ドレイン（
ゲート）に吐き出し電流ＩＶの電流源（４）を接続すれ
ば、その出力用トレインにはこれと等しいｆｉｌｌｙの
吐き出し電流が得られることは、上述の説明から明らか
であろう。この出力用ドレインに、吐き出し劃１×の電
流源（３）と、電流ミラーの吐き出し方向に対して逆方
向となるダイオード（２）を介して出力端子（５）とを
接続しておく。電流源（３）によって１×の範の電流が
引っばられるので、１ｘ〉Ｉｙの場合にのみＩｚ−１ｘ
−［ｙの出力電流が端子（５）からダイオード（２）を
通し【吸い込まれることになる。ＩＸ≦［ｙの場合には
Ｉｙ−１ｘの出力電流が吐き出されようとするが、ダイ
オード（２）によりて阻止されるので、端子（５）に流
れる出力ｌｌ流は零となる。

以上の関係をまとめると、次のようになる。

・・・（３） メンバーシップ関数μ×、μｙをそれぞれ入力１１＊Ｉ
ｘ、１ｙに、限界差μＸ９７　　を出力電流Ｉｚにそれ
ぞれ対応させれば、第（３）式は第（２）式と全く同じ
関係を表わしている。第２図の回路が限界差の基本演算
回路であることが理解できよう。

第３図は、入力電流の一方１ｙをパラメータとした場合
における、他方の入力電流ｌｘと出力計１１との関係を
示している。ここで、人、出力電流はいずれも、最大値
が１となるように正規化されている。

第５図は、第２図に示される限界差回路をＩＣ（集積回
路）によって実現した場合のＩＣの構造の一例を示して
いる。（Ａ＞は平面パターン図、（Ｂ）はｂ−ｂ線にそ
う断面図、（Ｃ）はＣ−Ｃ線にそう断面図ｒあり、いず
れも図式的に示されている。また、サブストレート（第
２ゲート）は省略されでいる。この回路は、ｎ形基板（
３０）上に通常の１）　−Ｍ　ＯＳ製造プロセスによっ
てつくることができる。

電流ミラー（１）におりるソースとなるＡＩ（導体）パ
ターン（６１）はｎ領域（４１）にオーミック接触して
いる。入力側のドレインとなるＡ／パターン（６２）は
ｎ領域（４２）に接続されている。出力側のトレインと
なるＡ／パターン（６３）もまたｐ領１４（４３）に接
続されている。

２つのＦＥＴのチャネル［１］、チャネル長、ゲート酸
化膜厚はそれぞれ等しくなるように製作されている。ｎ
領域（４１）と（４２）　　（４３）との間にのぞむよ
うに、ゲートとなる多結晶Ｓｉ　　（Ｂドープ、ｐ形）
（５０）がＳｉＯ２絶縁膜（５１）を介して設番プられ
−Ｃいる。この多結晶３ｉ（５０）はＡ／パターン（６
２〉に接続されているが、Ａ／パターン（６３）とはＳ
ｉ　０２　　（５１）を介して絶縁されている。ｎ領域
（４４）とｎ領域（４５）とによりダイオード（２）が
構成されている。

Ａ／パターン（６３）がカソード側となるｎ領域（４５
）上までのばされ、このｎ領１１！（４５）に接続さね
ている。出力端子（５）に接続されるＡＩパターンクロ
４）はｐｆｌ域（４４）に接続されている。

第６図は、Ｎ−ＭＯＳ　　ＦＥＴにより構成された限界
差回路を示している。吸い込み入ツノ、吐き出し出力の
電流入出力形態となっている。

また２つのドレインが設けられ、一方がゲートに接続さ
れ、他方は出力側に接続されている。

ソースは接地されている。ダイオード（２〉は第２図に
示すものとは当然のことながら向きが逆である。このよ
うな回路においても第（３〉式の演算が達成されるのは
いうまでもない。

第６図において電流源が入力端子（３）（４）に置きか
えられているが、以下に説明する種々の回路においても
、簡略化のために同じやり方を採用する。

４〉　論理補 ファジィ集合Ｙに対して、論理補はそのメンバーシップ
関数μｙを用いて次のように定義され、かつ限界差を用
いて表現することができる。

Ｙ−μ■ 三１−μｙ ＝１θμｙ　　　　　　　　　　・・・（４）第（１）
式または第（２）式とこの第（４）式とを比較すれば、
論理補は限界差においてμｘ　＝１としたものであるこ
とが分るであろう。

したがって、論理補回路は第７図に示すように、第２図
においてｆ×−１とすればよい。すなわち、入力電流源
（３）として１の値（最大値）の入力電流を発生するも
のを用いればよい。

この場合、出力側ドレインから流出する電流（Ｉｙに等
しい）は、端子（３）の入力電流１よりも太き（なるこ
とはあり得ないから、ダイオード（２）を省略すること
が可能である。第８図は、論理補演算における入力電流
１ｙと出力筒流ＩＺとの関係を示している。

５）　限界用 ファジィ集合Ｘ、Ｙに対して、限界用は、それらのメン
バーシップ関数μＸ、μｙにより次のように定義される
。

Ｘ■Ｙ却μｘＧｙ −μ×■μｙ 三１△（μＸ十μｙ）　　　・・・（５）ここで、■は
限界用、△は論理積（ｍｉｎ　）　　（小さい方を選択
する）、十は算術和をそれぞれ表している。ファジィ論
理では１を超えた値は使用されないから、（μ×十μｙ
）が１を超えた場合には論理積△によって限界用は１と
なる。

すなわち、第（５）式は具体的には次の関係を表わして
いる。

・・・　（６） 第（５）式の限界用は次式のように表わされうる。

１△（μχ十μｙ） 一１θ（１θ（μχ＋μｙ）） ・・・（７） 第（７）式は次のようにして証明できる。

１θ（１θ（μχ十μｙ））三１θ（１θ（×→−ｙ）
） ＝ＯＶ（１−（１θ（ｘ　＋ｙ　）　）　）＝ＯＶ（１
−（ＯＶ（１−ｘ−ｙ）））＝ＯＶ（（１−０）△ （１−（１−ｘ　−ｙ　）　）　） ＝ＯＶ　（１△（ｘ　十ｙ　）　） ＝１△（Ｘ　＋Ｖ　） 三１△（μχ十μｙ）　　　　　・・・（８）第（７）
式から分るように、限界用は１回の算術和ｍｍと２回の
限界差演算により求めることが可能である。このことは
、限界和回路を１つのワイヤードＯＲと２つの限界差回
路とにより実現できることを示している。

第９図は限界和回路を示している。入力端子（３）（４
）の吐き出し入力電流ＩｘとＩｙの算術和１ａ−１ｘ＋
］ＶがワイヤードＯＲによって演算され、この電流１ａ
が第１段の限界差回路の入力となる。この限界差回路の
もう１つの入力端子（６）には１の値をもつ１１１ぎ出
し入力電流が与えられている。したがって、第１段の限
界差回路の吸い込み出力電流１ｂは次式で与えられる。

・・・　（９） この出力電流１ｂは、第２段の限界差回路の入力となる
。この限界差回路は、電流ミラー（２１）とダイオード
（２２）とから構成され、もう１つの入力端子には１の
値をもつ入力電流が与えられている。第２段の限界差回
路の出力端子（２５）の吸い込み出力電流１ｚは次式で
与えられる。

・・・（１０） 第（１０）式は第（６）式に対応し、第９図の回路によ
って限界用の演算が実行されることが理解できよう。第
９図の回路もまた、第５図に示すＩＣパターンを２段に
設けることにより容易にＩＣ化することができる。

電流ミラー（１）および（２１）の出力側ドレインから
流出する電流（それぞれｌａ、ｌｂに等しい）は、それ
ぞれ端子（６）　　＜２３＞の入力電流１よりし大きく
なることはあり得ないがら、ダイオード（２＞（２２）
を省略することが可能である。このことは、回路のＩＣ
化にとって好都合である。

６）　限界積 ファジィ集合Ｘ、Ｙに対して、限界積は、それらのメン
バーシップ関数μ×、μｙにより次のように定義され、
かつ限界差を用いて表わすことができる。

Ｘ○Ｙ＠μ、町 三〇（μ×＋μｙ−１） ・−（μχ十μｙ）θ１　　　　・・・（１１）ここで
０は限界積を表わしている。第（１１）式の限界積の定
義によると、限界積とは、メンバーシップ関数μＸとμ
ｙとの算術和から１を引き、この減算結果とＯのいずれ
か大ぎい方を選択することを意味している。これは具体
的には次の関係を示すものである。

・・・（１２） 一方、第（１１）式は限界積の演算が算術和と限界差に
より行なわれることを示している。限界積回路が第１０
図に示されている。この図において、電流ミラー（１）
のゲート側入力端子（６）には１の値をもつ吐き出し入
力電流が供給されている。まｌζ、２つの入力電流［Ｘ
とＩｙとの和ワイヤードＯＲ回路によつＣ演算され、こ
の和電流が電流ミラー（１）の出力側ドレンの入ツノと
なっている。したがって、この回路の出力電流［２は次
式で与えられる。

・・・（１３） 第（１３）式は第（１２）式に対応しているから、第１
０図の回路によって限界積が演算されることは明らかで
ある。第１０図の限界積回路は、第５図（Ａ＞において
Ａ／パターン（６３）に接続されたもう１つのＡ／パタ
ーン（６５）を設けることにより容易にＩＣ化すること
ができる。

７）　論理和 ファジィ集合Ｘ、Ｙに対して、論理和はそれらのメンバ
ーシップ関数μＸ、μｙにより次のように定義される。

ＸＵＹすμｘｕｙ 三μ×Ｖμｙ　　　　　　　　・・・（１４）論理和■
はμＸ、μｙのいずれか大きい方を選択することを意味
しているから、第（１４）式は次のように書ぎなおすこ
とができる。

・・・（１５） 第（１４）式は次のように変形することが可能である。

μ×ｖμＶ＝（μ×θμｙ）＋μｙ −（μｙθμ×）十μ× ・・・（１６） 第（１６）式は次のようにして証明される。

（μ×θμｙ）十μｙ三（ＸθＹ）−１−［ＯＶ　（ｘ
　−ｙ　）　＞　１　＋ｙ−（ｙ　＋０）　Ｖ　（ｙ　
十（ｘ−ｙ　）ｙ　Ｖｘ 三μｙＶμ×　　　　　　・・・（１７）第（１６）式
より、論理和の演算は限界差回路とワイヤードＯＲとに
より実現できることが分かる。第１１図は、論理和回路
を示している。

この図において、限界差回路の出力電流１ａは次式で与
えられる。

・・・（１８） 入力端子（６）に電流１ｙが供給されており、ワイヤー
ドＯＲにより電流１ａと！’／が加算される。そして、
最終的な出力電流Ｉｚは、ｌ７−１ａ＋ｌｙで与えられ
るので１２は次のようになる。

・・・（１９） 第（１９）式を第（１５）式と対応させることにより論
理和の演算が行なわれていることが分る。

論理和回路についてのＩＣ回路は、第５図（Ａ＞におい
てＡＩパターン（６４）に接続されるＡＩパターン（６
６）を追加すればよい。

なお、論理和回路は第１１図に示されているように、一
方の入力電流く第１１図ではＩｙ）について２つの電流
源が必要となる。また第１１図において、入力電流ｊｘ
とＩ′ｙとを交換しても同じ結果が得られるのはいうま
でもない。

８）　論理積 ファジィ集合Ｘ、Ｙに対して、論理積はそれらのメンバ
ーシップ関数μ×、μｙにより次のように定義される。

Ｘ／’ＩＹ仲μ。χ 三μ×△μｙ　　　　　　　　・・・（２０）論理積△
はμＸ、μｙのいずれか小さい方を選択することを意味
しているから、第（２０）式は次のように書きなおすこ
とができる。

・・・（２１） 第（２０）式は次のように変形することが可能である。

μＸ／１７　　　＝μＸθ（μ×θμｙ）−μＶ　θ　
（μｙ　ｅ　μ×　）　・・・　く　２２）第（２２）
式は次のようにし又証明される。

μｘｅ（μ×θμｙ）三Ｘθ（×θｙ）＝ＯＶ　［ｘ　
−（ｘθｙ）］ ＝ＯＶ　ｒｘ　−［０Ｖ（ｘ　−１／　）　］　〕＝Ｏ
Ｖ　（（ｘ−０）△（Ｘ−（Ｘ−Ｙ））］＝ＯＶ　（ｘ
　Ａｙ　） ＝ｘ　Ａｙ 三μ×へμｙ　　　　　　　　　　　・・・（２３）第
（２２）式より、論理積の演算は２つの限界差回路によ
り実現できることが分る。第１２図は、論理積回路を示
している。この因において、第１段の限界差回路の出力
電流１ａは次式で与えられる。

・・・（２４） この電流１ａが第２段の限界差回路の−ｈの入力電流と
なり、他方の入力電流（端子（２３）としてはＩＸが与
えられている。しｌ〔がって、この第２段の限界差回路
の出力電流１ｚは次式％式％ 第〈２５）式を第（２１）式に対応させることにより、
論理積の演算が実行されていることが理解できるであろ
う。

接設の限界差回路の電流ミラー（２１〉のゲートに電流
が流入することはあり得ないから、ダイオード（２）を
省略することが（・きる。

第１３図は、第１２図の論理積回路をｌＣ化した場合の
構造を示している。第１２図においてダイオード（２）
を省略することができるので、第１３図ではこのダイオ
ードが除かれている。また、第１段の限界差回路におけ
る電流ミラーく１）のＩＧパターンに関しては、第５図
（△）における対応するものと同一符号が句けられてい
る。ｂ−ｂ線断面およびＣ−Ｃ線断面は第５図（Ｂ）（
Ｃ）にそれぞれ示すものと同じである。そして、ｄ−ｄ
線断面は第５図（Ｂ）に示された断面図の一部（後述す
る第１７図（Ｂ）と同じである。第１段の電流ミラーは
Ａｌパターン（６３）によって第２段の電流ミラーに接
続されている。第５図との対応から、第１３図に示すＩ
Ｃパターンが第１２図の回路を構成していることが容易
に理解できよう。

なお、限界和回路第９図のＩＣパターンは、第１３図に
おいて、Ａ／パターン（６２）に接続されたＡ／パター
ン（６７）を付加することにより実現される。

９）　絶対差 ファジィ集合Ｘ、Ｙに対して、絶対差は、それらのメン
バーシップ関数μ×、μｙにより次のように定義される
。

ＩＸ−ＹＩ＠μ１ｘ−ｙＪ 三１μ×−μｙ１ ・・・（２６） 第（２６）式は次のように変形することが可能である。

μｍｘ−ン１　　　−　（μ×　θμｙ　）　＋　（μ
ｙ　θμ×　）・・・（２７） 第（２１）式は次のようにして証明される。

（μｘｅμｙ　）＋　（μｙｅμＸ　）三（×θＶ）＋
（Ｖθ×） −（×　　θｙ　　）　　＋　　［ＯＶ　　（ｙ　　−
ｘ　　）　　］−［（×θｙ）＋Ｏ］Ｖ［（ｘθｙ　）
　十（ｙ　　−ｘ　　）　　］ ＝［［０Ｖ（ｘ−ｙ）］＋Ｏ］Ｖ ［［ＯＶ　　（ｘ　　−ｙ　　）　　］　　＋　　（ｙ
　　−ｘ　　）　　］＝　［（０＋Ｏ）　Ｖ　（０＋ｘ
　−ｙ　）　］　Ｖ［（Ｙ−Ｘ　＋Ｏ）　Ｖ　（Ｘ−■
＋’／　−Ｘ　）　］−ＯＶ　　（ｘ　　−ｙ　　）　
　Ｖ　　（ｙ　　−ｘ　　）　　ＶＯ＝　　（ｘ　　−
ｙ　　）　　Ｖ　　（ｙ　　−ｘ　　）三（μ×−μｙ
）（μｙ−μ×）・・・（２８）第（２７）式より絶対
差の演算は、２つの限界差回路と１つのワイヤードＯＲ
により実現できることが分る。第１４図は絶対差回路を
示している。この図において、電流ミラー（１）とダイ
オード（２）とを含む一方の限界差回路の出力電流（ａ
は次式で与えられる。

・・・（２９） 電流ミラー（２１）とダイオード（２２）とを含む他方
の限界差回路においては、その入力電流■ＸとＩＶとが
上記一方の限界差回路の入力電流と交換されているので
、その出力電流１ｂは次式で与えられる。

・・・く３０） 絶対差回路の出力電流１ｚは、出力電流［ａとｌｂとの
算術和であるから、次のようになる。

（Ｚ　−１ａ　十ｌｂ ・・・　（３１） 第（３１）式を第（２６）式に対応させることにより、
絶対差の演算が実行されていることが理解できるであろ
う。

第１５図は、第１４図の絶対差回路をＩＣ化した場合の
構造を示している。２つのダイオード（２）（２２）は
省略することができないから、第１５図のＩＣ回路は、
第５図に示す限界差ＩＣ回路を２つ並べ、かつダイオー
ド（２＞（２２）のアノードに接続されたＡ／パターン
（６４）を相互に接続して１つの出力を導くように形成
されている。ｂ−ｂ線断面およびＣ−Ｃ線断面は第５図
（Ｂ）（Ｃ）にそれぞれ示すものと同じである。

１０）　　含意 ファジィ集合Ｘ、Ｙに対して、含意はそれらのメンバー
シップ関数μｘ９μｙにより次のように定義される。

Ｘ→Ｙ今μに−ｔｙ 三１△（１−μ×十μｙ）　・・・（３２）μＸは集合
×に属している度合を表わづがら、（１−μ×）は集合
Ｘに属していない度合を表わすことになる。また論理積
△はいずれか小さい方を選択するものである。以上を考
慮ザると、含意とは、集合Ｘに馬していない度合と集合
Ｙに属している度合との算術和を表わし、この算術和が
１よりも大きい場合には結果を１とすることを意味して
いる。第（３２）式をより分りやすく表現すると次のよ
うになる。

１△（１−μχ十μｙ） ・・・　く　３３） まＩＣ、第（３２）式は次のように変形することが可能
である。

１Δ（１−μＸ→μｙ） ＝１θ（μ×θμｙ）　　　　　・・・（３４）第（３
４）式は次のようにして証明される。

１θ（μＸθμｙ〉三１θ（Ｘθｙ） ＝ＯＶ　Ｎ−（ｘ　ｅｙ　）　］ ＝ＯＶ　［１−［ＯＶ　（Ｘ　−ｙ　）　］　］＝ＯＶ
　［（１−０）△（１−（Ｘ−Ｖ））］＝ｏｖ　ｃｉ△
（１−×−←ｙ）］ −１△（１−ｘ＋ｙ） 三１Δ〈１−μ×十μｙ）　　　　・・・（３５）第（
３４）式により、含意の演算は２つの限界差回路により
実現できることが分る。第１６図は含意回路を示してい
る。この図において、第１段の限界差回路の出力電流１
ａは次式で与えられる。

・・・　（３６ン この電流１ａが第２段の限界差回路の一方の入力電流と
なり、他方の入力電流（端子（２３）　）としては値が
１の電流が与えられている。したがって、この第２段の
限界差回路の出力電流Ｉｌは次式で与えられる。

・・・（３１） 第（３７）式を第〈３３）式に対応させることにより、
含意の演算が実行されていることが理解できるであろう
。

第１６図において、ダイオード（２）は論理積回路（第
１２図）の場合と同じ理由により省略することが可能と
なる。また、第２段の電流ミラー（２１）の出力側ドレ
インから流出する電流１１ａに等しい〉は、端子（２３
）の入力電流１よりも大きくなることはあり得ないから
、ダイオード（２２）もまた省略することが可能である
。したがって、第１６図の含意回路をＩＣ化する場合に
は、第１７図（Ａ＞に示ずように、ダイオード（２）（
２２）を設ける必要はない。

第１７図（Ａ＞にお番プるｂ−ｂｌＩｇｉ面は同図（Ｂ
）に示されている。Ｃ−Ｃ線断面は第５図（Ｃ）に示づ
ものと同じである。

１１）　　対等 ファジィ集合Ｘ、Ｙに対して、対等は、それらのメンバ
ーシップ関数μ×、μｙにより次のように定義される。

Ｘ＃Ｙ＠μ工の 三μＸ−９７Ａμｙ−ｔｘ　　　　　　　　・・・（３
８）対等はこのように２つの含意μｘ、７．μ１−ｐｘ
のいずれか小さい方によって表わされるので、上述の含
意の定義（第３３式）を利用すると、次のように表現す
ることもできる。

・・・（３９） 第（３９）式は次のように変形することが可能である。

μＸシア ー１θ　（（μ×　θμｙ　）　＋　（μｙ　θμ×）
）・・・　（４０） 第（４０）式は次のようにして証明される。

Ｘ→Ｙ ← 三（Ｘ−Ｙ）△（Ｙ−Ｘ） 三（×θｙ）Ｖ（ｙθ×） １ｘ−ｙｌ −１−ｌｘ−ｙｌ −１−（（Ｘθｙ）＋（ｙθ×）） ＝１０（（ｘθ’／）＋（ＹθＸ））・・・（４１）第
（４０）式より、対等の演算は３つの限界差回路と１つ
のワイヤードＯＲとにより実現できることが分る。第１
８図は対等回路を示している。電流ミラー（１）を含む
第１の限界差回路と電流ミラー（２１）とを含む第２の
限界差回路とが並列に接続されている。この並列に接続
された２つの限界差回路は、上述の絶対差回路である。

したがって、その出力電流１ｃは、第（３１）式を参照
すれば次のように表わされる。

・・・（４２） 第３式の限界差回路は、電流ミラー（３１）とダイオー
ド（３２）とから構成され、その一方の入力電流は上記
出力電流１ｃ、他方の入力電流は１の値の電流である。

しがって、この第３の限界差回路の出力電流ｌｚは次式
で与えられる。

・・・（４３） 第（４３）式を第り３９）式に対応させることにより対
等の演算が実行されていることが分るであろう。

第（４３）式において、１ｘ−Ｉｙの場合には（ｌｘ−
１ｙ　）−（Ｉｖ−１ｘ　）−０となるから、Ｉｚ−１
である。すなわち、２つの入力電流ｌｘとＩＶが等しい
ときには出力電流ｌｘは１の値をとり、それ以外の場合
には■ｌ≠１となる。したがって、出力電流■７が１か
どうかという点のみに着眼すれば、対等回路は一致回路
と考えることができる。

第り４２）式から分るように、劃１Ｃは）Ｘとｒｙとの
差を表わしている。１ｘ−ｒｙの場合にはｒｃ　＝ｏで
ある。また、電流ミラー（３１）において、短絡路（３
４）を開放した場合にはこの素子は単なる１個のＦ　Ｅ
　Ｔとなる。このＦＥＴはＩｃ−０の場合にのみオフと
なる。ＦＥＴがオフであれば、入力端子（３３）に１の
値の吐き出し電流が与えられているからｌ７＝１となる
。ＦＥＴがオンの場合には（Ｉｃ≠０）、入力端子（３
３）の吐き出し入力ｔｔｔ流はＦＥＴから流れてしまう
のでｒｚ−ｏとなる。第１８図の回路は、短絡路（３４
）を開放すると、２１１！出力の一致回路となることが
理解されよう。

また、電流ミラー（３１）の出力側ドレインから流出す
る′ｉ４流（ＩＣに等しい）は、端子（３３）の入力電
流１よりも大きくなることはあり得ないから、ダイオー
ド（３２）を省略することが可能である。

第１９図は、第１８図の回路をＩＣ化した場合の平面パ
ターンを示している。対等回路においては、上述のよう
にダイオード（３２）を省略することはできるが、ダイ
オード（２＞（２２）を省略することができない。その
ために、ｌＣ基板上には、電流ミラーとダイオードとか
らなる２つの限界差回路ともう１つの電流ミラーとが設
置ノられている。ｂ−ｂ線断面およびＣ−Ｃ線断面は、
第５図（Ｂ）（Ｃ）に示すものと同じである。

１２）　　電流分配回路 限界和回路（第９図）においては１の値の電流源が２つ
必要である。同様に、論理和回路（第１１図）、論理積
回路（第１２図）、絶対差回路（第１４図）、対等回路
〈第１８図）においては、入力電流■×やＩｙの電流源
が２つ必要となる。このように、同じ値で同方向の電流
が必要な場合には電流分配回路を用いるとよい。電流分
配回路は電流ミラーの考え方を拡張して容易に作成でき
る。すなわち、第４図（Ａ＞に示す電流ミラーは、第５
図のＩＣをみても分るように、基板上に２つのドレイン
、共通のソースｊ３よび共通のゲートを設番ノ、一方の
トレインをゲートに接続したものである。３つ以上のド
レインを基板上に設（プそのうちの１つをゲートに接続
すれば（マルチ出力電流ミラー）、ゲート電流（入力ド
レイン電流）に等しい値の電流を、他の２つ以上のドレ
インから同時に得られる。このようなマルチ出力電流ミ
ラーは第２０図に示すように表現することができる。第
２０図は４出力の例を示している。

第２１図は、電流分配回路を論理和回路（第１１図）に
適用した例を示している。論理和回路では、２つの端子
（４）および（６）に電流ＩＶ　　（吐き出し入力）を
入力さＶな１プればならない。そこで、端子（７３）の
吐き出し入力電流ＩＶを電流ミラー（７２）によって吸
い込み入力電流１ｙに変換プる。さらにこの吸い込み入
力電流１ｙを入力とするマルチ出力電流ミラー（７１）
を用いて、２つの吐き出し入力電流１ｙを生成している
。マルチ出力電流ミラー（１１）はＮ−ＭＯＳ　　ＦＥ
Ｔにより構成されている。

１３）　　マルチ出力回路 マルチ出力電流ミラーを、同じ値の出力を多数得る必要
がある場合にも応用することができる。第２２図は、上
述の電流ミラー（７２）およびマルチ出力電流ミラー（
７１）　　（ただし出力端子の数は異なる）を、限界差
回路（第２図）に適用した例を示している。１つの吸い
込み出力電流１ｚから４つの吸い込み出力電流Ｉ７が冑
られていることが分るであろう。電流ミラー（７１〉と
（７２）からなる回路は、その入力電流と同じ値でかつ
同方向の複数の出力電流を生成しているので実質的には
電流分配回路である。

すなわち、入力電流と同方向の複数の出力電流をつくる
回路を電流分配回路、入力電流と逆方向の複数の出力電
流をつくる回路をマルチ出力回路（マルチ出力電流ミラ
ー）と呼んでこれらを一応区別することとする。

１４）　　マルチ出力限界差回路 マルチ出力回路をさらに拡張することにより、第２３図
に示すように、マルチ出力限界差回路を構成することが
可能である。マルチ出力電流ミラー（８０）　　（簡単
のために４出力とする）の各出力側ドレインにそれぞれ
ワイヤードＯＲの一方の入力側が接続されている。この
ワイヤードＯＲの他方の入力側はそれぞれ入力端子（９
１〉〜（９４）に接続され、出力側はダイオード（８１
）〜（８４）を介してそれぞれ出力端子（１０１）〜（
１０４）に接続されている。入力端子（９１）〜（９４
）の入力電流をそれぞれＩＸ＋〜１×４とし、出力端子
（１０１）〜（１０４）の出力電流をそれぞれ［２，〜
１２４とする。そうすると、第（３）式に対応して次の
ような出力電流が得られる。

ただしｎ−１〜４ ・・・（４４） 第２３図の回路によって、一度に４種類の限界差演算が
達成されている。このことは、一方のメンバーシップ関
数μｙが一定で、他方のメンバーシップ関数μ×ｎが変
数の場合に、μ×ｎθｙの演算を多数の値μχｎについ
て一挙に行なうことが可能であることを示し、演舞速度
を高めることができるとともに、μｘｎの時間的なスキ
ャニングを省くことができることを意味している。

なお、ＩＸ　＋　−ＩＸ　２−　ＩＸ　３　＝　ＩＸ　
４−　ＩＸとすれば、第２３図の回路は第２２図の回路
と等価になる。

第２４図は、第２３図のマルチ出力限界差回路をＩＣ化
した場合のその構造を示している。

（Ａ）は平面パターン、（Ｂ）（Ｃ）および（Ｄ）はそ
れぞれ（Ａ）のｂ−ｂ線、Ｃ−Ｃ線およびｄ−ｄ線にそ
う断面図である。口形基板（３０）上に、平面からみて
櫛形のｐ領１１　（１１０）が形成され、このｐ領域（
１１０）にＡ／パターン（１４６）がオーミック接触す
ることによりマルチ出力電流ミラー（８０）のソースが
つくられている。このｐ領域（１１０）には５つの突出
部分があり、この突出部分に適当な間隔をおいて一対向
するように他の５つのｐ領域（１１１）〜（１１５）が
形成されている。これらのｐ領域（１１０）の突出部分
とｐ領域（１１１）〜（１１５）との間にそれぞれ形成
されるチャネルの巾、長さは等しく設定されている。ｐ
領域（１１０）の突出部分とｐ領域（１１１）〜（１１
５）との間の間隙にのぞむようにゲートとなる多結晶３
ｉ（５０）が設けられている。この多結晶３ｉ（５０）
には入力側ドレインとなるＡ／パターン（１４５）が接
続されている。ＡＩパターン（１４５）はまたｐ領域（
１１５）にオーミック接触している。

ダイオード（８１）〜（８４）はそれぞれ、ｐ領域（１
２１）〜（１２４）とｎ＠域（１３１）〜（１３４）と
から構成されている。上記のＡ／パターン（１４１）　
〜（１４４）はそれぞれｎ　１ＴＩＩ（１３１）〜（１
３４）に接続されている。出力端子（１０１）〜（１０
４）にそれぞれ接続されるＡ／パターン（１５１）〜（
１５４）はｐｆＩ域（１２１）〜（１２４）に接続され
ている。

第２５図は、マルチ出力限界差回路を論理和回路（第１
１図）に応用した例を示している。

第１１図における電流ミラー（１）とダイオード（２）
とからなる限界差回路が第２３図に示すマルチ出力限界
差回路に置きかえられている。

また、各ダイオード（８１）〜（８４）のアノード側に
、入力電流１ｙを供給するための入力端子く６）がそれ
ぞれ接続されている。４つの入力端子（６）　ｄ’）よ
び入力端子（４）には、上述した電流分配回路（第２０
図）を用いて等しい値の入力電流１ｙを供給Ｊることが
可能である。

各出力端子（１６１）〜（１６４）からは、第（１９）
式を参照すれば、次式で与えられる論理和出力が得られ
ることは容易に理解できよう。

Ｉｚ＝［ｘｎＶ（ｙ ただし×＝１〜４ ・・・（４５） マルチ出力限界差回路は、ダイオード（８１）〜（８４
）　　（第２３図）を省いて用いることも可能なことは
いうまでもない。

１５）　　限界差回路を基本要素とするＩＣ回路上述の
ように、ファジィ論理の基本演算回路は、限界差回路と
ワイヤードＯＲの組合せにより構成することができる。

そこで、基板上に限界差回路のロジックアレイをあらか
じめ作成しておけば、Ａ／配線パターンのみを設計する
ことにより、任意のファジィ論理演算回路を実現するこ
とが可能となる。

第２６図に示すように、基板上（１７０）上に多数の基
本回路（１８０）が設りられたＩｃを作成しておく。こ
のＩＣの上面には適所にコンタクト・ホールのあけられ
た絶縁保護膜が形成され、さらにその上層に導体である
Ａ／薄膜（１７１）が−面に蒸着されている。コンタク
ト・ホールのあけられた絶縁保護膜およびΔ／ｉｌｌ膜
に代えてＩＣ上面に絶縁保ｒ！！膜のみを一面に形成し
てもよい。基本回路（１８０）は原則的には限界差回路
の基本素子（すなわら、限界差回路からその結線を除い
たもの）である。上述したように電流ミラーの前段にあ
るダイオードは省略することができるので、基本回路（
１８０）として電流ミラーの基本素子（電流ミラーから
結線を除いたもの）を用いることもできるし、これら２
種類の基本素子を採用してもよい。

たとえばメーカーがこのようなＩＣ半製品を１１１３１
して１−ザに提供する。ユーザは、ＩＣ半製品に１〜３
工程程度の数少ない工程を施すことにより、所望のファ
ジィ論理回路が得られるような結線パターンを作成する
。これにより、ユーザは所望のファジィ論理回路、シス
テムを容易に構成することが可能となる。

第２７図に示されているように、１つの基板（１７０）
上に基本回路（１ａｏ）のみならず、電流分配回路やマ
ルチ出力回路（１８３）　　（１８６）を設けておくと
一層好ましい。

第２８図は、第２７図に示すような電流分配回路やマル
チ出力回路が設けられたＩＣ半製品を用いて結線され１
＝ファジィ論理回路の例を示している。入力端子（２０
１）　　（２０２）および（２０３）にはそれぞれ入力
電流１ｙＳ　ｌｘおよび１の値の電流が与えられる。基
板（１７０）上に形成されたマルチ出力回路（１８５）
によって、入力電流１ｙに等しい値の多数の電流１ｙが
生成される。同様にして、マルチ出力回路（１８４）（
１８３）によって、！×、１とそれぞれ等しい値の電流
がつくられる。端子（２０４）には電源電圧＋Ｖゎ。　
が加えられ、各マルチ出力回路（１８３）〜（１８５）
に印加されている。

基板（１７０）上に形成された多数の限界差回路（１８
０）　　（１８１）が適当に結線されることにより、一
定の機能をもつ（この例はとくに特定の意味をもつもの
ではない）ファジィ論理回路が構成されている。マルチ
出力回路（１８３）〜（１８５）の出力電流はこのファ
ジィ論理回路に入力する。このファジィ論理回路の出力
電流■０は出力端子（２０５）　　（ワイヤボンディン
グなどのための特定の端子ぐは４【り、Ａ／パターン上
に便宜的に仮想したものである）に現われる。

この出力電流■０は吐き出し出力であるために、これを
吸い込み出力に変換するために限界差回路（１８２）の
電流ミラーが利用されている。限界差回路（１８２）の
ダイオードはいかなる作用もしていない。このダイオー
ドのカソード側は開放されている。限界差回路（１８２
）の吸い込み出ノ〕電流はマルチ出力回路（１８６）に
送られ、この回路（１８６）によって同じ値をもつ多数
の出力電流ＩＯが得られる。この出力電流ＩＯは端子（
２０６）から外部に取出される。

マルチ出力回路（１８３）〜（１８Ｇ）はＰ−ＭＯＳに
より、限界差回路（１８０）〜（１８２）はＮ−ＭＯＳ
によりそれぞれ構成されている。このように、１つの基
板（１７０）上に多種類の回路を設けることもできるし
、鎖線Ｍのところで分離し、一方の基板にマルチ出力回
路を、他方の基板に限界差回路をそれぞれ設けるように
することももちろん可能である。

第２９図は、第２８図の破線Ａで囲まれた部分、すなわ
ちマルチ出力回路（１Ｂ３）と限界差回路（１８１）と
のＩ　ＣＷａ造パターンを示している。このＩＣは、ポ
リシリコンゲート・セルフアライメントＰ　　Ｍ　ＯＳ
　製造プロセスによりつくられている。基板（１７０）
はｎ形ぐある。マルチ出力回路（１８３）はマルチ出力
電流ミラー（第２４図（Ａ＞の符号（８０））どほぼ同
じ楢造である。ただ、一方の出力側ドレインが多結晶３
ｉ　　（２１１）とＡＩパターン（２１２）との２層配
線により構成されている点が異なっている。

他方の出力側ドレインはＡＩパターン（２１３）により
限界差回路（１８１）に接続されている。

限界差回路（１８１）はｐ領１４　（２２０）内に設置
プられている。このｎ領域（２２０）はＡＩパターン（
２１４）により接地されでいる。ｎ領域（２２１）はＡ
／パターン（２１５）によりｎ領域（２２０）に接続さ
れ、電流ミラー（１９１）のソースを構成している。他
のｎ領域のうちの一方（２２３）はＡ／パターン（２１
３）　　（ドレイン）に接続され、他方（２２２）はゲ
ートとなる多結晶Ｓｉ　　（２３０）に接続されている
とともに、入力用のＡＩパターン（２１６）　　（トレ
イン）に接続されている。ダイオード（１９２）はｎ領
域とｐ形多結晶３ｉ　　（２２５）とで構成されている
。

多結晶Ｓｉ　　（２２５）がＡ／パターン（２１３）に
、ｎ領域（２２４）が出力用Ａ／パターン（２１７）に
それぞれ接続されている。

１６）　　多機能（マルチ　−　ファンクショナル）フ
ァジィ論理回路 第３０図は、１基板上に形成された多機能ファジィ論理
回路を示しでいる。この回路もまた、ポリシリコンゲー
ト・セルフアライメントＰ−ＭＯ８製造プロセスにより
つくることができる。

この回路は１２のファジィ論理演算機能をも−）でいる
。すなわら、限界外μ８゜ｙおよびμｙｅｘ、論理積μ
ｍおよびμｙ、限界用μ　　、限界積ＩＥ１７ μ　　、論理和μ　　、論理積μ　　、絶対差％Ｏｙ　
　　　　　　　　　　　　ＸｔＪ７　　　　　　　　　
　　　　　　Ｘｎ７μ（ｘ−ｙｊ　、含意μ８→ｙおよ
びμ２．１、ならびに対等μｋ１７である。第３０図に
おいては、分かりやすくするために、電流Ｉの記号に代
えてメンバーシップ関数の記号μが電流を表ねずものと
して直接に用いられている。

基板上の多機能ファジィ論理回路に対して吸い込み入力
電流μ×、μｙおよび１（ファジィ論理で１の値に対応
する値の電流）がそれぞれ入力端子（、２１１）　　（
２４２）　　（２４３）に与えられている。また、上記
１２のファジィ論理演舞結束は、それぞれ出力端子（２
５１）〜（２６２）から吐き出し出力電流として出力さ
れる。

端子（２４１）から入力する電流μＸはＮ−ＭＯＳのマ
ルチ出力回路（電流ミラー）　　（２４４）に入力し、
この回路（２４４）から同じ値でかつ逆向きの６つの電
流μＸが得られる。このマルチ出力回路（２４４）の出
力電流のうちの１つはざらにＰ−ＭＯＳのマルチ出力回
路（２４５）の吐き出し入力となり、この回路（２４５
）から、端子（２４１）に入力する電流と同じ向きでか
つ等しい値の２つの電流μＸが得られる。このようにし
て、マルチ出力回路（２４４）　　（２４５）によって
、端子（２４１）に入力する電流ど同じ向きでかつ同じ
値の２つの電流μＸと逆向きでかつ同じ値の５つの電流
μＸとが得られる。

同じように、マルチ出力回路（２４６）　　（２４７）
によって、入力端子（２４２）に入力する電流と同じ向
きでかつ同じ値の１つの電流μｙと逆向きでかつ同じ値
の４つの電流μｙとが１４られる。

入力端子（２４３）に与えられる値が１の電流はＮ−Ｍ
Ｏ８電流ミラー（２４８）によって向きが反転され、Ｐ
−ＭＯＳのマルチ出力回路（２４９）に入力する。この
回路（２４９）によって、端子（２４３）に入力する電
流と同じ向きでかつ同じ値１の８つの電流が得られる。

マルチ出力回路（２４７）とワイヤードＯＲ（２８１）
とマルチ出力電流ミラー（２７１）とにより、μ％ｅｙ
を演算するマルチ出力限界差回路が構成されている。こ
のマルチ出力限界差回路では、マルチ出力電流ミラー（
２７１）から同じ値の演算結果を表わす５つの電流μｘ
ｅｙ　が出力される（吐き出し出力）。すなわち、ワイ
ヤードＯＲ（２８１）に入出力する電流に着目すると、
μ×〉μｙの場合には、（μ×−μｙ）の電流がマルチ
出力電流ミラー（２７１）のゲート（ゲートに接続され
たドレイン）からワイヤードＯＲ（２８１）に流入する
。μＸ＝μｙの場合には電流ミラー（２７１）のゲート
からワイヤードＯＲ（２８１）に流入する電流は当然０
である。μ×〈μｙの場合には、（μｙ−μ×）の電流
がワイヤードＯＲ（２８１）からマルチ出力電流ミラー
（２７１）に流入しようとするが、この方向の電流に対
しては電流ミラー（２７１）はダイオードとして働くの
で、結局、ワイヤードＯＲ（２８１）から電流ミラー（
２７１）に流入する電流はＯとなる。したがって、第（
２）式に示した限界差の演算が達成される。マルチ出力
電流ミラー（２７１）はダイオードとマルチ出力回路の
２つの作用を行なう（第２２図のダイオード（２）とマ
ルチ出力回路（７１）に対応、ただし電流ミラー（７２
）に対応するものは第３０図には存在しない）。マルチ
出力電流ミラー（２７１）の出力電流のうちの１つは限
界差μｘｅｙ　を表わす電流として出力端子（２５３）
に送られる。他の出力電流は他のファジィ論理演算のた
めに用いられる。

同じようにして、マルチ出力回路（２４５）とワイヤー
ドＯＲ（２８２）とマルチ出力電流ミラー　（２７２）
とにより限界差μ、θ８を演算するマルチ出力限界差回
路が構成されている。マルチ出力電流ミラー（２７２）
からは５つの吐き出し出力電流μｙＱＸが得られ、その
うちの１つは出力端子（２５２）に送られ、他は他の演
算のために用いられる。

論理積μＸｎ７　　は第（２２）式よりμＸθ（μ×θ
μｙ）＝μｘｅμＸＱｙ　と表わすことができる。

限界差μ　　はマルチ出力電流ミラー（２７１）Ｑ７ から１１Ｊられるから、論理積の演算は、μ×とμｘｅ
）の限界差を演算すればよい。この演算は、マルチ出力
電流ミラー（２７１）とワイヤードＯＲ（２８３）と電
流ミラー（２７３）　　（ダイオードとして作用）とに
よって達成される。電流ミラー（２７３）はこの演算結
果を表わす電流の向きを反転させ、出力端子（２５１）
に送る。

限界積μ８のンは第（１１）式よりも分かるように、（
μ×十μｙ〉θ１で表わされる。（μ×＋μｌ／　）　
Ｇ、ｔ’フイｔ’−１−’ＯＲ（２８８）　ｋｌす１ｌ
ｉｔ３される。（μＸ十μｙ）と１との限界差は、電流
ミラー（２５０）とワイヤードＯＲ（２８４）とからな
る回路により実行される。電流ミラー（２５０）はダイ
オードとして作用するともに、出力電流の向きを反転さ
せて端子（２５４）から出力させる役目をもっている。

絶対差μトメ１は限界差μｘｅｙとμ、θ８との和で表
わされるから（第（２７）式参照）、既に説明したこれ
らの限界差回路とワイＡ７−ドＯＲ（２８５）とによっ
て実現され、その演算結果は端子（２５！ｉ）から出力
される。

論理補μＶは、限界差（１９μｙ）で表わすことができ
（第（４）式参照）、かつこの限界差回路においてダイ
オードは不要である。マルチ出力回路（２４６）　ト’
７−１’−トＯＲ（２８６）とにより限界差（１θμｙ
）の演算回路が実現でき、論理補μ７の出力電流は端子
（２５６）に与えられる。

同様に論理補μ又の出力電流く出力端子（２６１））は
、マルチ出力回路（２４４）とワイヤードＯＲ（２９２
＞とからなる限界差回路から得られる。

含意μｙ、ｘは限界差（１θμ、Ｑｘ）と等価であり（
第（３４）式参照）、かつこの限界差回路においてダイ
オードは不要である。限界差（１０μｙｅｘ　＞を演算
する限界差回路は、電流ミラー　（２７６）とワイＶ−
ドＯＲ（２８７）によって実現され、その出力が出力端
子（２５７）に現われる。Ｎ−ＭＯ８電流ミラー（２７
６）が用いられているから、第１６図に示す回路とは電
流の向きが逆になっている。

同様に、含意μ　　（出力端子（２５９）　）はン１ｙ （１θμｘｅｙ　＞によって演算され、この限界差演算
を実行する回路は、電流ミラー（２７８）とワイヤード
ＯＲ（２９０）とから構成される。

対等μｙａｙは、［１θ（μＸ６１７　十μ７９Ｘ　）
　１によって演算できる（第（４０）式参照）。ヴイヤ
ーＦＯＲ（２９３）によって（μｘｅ７−１μ、ｅｘ＞
が演算される。１と（ｐｘｅｙ十μ、θ８　）との限界
差を演算する限界差回路は、電流ミラー（２７７）とソ
イＸフードＯＲ（２８９）によって構成されている。こ
の限界差回路においてはダイオードを省略することがで
きる。この対等の演算出力は出力端子（２５８）に現わ
れる。

論理和μ　　（出力端子（２６０）　）は（μｙｅｙ沖
γ 十μ×）によって演算できるから（第（１Ｇ）式参照〉
、論理和回路はμｙ６．７の限界差回路とワイヤードＯ
Ｒ（２９１）とによって実現される。

限界用μｘ８７は、第（６）式および第（７）式より次
のように表わされる。

・・・（６） ＝１８　（１θ（μχ十μｙ））・・・（７）’７−１
’−ｔ’ＯＲ（２９５）により（μ×＋ｆｌｙ）が演算
され、この電流がＩｆ−ＭＯ８電流ミラー（２７９）の
ゲート（ゲートに接続されたドレイン）に対する吐き出
し入力となる。このゲー］・にはマルチ出力回路（２４
９）の１つの出力側が接続されており（ワイヤードＯＲ
＜　　２９６）　）、１の値の電流が入力している。し
たがって、電流ミラー（２７９）のドレインには次式で
表わされる電流が流入する。

（ドレインには吐き出し電流は流れない）・・・（４６
） ワイヤードＯＲ（２９４）によって、電流ミラー　（２
７９）のドレイン出力電流（第（４６）式）が１の値の
電流から減算され、この減算された電流が出力端子（２
６２）に吐き出し出力として現われる。したがって、出
力端子（２６２）に現われる電流は次式で与えられる。

・・・（４７） 第（４７）式は限界和を表わしている。

第３０図に示づ多機能ファジィ論理回路でｔよ、上述の
ように多くのマルチ出力回路（ｆｆｉ流ミラー）が設け
られているとともに、（マルチ）ｉ！電流ミラーよるダ
イオード作用を利用しているので、１２個のファジィ論
理回路を個別に作成する場合に比べて、素子数（たとえ
ばドレインの数）が減少している。

第３０図においで、マルチ出力電流ミラー（２５０）　
　（２４９）はいずれもＰ−ＭＯＳタイプのものである
が、ドレインの数が異なっている。

このようにトレインの数の異なるマルチ出力電流ミラー
を同一基板上に多数製作するとすればその設計が煩雑に
なるので、ドレインの数を続−しておくことが好ましい
。このようにすることによって、ＩＣ基板の製造過程で
は画一的に素子を製作することができ、配線パターンの
設計においてのみ各素子間の接続を考慮すればよいので
、ＩＣ基板製造工程の設８１の簡略化を図ることが可能
となる。

第３１図は、多機能ファジィ論理回路の他の実施例を示
している。この回路は、第３０図に示す回路においてＦ
　Ｅ　Ｔ電流ミラーがバイポーラ接合トランジスタ電流
ミラーに、ＦＥＴマルチ出力電流ミラーがバイポーラ接
合トランジスタ・マルチ出力電流ミラーに置きかえられ
ている。これらのトランジスタによる電流ミラーおよび
マルチ出力電流ミラーは、コレクタが２またはそれ以上
設けられたマルチ・コレクタ・トランジスタにより構成
されている。上述したように、バイポーラ素子を用いた
電流ミラーでは、電流増幅率βが非常に大きい場合にの
み゛電流ミラーとしての機能が達成される。

【図面の簡単な説明】

第１図は電流の入出力形態の説明図、第２図は限界差回
路を示す回路図、第３図はその入出力特性を示すグラフ
、第４図は等価な２つの電流ミラーの回路図、第５図は
、限界差回路をＩＣ化した場合のそのｅｌｍを示すもの
で、＜Ａ）は平面パターン図、（Ｂ）は（△〉のｂ−ｂ
線にそう断面図、（Ｃ）は（Ａ＞のＣ−Ｃ線にそう断面
図、第６図はＮ−ＭＯＳ　　ＦＥＴにより構成された限
界差回路を示す回路図、第７図は論理積回路を示す回路
図、第８図はその入出力特性を示すグラフ、第９図は限
界和回路を示す回路図、第１０図は限界積回路を示す回
路図、第１１図は論理和回路を示す回路図、第１２図は
論理積回路を示す回路図、第１３図はそのＩＣの平面パ
ターン図、第１４図は絶対差回路を示す回路図、第１５
図はそのＩＣ平面パターン図、第１６図は含意回路の回
路図、第１７図はそのＩＣパターンを示すもので、（Ａ
）は平面パターン図、（Ｂ）は（Ａ）のｂ−ｂ線にそう
断面図、第１８図は対等回路の回路図、第１９図はその
ＩＣ平面パターン図、第２０図はマルチ出力電流ミラー
を示す回路図、第２１図は電流分配回路を利用した論理
和回路を示す回路図、第２２図は電流分配回路を利用し
た限界差回路を示す回路図、第２３図はマルチ出力限界
差回路を示す回路図、第２４図はそのＩＣｌｌ３’ａを
示すもので、（Ａ）は平面パターン図、（Ｂ）（Ｃ）（
Ｄ＞はそれぞれ（Ａ＞のｂ−ｂ線にそう断面図、Ｃ−Ｃ
線にそう断面図、（１−ｄ線にそう断面図、第２５図は
マルチ出力限界差回路を利用した論理和回路を示す回路
図、第２６図はファジィ論理＋Ｃを示し、＜Ａ）は平面
からみた概略配置構成図、（Ｂ）は（Ａ）のｂ−ｂ線に
そう断面の概略配置構成図、第２７図は他のファジィ論
理ＩＣを示す平面概略配置構成図、第２８図はファジィ
論理回路の一例を示す回路図、第２９図はその一部のＩ
Ｃパターンを示すもので、（Ａ＞は一部を切欠いて示す
平面パターン図、（Ｂ）（Ｃ）は（△）のｂ−ｂ線、Ｃ
−Ｃ線にそう断面図、第３０図はこの発明の実施例であ
る多機能ファジィ論理回路の回路図、第３１図は多機能
ファジィ論理回路の他の例を承り回路図である。 （２４１）〜（２４３）・・・入力端子、（２４４）〜
（２４７）　　（２４９）・・・マルチ出力回路く入力
回路）、（２４８）・・・電流ミラー（入力回路）、（
２５１）〜（２６２）・・・出力端子、（２７１）〜（
２７３）・・・マルチ出力電流ミラー、（２５０）　　
（２７６）〜（２７９）・・・電流ミラー、（２８１）
〜（２９６）・・・ワイヤードＯＲ。 以　　ト 外４名 （Ａ） （Ｂ） （Ｃ） （Ｄ） 、、　２　　、＋　　　　　　　　　”、ｔ３　＋”ｒ
ｉ、Ｈ’３４１′１１ （Ａ）（Ｂ） 第５　ｉ−ｉ 第°６１ヌＪ １ｙ ！ｒｉｂ”　９図 、）、ｉ、０卜） ム′１．５月１ｇｌ 第１２図 ｊ（３ｔ３＋文１ ４１　ｉ　　　　　６７ ・１・１４・°ｌ す１）１５図 ・；＝’１１６１ぐ： 第、Ｉ、７図 １；ｊｊ３１”？１ 第２０図 ざ゛心１図 ＶＤＤ １゛パｚＧ；　−１； ・（蓼’７ｉ°：ｉ

Claims (3)

【特許請求の範囲】
1. （１）入力電流と同じ値でかつ同じ向きの少なくとも１
   つの電流と、入力電流と同じ値でかつ逆向きの少なくと
   も１つの電流とを生成するものであり、１出力電流ミラ
   ー、マルチ出力電流ミラーまたはこれらの組み合わせに
   より構成され、２種類の入力電流に対してそれぞれ設け
   られた第１および第２の入力回路、 いずれか一方の入力回路の１出力電流ミラーもしくはマ
   ルチ出力電流ミラー、いずれか一方の入力回路の１出力
   電流ミラーの出力電流もしくはマルチ出力電流ミラーの
   １つの出力電流と他方の入力回路の１つの出力電流との
   差を演算するワイヤードＯＲ、およびこのワイヤードＯ
   Ｒの出力電流を入力とするマルチ出力電流ミラーからな
   るマルチ出力限界差回路、ならびに第１および第２の入
   力回路の出力電流ならびにマルチ出力限界差回路の出力
   電流のうちの少なくとも１つをそれぞれ入力電流の少な
   くとも１つとする複数の異なるファジィ論理回路、を備
   えた多機能ファジィ論理回路。
2. （２）いずれか他方の入力回路の１出力電流ミラーもし
   くはマルチ出力電流ミラー、いずれか他方の入力回路の
   １出力電流ミラーの出力電流もしくはマルチ出力電流ミ
   ラーの１つの出力電流と一方の入力回路の１つの出力電
   流との差を演算するワイヤードＯＲ、およびこのワイヤ
   ードＯＲの出力電流を入力とするマルチ出力電流ミラー
   からなるもう１つのマルチ出力限界差回路が設けられて
   いる、特許請求の範囲第（１）項に記載の多機能ファジ
   ィ論理回路。
3. （３）１基板上にＩＣ化されている、特許請求の範囲第
   （１）項に記載の多機能ファジィ論理回路。