JPS60199229A - フアジイ対等回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明はファジィ対等回路に関する。

ファジィ論理はファジネスすなわち「あいまいさ」を取
扱う論理である。人間の思考や行動にはあいまいさがつ
きまとっている。そこで、このようなあいまいさを故山
化したり理論化できれば、交通管１．ＩＪ、緊急、応用
医療体制等の社会システム、人聞を模倣してつくられる
ロボット等の設計に応用できる筈である。１９６５年に
り、　Ａ、　Ｚａｄｅｈによってファジィ集合の概念が
提唱されて以来、このような観点から［あいまいさ」を
取扱う一つの手段としてファジィ論理の研究が行なわれ
てきた。しかしながらこのような研究の多くがディジタ
ル計算機を用いたソフトウェア・システムへの応用に向
けられているのが現状である。ディジタル計算機はＯと
１とからなる２値論理に基づく演算を行なうものであり
、その演算処理はきわめて厳密ではあるが、アナログ量
の入力にはＡ／Ｄ変換回路を（＝ｌ加する必要があり、
このために膨大な情報を処理させようとすると最終結果
が得られるまでに長い時間を要するという問題がある。

また、ファジィ論理の応用のためのプログラムはきわめ
て複雑にならざるを得ず、複雑な処理のためには大型デ
ィジタル計算機が必蟹となり経済的でない。

そもそもファジィ論理はＯから１までの区間の連続的な
値（０，１）を扱う論理であるから、２値論理を基礎と
するディジタル計算機にはなじまないという面をもって
いる。またフ７・シイ論理は巾のあるあいまいな邑を取
扱うもの（”あるから、ディジタル計算機による演算は
どの厳密性は要求されない。そこで、ファジィ論理を取
扱うのに適した回路、システムの実現が望まれている。

発明の概要 この発明は、ファジィ論理のための基本な回路であるフ
ァジィ対等回路を提供することを目的とする。

この発明によるファジィ対等回路は、演算の変数を表わ
す２つの電流を入力とづるＷｌｌのファジィ限界差回路
、２つの入力電流が、第１のファジィ限界差回路のそれ
らとは逆の関係になっている第２の）７ジイ限界差回路
、上記両ファジィ限界差回路の出力電流を加算するワイ
ヤードＯＲ１およびワイＡ７−ドＯＲの出力電流とファ
ジィ論理で１を表わす電流とを入力とし、その出力がフ
ァジィ対等演算結果を表わす第３のファジィ限界差回路
からなることを特徴とする。ここで上記ファジィ限界差
回路は、ＦＥＴにより構成される電流ミラーと、その出
力側に接続されたワイヤードＯＲと、出力電流の向きに
対して順方向に接続されたダイオードとからなる。

この発明におりるファジィ対等回路はＷｉ流モードで動
作するから、この回路を、３つのファジィ限界差回路と
１つのワイヤードＯＲとの組合せにより構成することが
可能となる。したがって、ファジィ対等回路の構成がき
わめて簡素であり、ＩＣ（集積回路）化に最適である。

ファジィ対等回路の基本要素であるファジィ限界差回路
においては、ＦＥＴを用いて電流ミラーが構成されてい
るから、ミラ一定数を常に１に保つことが可能であり、
正確なファジィ論理演算ができるとともに、演算速度の
高速化が可能である。

実施例の説明 ファジィ集合Ｘはメンバーシップ関数μＸによって特性
づけられる。メンバーシップ関数とはその変数が′ファ
ジィ集合Ｘに属している度合いを表わすものであり、こ
の度合いはＯがら１までの区間の連続的な値（０，１）
によって表わされる。したがって、メンバーシップ関数
はその変数を（０，１）に変換するものであるというこ
とができる。ファジィ集合Ｙも同様にメンバーシップ関
数μＶによって特性づけられる。

ファジィ論理とは、あいまいさをファジィ集合の形で表
わし、これを用いて、通常の論理をあいまいさを取扱う
ことができるように拡張したものである。ファジィ対等
も、またファジィ論理の基本演算の１つである。

この発明にお番ノるファジィ対等回路は電流モードで動
作する。そこでＮ流の入出力形態を簡単に説明してＪ３
　＜。第１図において、ファジィ論理回路（１０）の入
力電流が■１で、出力電流がＩＯでそれぞれ表わされて
いる。（Ａ）は、入力電流１ｉが回路（１０）に向って
流れ込み、出力電流ＩＯが回路（１０）から流出する入
出力形態を示している。これを、吸い込み入力、吐き出
し出力と名付ける。（Ｂ）は、入力ｆｆ１ｉｌ！Ｅｌｉ
が回路り１０）から流出し、出力電流■０が回路（１０
）に流入する吐き出し入力、吸い込み出力の形態を示し
ている。同様にして、（Ｃ）は吸い込み入力、吸い込み
出力を、（Ｄ）は吐き出し入力、吐き出し出力をそれぞ
れ示している。

ファジィ論理回路を多段（カスケード）に接続する場合
には、第１図（Ａ）または（Ｂ）の形態を採用すること
が好ましい。第１図は１人力、１出力の例であるが、多
入力、多出力の回路においても電流の入出力形態は変わ
らない。

ファジィ対等演算を実行する回路は、ファジィ限界差演
算を実行する回路とワイヤーＦＯＲとの組合ゼによって
構成される。したがって、まずファジィ限界差回路につ
いて説明し、その後、ファジィ対等回路について述べる
。

以下に述べる実施例は、上記のファジィ論理演算回路を
ＰチャネルＭＯ８形ＦＥＴ　（電界効果トランジスタ）
（Ｐ−ＭＯＳ　ＦＥＴ）で実現したものであり、吐き出
し入力、吸い込み出力のＭ流入出力形態が採用されてい
る。ファジィ論理回路はＰ−ＭＯＳ　ＦＥＴのみならず
、ＮチャネルＭＯ３形ＦＥＴ（Ｎ−ＭＯＳ　ＦＥＴ）、
相補形ＭＯ８（Ｃ−ＭＯＳ）ＦＥＴによっても実現でき
るのはいうまでもない。

ファジィ集合Ｘ、Ｙに対して、限界差は、それらのメン
バーシップ関数μ×、μｙにより次のように定義される
。

ＸθＹ＃μにｅｖ 三μｘｅμｙ −〇■（μＸ−μｙ）　・・・（１） ここでθは限界差、■は論理和（１ａｘ　）　（大きい
方を選択すること）、−は算術上の引算（算術差）をそ
れぞれ表している。ファジィ論理では負の値は使用しな
いから、第（１）式にＪ３いて、（μＸ−μｙ）が負の
値になった場合には論理和■によって限界差はＯとなる
。すなわち、第（１）式は具体的には次の関係を表わし
ている。

・・・（２） 第２図に限界差回路が示されている。限界差回路は、Ｐ
−ＭＯＳ　ＦＥＩ−により構成される電流ミラー（１）
、ワイヤードＯＲ，ダイオード（２＞、２つの入力端子
（３）（４＞および１つの出力端子（５）からなる。電
流ミラー（１）は２つのＰ−ＭＯＳ　ＦＥＴからなる電
流ミラーと等価である。第４図において、（Ａ＞は第２
図における電流ミラー（１）を、（Ｂ）は２つのＰ−Ｍ
ＯＳ　ＦＥＴ（１１）（１２）からなる電流ミラーをそ
れぞれ示している。

第４図（Ｂ）において、２つのＦＥＴ（１１）（１２）
のソース（Ｓ）が接地されている。またこれらのゲート
（Ｇ）が互いに接続され、かつこれらのゲート（Ｇ）が
一方のＦＥＴ（１１）のドレイン（Ｄ）に接続されてい
る。一方のＦＥＴ（１１）のドレイン（Ｄ）に吐き出し
入力電流Ｉｉを与えると、他方のＦＥＴ（１１）のトレ
イン（Ｄ）から１ｉ−１ｏとなる吐き出し出力電流１０
が得られる。これは、ＦＥＴ（１１）のドレイン電流が
ｌｉに等しくなるようにゲート電圧（ゲート／ソース間
電圧）が加わるからであり、このゲート電圧は他方のＦ
ＥＴ（１２）にも作用してＦＥＴ（１２）のドレイン電
流も（ｉに等しくなるからである。ただし、２つのＦＥ
Ｔ（１１）　＜１２）の構造およびＳｔ　−８！　０２
界面物性が等しいことが条件である。ゲート（Ｇ）と一
方のＦＥＴ＜１１）のドレイン（Ｄ）との間の短絡路に
はｍ流ｔ、ｔｍれない。

２つのＦＥＴの構造およびＳｉ　５ｔＯ２界面物性が等
しければ、入力電流の大きさに関係なく入力電流■１に
等しい出力電流ＩＯが得られるというのはＦＥＴを用い
たＩＩ電流ミラー大きな特徴である。バイポーラ素子、
たとえば通常の接合トランジスタを用いた電流ミラーで
は、電流増幅率βが非常に大きい場合にのみｌｉ　−Ｉ
Ｏが成立する。入力ｍ流１１が小さい場合には電流増幅
率βも小さくなるので上記の等式が成立しなくなる。第
４図（Ｂ）の電流ミラーを、以下第４図（Ａ）の記号で
表現する。

第２図に戻って、電流ミラー（１）の入力用ドレイン（
ゲート）側の入力端子（４）に吐き出し入力？ｌｉ！ｌ
ｙを与えれば、その出力用トレインにはこれと等しいＩ
ｌｙの吐き出し電流が得られることは、上述の説明から
明らかであろう。この出力用ドレインに、吐き出し入力
電流ｌｘを与える入力端子（３）と、吐き出し方向に対
して逆方向となるダイオード（２）を介して出力端子（
５）とを接続しておく。端子（３）に接続された電流源
によって工×の値の電流が引っばられるので、ｌｘ＞Ｉ
ｙの場合にのみ■ｚ−１ｘ−ＩＶの出力電流が端子（５
）からダイオード（２）を通して吸い込まれることにな
る。■×≦ＥＶの場合にはＩｙ−１ｘの出力電流が吐き
出されようとするが、ダイオード（２）によってｌ止さ
れるので、端子（５）に流れる出力電流は零となる。以
上の関係をまとめると、次のようになる。

・・・（３） メンバーシップ関数μＸ、μｙをそれぞれ入力Ｎ流１ｘ
、Ｉｙに６、限界差μｘｅｙを出力ｆｆｉ流［２にそれ
ぞれ対応させれば、第（３）式は第（２）式と全く同じ
関係を表わしている。第２図の回路が限界差の基本演算
回路であることが理解できよう。

第３図は、入力ｍ流の一方ＩＶをパラメータとした場合
における、他方の入力電流ｌｘと出力電流１ｚとの関係
を示している。ここで、人、出力ｍ＊はいずれも、最大
値が１となるように正規化されている。

第５図は、第２図に示される限界差回路を１Ｃ（集積回
路）によって実現した場合のＩＣの４Ｍ造の一例を示し
ている。（Ａ＞は平面パターン図、（Ｂ）はｂ−ｂ線に
そう断面図、（Ｃ）はＣ−Ｃ線にそう断面図であり、い
ずれも図式的に示されている。また、リブストレート（
第２ゲート）は省略されている。この回路は、０形基板
（３０）上に通常のＰ−ＭＯ８製造プロセスによってつ
くることができる。

ｆｆｉ流ミラー（１）におけるソースとなるＡ／（８ｉ
体）パターン（６１）はｎ領域（４１）にオーミック接
触している。入力側のドレインとなるＡ’／パターン（
６２）はｐ　１ｂｌＬ（４２）に接続されている。出力
側のドレインとなるＡ／パターン（６３）もまたｎ領域
（４３）に接続されている。

２つのＦＥＴのチャネル１１１、チャネル長、ゲート酸
化膜厚はそれぞれ等しくなるように製作されている。ｎ
領域（４１）と（４２）　（４３）との間にのぞむよう
に、ゲートとなる多結晶Ｓｉ　（［３ドープ、ｐ形）（
５０）がＳ！０２絶縁牧（５１）を介して設けられてい
る。この多結晶３ｉ　（５０）はＡ／パターン（６２）
に接続されているが、ＡＩパターン（６３）とはＳｉ　
０２　（５１）を介し′（絶縁されている。ｎ領域＜４
４）とｎ領域（４５）とによりダイオード（２）が構成
されている。

Ａ／パターン（６３）がカソード側となるｎ領域（４５
）上までのばされ、このｎ領域（４５）に接続されてい
る。出力端子（５）に接続されるＡＩパターン（６４）
はｎ領域（４４）に接続されている。

第６図は、Ｎ−ＭＯＳ　ＦＥＴにより桝或された限界差
回路を示している。吸い込Ｍ−吐き出し出力の電流入出
力形伊′　る。

また２つのドレインが設けられ、一方がゲートに接続さ
れ、他方は出力側に接続されている。

ソースは接地されている。ダイオード（２）は１Ｆ１２
図に示すものとは当然のことながら向きが逆である。こ
のような回路においても第（３）式の演算が達成される
のはいうまでもない。

ファジィ対等論理の説明に入る前に、ファジィ含意論理
について簡単に述べておく。

ファジィ集合Ｘ、Ｙに対して、含意はそれらのメンバー
シップ関数μＸ、μｙにより次のように定義される。

Ｘ→Ｙψμｘ−’＞ｙ 三１Δ（１−μ×十μｙ）　・・・（４）μＸは集合Ｘ
に属している度合を表わずから、（１−μ×）は集合Ｘ
に属していない度合を表わすことになる。また論理積（
１ｎ）Δはいずれか小さい方を選択するものである。以
上を考慮すると、含意とは、集合Ｘに属していない度合
と集合Ｙ＆−属している度合との算術和を表わし、この
算術和が１よりも大きい場合には結果を１とすることを
意味している。第（４）式をより分りやすく表現すると
次のようになる。

１△（１−μ×十μｙ） ・・・（５） ファジィ集合Ｘ、Ｙに対して、対等Ｇｊ１ぞれらのメン
バーシップ関数μ×、μｙにより次のように定龜される
。

ｘ、−’ｒ’ｅμｗ＃ｙ 三μＸうｊへμ、□８　・・・（６） 対等はこのように２つの含意μｘ、ｙ　＋μｙ−＋ｘの
いずれか小さい方によって表わされるので、上述の含意
の定義（第（５）式）を利用すると、次のように表現す
ることもできる。

・・・（７） 第（６）式は次のように変形することが可能である。

μＸｓ’７ 一１θ（（μ×θμｙ）十（μｙθμＸ））・・・（８
） 第（８）式は次のようにして証明される。

ｇＹ 三（Ｘ−Ｙ）Δ（Ｙ−Ｘ） ＝（Ｘ　Ｉ＝ｔＹ　）　Ｖ　（Ｙ　ｔｄＸ　）１ｘ−ｙ
ｌ 干１−１ｘ−ｙｌ −１−（（ｘ　θｙ）＋（ｙ　θ×））−１θ　（（ｘ
ｅｙ）＋（ｙｃｌｘ））　・・・　（９）第（８）式よ
り、対等の演算は３つの限界差回路と１つのワイヤード
ＯＲとにより実現できることが分る。第７図は対等回路
を示している。

電流ミラー（１）とダイオード（２）とからなる第１の
限界差回路と、電流ミラー（２１）とダイオード（２２
）とからなる第２の限界差回路とが並列に接続されてい
る。第１の限界差回路の出力１！流Ｉａは次式で与えら
れる。

・・・（１０） 第２の限界差回路においては、その人ツノＷ１流１Ｘと
１ｙとが第１の限界差回路の入力電流と交換されている
ので、その出力ｒｉ流１ｂは次式で与えられる。

・・・（１１） これらの２つの出力電流１ａとＩｂとがワイヤーＦＯＲ
によって加算されているので、ワイヤードＯＲの出ツノ
電流１０は次式で表わされる。

・・・（１２） 第３の限界差回路は、電流ミラー（３１）とダイオード
（３２）とからＩＭ成され、その一方の入力電流は上記
出力電流ｌｃ、他方の入力電流は１の値の電流である。

しかって、この第３の限界差回路の出力電流１ｚは次式
で与えられる。

・・・（１３） 第（１３）式を第（７）式に対応させることにより対等
の演算が実行されていることが分るであろう。

第（１３）式において、１ｘ−１ｙの場合には（ｌｘ−
１ｖ　）−（Ｉｙ−ｌｘ　）−０となるから、Ｉｚ　＝
１である。すなわち、２つの入力電流ｌ×とＩｙが等し
いときには出力電流ＩＸｉ、ｔ１の値をとり、それ以外
の場合にはＩｚジブ−となる。したがって、出力電流１
ｚが１かどうかという点のみに着眼ずれば、対等回路は
一致回路と考えることかできる。

第（１２）式から分るように、電流１ｃは■×とＩｙと
の差を表わしている。１ｘ−ＩＶの場合にはＩＣＱ−０
である。また、電流ミラー（３１）において、短絡路（
３４）を開放した場合にはこの素子は単なる１個のＦＥ
Ｔとなる。このＦＥ流が与えられているから１２−１と
なる。ＦＥＴがオンの場合には（Ｉｃ≠０）、入力端子
（３３）の吐き出し入力電流はＦＥＴから流れてしまう
のでＩｚ−０となる。第７図の回路は、短絡路（３４）
をＵ０放すると、２ｍ出力の一致回路となることが理解
されよう。

また、電流ミラー（３１）の出力側ドレインから流出す
る電流（Ｉｃ　に等しレリは、端子（３３）の入力ｆｆ
ｉ流１よりも大きくなることはあり得ないから、ダイオ
ード（３２）を省略することが可能である。

第８図は、第７図の回路をＩＣ化した場合の平面パター
ンを示している。ダイオード（３２）は省略されている
。ＩＣ基板上に、電流ミラーとダイオードとからなる第
１および第２の限界差回路ともう１つの電流ミラーとが
設けられていることが第５図（Ａ）との対応から容易に
理解されよう。ワイヤードＯＲはＡＩパターンによって
構成されている。ｂ−ｂ＠ｇ、面およびＣ−ＣｌｉＡ１
ｇｉ面は、第５図（Ｂ）（Ｃ）に示すものと同じである
。

上述の対等回路（第７図）においては、入力電流ｌｘと
ＩＶの電流源が２つ必要となる。このように同じ値の電
流が必薮な場合にはｍ流分配回路を用いるとよい。電流
分配回路は電流ミラーの考え方を拡張して容易に作成で
きる。づなわち、第４図（Ａ）に示すＷｉ電流ミラー、
第５図のＩＣをみても分るように、基板上に２つのドレ
イン、共通のソースおよび共通のゲートを設け、一方の
トレインをゲートに接続したものである。３つ以上のド
レインを基板上に設けそのうちの１つをゲートに接続す
れば（マルチ出力電流ミラー）、ゲート電流（入カドレ
イン側１に等しい値の電流を、他の２つ以上のトレイン
から同時に得られる。

【図面の簡単な説明】

第１図は′ＩＩｉ流の入出力形態の説明図、第２図は限
界差回路を示す回路図、第３図はその入出力特性を示づ
グラフ、第４図は等価な２つの電流ミラーの回路図、第
５図は、限界差回路をＩＣ化した場合のその構造を示す
もので、（Ａ）は平面パターン図、（Ｂ）は（Ａ＞のｂ
−ｂ線にそう断面図、（Ｃ）は（Ａ）のＣ−Ｃ線にそう
断面図、第６図はＮ−ＭＯＳ　ＦＥＴにより構成された
限界差回路を示す回路図、第７図は対等回路の回路図、
第８図はそのＩＣ平面パターン図である。 （１）　（２１）　（３１）・・・電流ミラー、（２）
（２２）　（３２）・・・ダイオード、（３）　（４）
　（２３）（２４）・・・入力端子、（５）（２５）・
・・出力端子。 以　上 外４名 （Ａ） （Ｂ） に） （Ｄ） 第ε図　第３図 第４図 （Ａ）ＣＢ） 第５図 フ 第Ｇ１・叉１ ←Ｉｚ 第７図

Claims (1)

1. 【特許請求の範囲】 演舞の変数を表わす２つの１！流を入力とする第１のフ
   ァジィ限界差回路、 ２つの入力電流が、第１のファジィ限界差回路のそれら
   とは逆の関係になっている第２のファジィ限界差回路、 上記両ファジィ限界差回路の出力電流を加算するワイヤ
   ードＯＲ，および ワイヤードＯＲの出力Ｗｌ流とファジィ論理で１を表わ
   す電流とを入力とし、その出力がファジィ対等演算結果
   を表わす第３のファジィ限界差回路からなり、 上記ファジィ限界差回路が、ＦＥＴにより構成されるｌ
   ！流ミラーと、その出力側に接続されたワイヤードＯＲ
   と、出力電流の向ぎに対して順方向に接続されたダイオ
   ードとからなる、ファジィ対等回路。