JPS61201528A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPS61201528A JPS61201528A JP60041808A JP4180885A JPS61201528A JP S61201528 A JPS61201528 A JP S61201528A JP 60041808 A JP60041808 A JP 60041808A JP 4180885 A JP4180885 A JP 4180885A JP S61201528 A JPS61201528 A JP S61201528A
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- Japan
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- frame
- reception
- received
- dma
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- Small-Scale Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は通信制御装置に関する。
従来2この種の通信制御装置は、同期符号フィールドと
送p先局を示す宛先アドレス(以下DAと略す)フィー
ルドおよび送シ出し局を示す発信元アドレス(以下SA
と略す)フィールドと制御情報を含むデータフィール、
ドとフレームチェックシーケンス(FCK ; Fra
me Check 5equence )フィールドか
ら構成される第4図に示すようなフレームの授受を制御
している。伝送路に接続された各局の各通信制御装置は
ネットワーク内で少なくとも1つの個有のアドレスが付
与されておシ2通信制御装置がフレームを伝送路から受
信する場合。
送p先局を示す宛先アドレス(以下DAと略す)フィー
ルドおよび送シ出し局を示す発信元アドレス(以下SA
と略す)フィールドと制御情報を含むデータフィール、
ドとフレームチェックシーケンス(FCK ; Fra
me Check 5equence )フィールドか
ら構成される第4図に示すようなフレームの授受を制御
している。伝送路に接続された各局の各通信制御装置は
ネットワーク内で少なくとも1つの個有のアドレスが付
与されておシ2通信制御装置がフレームを伝送路から受
信する場合。
同期符号によるビットおよびキャラクタ単位の同期化完
了後、受信フレーム中ODAと自局のアドレスとを比較
し、一致しないときは他局宛のフレームと判断して受信
フレームを廃棄する。一致したときにはこの受信フレー
ムを自局内の主記憶装置(以下、メインメモリと称す)
に転送する。この様子を示す第5図において2通信制御
装置3は。
了後、受信フレーム中ODAと自局のアドレスとを比較
し、一致しないときは他局宛のフレームと判断して受信
フレームを廃棄する。一致したときにはこの受信フレー
ムを自局内の主記憶装置(以下、メインメモリと称す)
に転送する。この様子を示す第5図において2通信制御
装置3は。
自局アドレスによるDAフィルタ30を通過した伝送路
1からの受信フレームをパス4を介してメインメモリ5
内の共通ラインバッファ領域50に転送して中央処理装
置(以下、 CPUと称す)6のソフトウェアに受信完
了を通知する。ソフトウェアは、ラインバッファ領域5
0内の受信フレームのSAを識別して、そのSAを持つ
局内の機器個有のアプリケーションソフトウェアに対応
してメインメモリ5内に設けた個別バッファ領域51内
めφにする方式が従来広く採用されている。
1からの受信フレームをパス4を介してメインメモリ5
内の共通ラインバッファ領域50に転送して中央処理装
置(以下、 CPUと称す)6のソフトウェアに受信完
了を通知する。ソフトウェアは、ラインバッファ領域5
0内の受信フレームのSAを識別して、そのSAを持つ
局内の機器個有のアプリケーションソフトウェアに対応
してメインメモリ5内に設けた個別バッファ領域51内
めφにする方式が従来広く採用されている。
しかしながら、このような方式では、受信局のDAが1
つであるため、第3図に示されるように。
つであるため、第3図に示されるように。
1台の通信制御装置3を介して伝送路1と複数の端末装
置7−1〜7−nが通信をおこなう場合。
置7−1〜7−nが通信をおこなう場合。
個々の端末装置を識別するため、送信局はフレームのデ
ータフィールド中に受信局内の端末装置を指定するため
のアドレス情報を埋め込んで送信する必要があった。ま
た、受信局では2通信制御装置3が受信したフレームを
町旦メインメモリ5の共通のラインバッファ領域50に
移送し、ソフトウェアによシSA及びデータフィールド
中の端末装置の指定アドレスを識別したのち、共通のラ
インバッファ領域50から端末装置毎に準備された個別
バッファ領域510へ受信フレームを移送しなければな
らなかった。
ータフィールド中に受信局内の端末装置を指定するため
のアドレス情報を埋め込んで送信する必要があった。ま
た、受信局では2通信制御装置3が受信したフレームを
町旦メインメモリ5の共通のラインバッファ領域50に
移送し、ソフトウェアによシSA及びデータフィールド
中の端末装置の指定アドレスを識別したのち、共通のラ
インバッファ領域50から端末装置毎に準備された個別
バッファ領域510へ受信フレームを移送しなければな
らなかった。
そのだめ、ソフトウェアのオーバーヘッドが増大し、性
能が低下するという欠点がある。また。
能が低下するという欠点がある。また。
共通のラインバッファ領域を設けるため、メインメモリ
の容量が増大するという欠点がある。
の容量が増大するという欠点がある。
本発明の目的は共通バッファ領域を設けずにDA及びS
Aに対応したメインメモリ内−の個別バッファ領域に受
信したフレームを直接転送することにより上述の欠点を
除去し、ソフトウェアの負担軽減および性能向上を達成
できる通信制御装置を提供することにある。
Aに対応したメインメモリ内−の個別バッファ領域に受
信したフレームを直接転送することにより上述の欠点を
除去し、ソフトウェアの負担軽減および性能向上を達成
できる通信制御装置を提供することにある。
本発明の装置は、伝送路にそれぞれ少なくとも1つの個
有のアドレスを持つ複数の局が接続され該伝送路に宛先
アドレスフィールドおよび発信元アドレスフィールドを
含むフレームを伝送させることにより前記複数の局間で
通信を行う通信ネットワーク内クける前記名局内に設け
られた前記伝送路と主記憶装置間のデータ転送を行なう
通信制御装置において、少なくとも1つの第1のアドレ
スを記憶した第1の記憶手段と、前記伝送路から受信し
たフレーム内の前記宛先アドレスフィールドと前記第1
の記憶手段に記憶した前記少なくとも1つの第1のアド
レスとを比較する第1の比較手段と、少なくとも1つの
第2のアドレスを記憶した第2の記憶手段と、前記伝送
路から受信したフレーム内の前記発信元アドレスフィー
ルドと前記第2の記憶手段に記憶した前記少なくとも1
つの第2のアドレスとを比較する第2の比較手段と。
有のアドレスを持つ複数の局が接続され該伝送路に宛先
アドレスフィールドおよび発信元アドレスフィールドを
含むフレームを伝送させることにより前記複数の局間で
通信を行う通信ネットワーク内クける前記名局内に設け
られた前記伝送路と主記憶装置間のデータ転送を行なう
通信制御装置において、少なくとも1つの第1のアドレ
スを記憶した第1の記憶手段と、前記伝送路から受信し
たフレーム内の前記宛先アドレスフィールドと前記第1
の記憶手段に記憶した前記少なくとも1つの第1のアド
レスとを比較する第1の比較手段と、少なくとも1つの
第2のアドレスを記憶した第2の記憶手段と、前記伝送
路から受信したフレーム内の前記発信元アドレスフィー
ルドと前記第2の記憶手段に記憶した前記少なくとも1
つの第2のアドレスとを比較する第2の比較手段と。
前記第1及び前記第2の比較手段による比較結果の組合
せに基づいて、前記受信したフレームを廃棄したシ、或
いは前記宛先アドレスフィールドと前記発信元アドレス
フィールドの組合せに応じて第3のアドレスを発生し、
該第3のアドレスに対応した前記主記憶装置の記憶場所
へ前記受信したフレームの一部または全部を記憶させる
転送制御手段どを備えている。
せに基づいて、前記受信したフレームを廃棄したシ、或
いは前記宛先アドレスフィールドと前記発信元アドレス
フィールドの組合せに応じて第3のアドレスを発生し、
該第3のアドレスに対応した前記主記憶装置の記憶場所
へ前記受信したフレームの一部または全部を記憶させる
転送制御手段どを備えている。
以下余白
〔作 用〕
このように構成することによシ、受信したクレームの宛
先アドレスフィールドと発信元アドレスフィールドの組
合せに応じて主記憶装置に設けられた個別バッファ領域
へ受信したフレームを転送できる。
先アドレスフィールドと発信元アドレスフィールドの組
合せに応じて主記憶装置に設けられた個別バッファ領域
へ受信したフレームを転送できる。
次に本発明について図面を参照して詳細に説明する。
第1図を参照すると2本発明の一実施例は、送受信器2
00を介して伝送路100に接続され。
00を介して伝送路100に接続され。
パス400を介してメインメモリ500およびCPU
600に接続され、 CPU 600の指令のもとに伝
送路100から複数ビットからなるフレームを受信して
キャラクタに組み立て、パス400を介してメインメモ
リ500にDMA転送するよう動作し、送受信器200
から信号線311に出力される受信信号S31.から各
種の受信タイミング信号5312を抽出し信号線312
に出力する受信クロック回路301と、受信信号S31
.を受信キャラクタ5313をメインメモリ500に順
次転送するDMA転送回路303と、受信信号5311
からDAフィールドおよびSAフィールドをそれぞれ抽
出・保持するDAレノスタ304およびSAレノスタ3
05と2通信制御装置300に予めセットアツプされる
DAおよびSAを保有すると共にDAとSAの組合せに
もとず(DMA制御情報を格納するDMAテーブル30
6と、DAレゾスタ304及びSAレジスタ305に保
持された受信したフレームのDA及びSAとDMAテー
ブル306に保有されたDA及びSAとを比較するため
の比較回路307と、受信タイミング信号S、1□と比
較回路307から信号線318を介して出力される比較
信号S3,8によシ通信制御装量300の一連の受信動
作および受信フレームのDMA転送を制御する受信制御
回路308とから構成される。
600に接続され、 CPU 600の指令のもとに伝
送路100から複数ビットからなるフレームを受信して
キャラクタに組み立て、パス400を介してメインメモ
リ500にDMA転送するよう動作し、送受信器200
から信号線311に出力される受信信号S31.から各
種の受信タイミング信号5312を抽出し信号線312
に出力する受信クロック回路301と、受信信号S31
.を受信キャラクタ5313をメインメモリ500に順
次転送するDMA転送回路303と、受信信号5311
からDAフィールドおよびSAフィールドをそれぞれ抽
出・保持するDAレノスタ304およびSAレノスタ3
05と2通信制御装置300に予めセットアツプされる
DAおよびSAを保有すると共にDAとSAの組合せに
もとず(DMA制御情報を格納するDMAテーブル30
6と、DAレゾスタ304及びSAレジスタ305に保
持された受信したフレームのDA及びSAとDMAテー
ブル306に保有されたDA及びSAとを比較するため
の比較回路307と、受信タイミング信号S、1□と比
較回路307から信号線318を介して出力される比較
信号S3,8によシ通信制御装量300の一連の受信動
作および受信フレームのDMA転送を制御する受信制御
回路308とから構成される。
なお2本実施例では、メインメモリ500の送信キャラ
クタを順次入力して直列信号に変換し。
クタを順次入力して直列信号に変換し。
送受信器200を介して伝送路100に送出するための
送信回路は本発明と直接関係しないので省略しである。
送信回路は本発明と直接関係しないので省略しである。
次に動作の詳細を説明する。伝送路100上を流れる受
信フレームは送受信器200を介して直列ビット信号の
形で受信信号5311として供給される。受信クロック
回路301はフレームの先頭の同期符号によシビット同
期およびキャラクタ同期を行い、また、受信信号531
1から受信クロックを抽出し、受信動作に必要なシフト
クロックとキャラクタ組立完了を示すクロックとを含む
受信タイミング信号5312を発生する。受信タイミン
グ信号S3,2によシ受信フレームODAフィールド及
びSAフィールドが各々DAレノスタ304及びSAレ
ジスタ305に設定されると、受信制御回路308が起
動され、受信制御回路308は信号線319より出力す
るスキャン信号S31.によシDMAテーブル306を
スキャンし、あらかじめDMAテーブル306に登録さ
れたDAとSAの1組をテーブル信号S3,7として順
次DMAテーブル306から信号線317に出力させる
。
信フレームは送受信器200を介して直列ビット信号の
形で受信信号5311として供給される。受信クロック
回路301はフレームの先頭の同期符号によシビット同
期およびキャラクタ同期を行い、また、受信信号531
1から受信クロックを抽出し、受信動作に必要なシフト
クロックとキャラクタ組立完了を示すクロックとを含む
受信タイミング信号5312を発生する。受信タイミン
グ信号S3,2によシ受信フレームODAフィールド及
びSAフィールドが各々DAレノスタ304及びSAレ
ジスタ305に設定されると、受信制御回路308が起
動され、受信制御回路308は信号線319より出力す
るスキャン信号S31.によシDMAテーブル306を
スキャンし、あらかじめDMAテーブル306に登録さ
れたDAとSAの1組をテーブル信号S3,7として順
次DMAテーブル306から信号線317に出力させる
。
DMAテーブル306の構成を第2図に示す。第2図に
おいて、 DMAテーブル306には当該局中の複数端
末装置を示す複数のDA値D A (1)〜B A (
n)と、データリンクの相手局すなわち発信局を示す複
数のSA値S’A (1) 〜S A(n)と、これら
各DA値と各SA値の組合せによって規定されるメイン
メモリ500内のバッファ領域501への転送開始アド
レスを示すDMAアドレスとが1組になって格納されて
いる。なお、 DMA転送が不要の場合にはイネーブル
フラグを“0″′にしておくことによりDMA転送動作
を禁止するようにすることもできる。
おいて、 DMAテーブル306には当該局中の複数端
末装置を示す複数のDA値D A (1)〜B A (
n)と、データリンクの相手局すなわち発信局を示す複
数のSA値S’A (1) 〜S A(n)と、これら
各DA値と各SA値の組合せによって規定されるメイン
メモリ500内のバッファ領域501への転送開始アド
レスを示すDMAアドレスとが1組になって格納されて
いる。なお、 DMA転送が不要の場合にはイネーブル
フラグを“0″′にしておくことによりDMA転送動作
を禁止するようにすることもできる。
比較回路307は受信制御回路308から信号線319
に出力されるスキャン信号S31.に同期して、DAレ
ジスタ304及びSAレノスタ305から信号線315
及び316に出力される受信したフレームのDA信号S
及びSA信号S、16とDMAテーブル306から信
号線317に出力されるテーブル信号S を比較し、比
較結果を比較信号5318として信号線318に出力し
て受信制御回路308へ通知する。もし、 DMAテー
ブル306の全スキャンが終了した時、DA及びSAが
一致しないときには受信制御回路308は受信動作を停
止して、この受信したフレームを廃棄する。逆に一致す
れば受信制御回路308は受信動作を続行すると同時に
スキャン動作を停止し、一致したDMAテーブル306
内のDA値及びSA値に対応するDMAアドレスをDM
Aテーブル306からDMAアドレス信号5314とし
て信号線314を介してDMA転送回路303へ出力さ
せる。以後、受信制御回路308は、受信タイミング信
号5312によシ、受信フレームのSAフィールド以後
のフィールドを直列並列変換回路302で受信キャラク
タ5315に組み立てさせ、 DMA転送回路303は
受信キャラクタ5313が確定するたびに、 DMAア
ドレス信号S3,4にモトすいてメインメモリ500の
バッファアドレス値を生成し、このバッファアドレス値
と受信キャラクタS とをDMAパス信号”’320
として信号群320を介してパス400に出力し、メイ
ンメモリ500の個別バッファの先頭アドレスに受信キ
ャラクタを書き込み、バッファアドレス値を+1する。
に出力されるスキャン信号S31.に同期して、DAレ
ジスタ304及びSAレノスタ305から信号線315
及び316に出力される受信したフレームのDA信号S
及びSA信号S、16とDMAテーブル306から信
号線317に出力されるテーブル信号S を比較し、比
較結果を比較信号5318として信号線318に出力し
て受信制御回路308へ通知する。もし、 DMAテー
ブル306の全スキャンが終了した時、DA及びSAが
一致しないときには受信制御回路308は受信動作を停
止して、この受信したフレームを廃棄する。逆に一致す
れば受信制御回路308は受信動作を続行すると同時に
スキャン動作を停止し、一致したDMAテーブル306
内のDA値及びSA値に対応するDMAアドレスをDM
Aテーブル306からDMAアドレス信号5314とし
て信号線314を介してDMA転送回路303へ出力さ
せる。以後、受信制御回路308は、受信タイミング信
号5312によシ、受信フレームのSAフィールド以後
のフィールドを直列並列変換回路302で受信キャラク
タ5315に組み立てさせ、 DMA転送回路303は
受信キャラクタ5313が確定するたびに、 DMAア
ドレス信号S3,4にモトすいてメインメモリ500の
バッファアドレス値を生成し、このバッファアドレス値
と受信キャラクタS とをDMAパス信号”’320
として信号群320を介してパス400に出力し、メイ
ンメモリ500の個別バッファの先頭アドレスに受信キ
ャラクタを書き込み、バッファアドレス値を+1する。
以下、 DMA転送回路303は受信キャラクタ531
3が確定する毎に上記動作を繰り返して受信キャラクタ
をメインメモリ500の個別バッファに順次書き込んで
ゆく。受信フレームのフレームチェックシーケンスFC
8が受信されたあと、送受信器200からの受信信号S
34.が消滅するので受信クロック回路301はキャリ
ア断によシフレーム受信終了を検知し、受信タイミング
信号5312によシ受信制御回路30&にフレーム受信
完了を通知する。受信制御回路308はFe2によるフ
レームの誤シの有無を検査しく Fe2による受信フレ
ームのエラーチェック方法は本特許と直接関係しないの
で説明は省略する)、誤りが無ければ受信動作を終了し
て受信クロック回路301を次のフレーム受信に備えて
初期化し、また、最終キャラクタ(Fe2 )がメイン
メモリ500へ転送されたのちDMA転送回路303を
停止させて中央処理装置600へ受信完了(バッファ移
送完了)割込を発生する。なお1本実施例では受信フレ
ームのDAフィールドの先頭からFCSフィールドまで
がメインメモリ500に転送されるようにしたが、受信
制御回路308によシDAフィールド、SAフィールド
及ヒFCSフィールドを除いたデータフィールドのみを
メインメモリに転送することも可能である。ま入するこ
とにより、受信制御回路のスキャン動作によるDA及び
SAの比較時間による影響を受けないようにすることも
可能である。
3が確定する毎に上記動作を繰り返して受信キャラクタ
をメインメモリ500の個別バッファに順次書き込んで
ゆく。受信フレームのフレームチェックシーケンスFC
8が受信されたあと、送受信器200からの受信信号S
34.が消滅するので受信クロック回路301はキャリ
ア断によシフレーム受信終了を検知し、受信タイミング
信号5312によシ受信制御回路30&にフレーム受信
完了を通知する。受信制御回路308はFe2によるフ
レームの誤シの有無を検査しく Fe2による受信フレ
ームのエラーチェック方法は本特許と直接関係しないの
で説明は省略する)、誤りが無ければ受信動作を終了し
て受信クロック回路301を次のフレーム受信に備えて
初期化し、また、最終キャラクタ(Fe2 )がメイン
メモリ500へ転送されたのちDMA転送回路303を
停止させて中央処理装置600へ受信完了(バッファ移
送完了)割込を発生する。なお1本実施例では受信フレ
ームのDAフィールドの先頭からFCSフィールドまで
がメインメモリ500に転送されるようにしたが、受信
制御回路308によシDAフィールド、SAフィールド
及ヒFCSフィールドを除いたデータフィールドのみを
メインメモリに転送することも可能である。ま入するこ
とにより、受信制御回路のスキャン動作によるDA及び
SAの比較時間による影響を受けないようにすることも
可能である。
以上説明したように2本発明には1通信制御装置内にD
A及びSAの組合せにもとず(DMAテーブルを保有し
てDAとSAの組合せによるデータリンクに対応したメ
インメモリの個別バッファへ直接受信フレームをDMA
転送できるように構成しているので、ソフトウェアによ
るDAとSAの管理及びバッファ管理のオーバーヘッド
を低減し。
A及びSAの組合せにもとず(DMAテーブルを保有し
てDAとSAの組合せによるデータリンクに対応したメ
インメモリの個別バッファへ直接受信フレームをDMA
転送できるように構成しているので、ソフトウェアによ
るDAとSAの管理及びバッファ管理のオーバーヘッド
を低減し。
性能の向上および記憶容量の低減を達成できるという効
果がある。
果がある。
第1図は本発明の一実施例を示すブロック図。
第2図は第1図に示したDMAテーブルの内容を示す図
、第3図は複数の端末装置を有する伝送路に接続された
局の構成を示すブロック図、第4図は本発明に用いる゛
フレームの構成を示す図、第5図は従来の通信制御装置
の受信動作を説明するための図である。 Ioo・・・伝送路、200・・・送受信器、300・
・・通信制御装置、400・・・バス、500・・・メ
インメモIJ 、 600・・・中央処理装置、301
・・・受信クロック回路、302・・・直列並列変換回
路、303・・・DMA転送回路、304・・・DAレ
ジスタ、305・・・SAレジスタ、306・・・DM
Aテーブル、307・・・比較回路、308・・・受信
制御回路、311・・・受信ピット信号線、312・・
・受信タイミング信号線。 313・・・受信キャラクタ信号線群、314・・・D
MAアドレス信号線、315・・・受信DA信号線、3
16・・・受信SA信号線、317・・・テーブル信号
線。 318・・・比較信号線、319・・・スキャン信号線
。 320・−・DMAパス信号線群。 代理人(77’Q) 4f哩士;九田憲采チー7′ルイ
i号 DMA7ドレスイtJS()
(−,1アアドレス詣電) 壓2図 第3図 第4図 第5図
、第3図は複数の端末装置を有する伝送路に接続された
局の構成を示すブロック図、第4図は本発明に用いる゛
フレームの構成を示す図、第5図は従来の通信制御装置
の受信動作を説明するための図である。 Ioo・・・伝送路、200・・・送受信器、300・
・・通信制御装置、400・・・バス、500・・・メ
インメモIJ 、 600・・・中央処理装置、301
・・・受信クロック回路、302・・・直列並列変換回
路、303・・・DMA転送回路、304・・・DAレ
ジスタ、305・・・SAレジスタ、306・・・DM
Aテーブル、307・・・比較回路、308・・・受信
制御回路、311・・・受信ピット信号線、312・・
・受信タイミング信号線。 313・・・受信キャラクタ信号線群、314・・・D
MAアドレス信号線、315・・・受信DA信号線、3
16・・・受信SA信号線、317・・・テーブル信号
線。 318・・・比較信号線、319・・・スキャン信号線
。 320・−・DMAパス信号線群。 代理人(77’Q) 4f哩士;九田憲采チー7′ルイ
i号 DMA7ドレスイtJS()
(−,1アアドレス詣電) 壓2図 第3図 第4図 第5図
Claims (1)
- 1、伝送路にそれぞれ少なくとも1つの個有のアドレス
を持つ複数の局が接続され該伝送路に宛先アドレスフィ
ールドおよび発信元アドレスフィールドを含むフレーム
を伝送させることにより前記複数の局間で通信を行なう
通信ネットワークにおける前記各局内に設けられた前記
伝送路と主記憶装置間のデータ転送を行なう通信制御装
置において、少なくとも1つの第1のアドレスを記憶し
た第1の記憶手段と、前記伝送路から受信したフレーム
内の前記宛先アドレスフィールドと前記第1の記憶手段
に記憶した前記少なくとも1つの第1のアドレスとを比
較する第1の比較手段と、少なくとも1つの第2のアド
レスを記憶した第2の記憶手段と、前記伝送路から受信
したフレーム内の前記発信元アドレスフィールドと前記
第2の記憶手段に記憶した前記少なくとも1つの第2の
アドレスとを比較する第2の比較手段と、前記第1及び
前記第2の比較手段による比較結果の組合せに基づいて
、前記受信したフレームを廃棄したり、或いは前記宛先
アドレスフィールドと前記発信元アドレスフィールドの
組合せに応じて第3のアドレスを発生し、該第3のアド
レスに対応した前記主記憶装置の記憶場所へ前記受信し
たフレームの一部または全部を記憶させる転送制御手段
とを備えたことを特徴とする通信制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60041808A JPS61201528A (ja) | 1985-03-05 | 1985-03-05 | 通信制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60041808A JPS61201528A (ja) | 1985-03-05 | 1985-03-05 | 通信制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61201528A true JPS61201528A (ja) | 1986-09-06 |
JPH0521378B2 JPH0521378B2 (ja) | 1993-03-24 |
Family
ID=12618618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60041808A Granted JPS61201528A (ja) | 1985-03-05 | 1985-03-05 | 通信制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61201528A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01157144A (ja) * | 1987-07-22 | 1989-06-20 | Mitsubishi Electric Corp | Faコントローラにおける従局へのデータ送信方法 |
JPH03145238A (ja) * | 1989-10-30 | 1991-06-20 | Aichi Denshi Kk | 映像監視システム及びその端末装置 |
-
1985
- 1985-03-05 JP JP60041808A patent/JPS61201528A/ja active Granted
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01157144A (ja) * | 1987-07-22 | 1989-06-20 | Mitsubishi Electric Corp | Faコントローラにおける従局へのデータ送信方法 |
JPH0683225B2 (ja) * | 1987-07-22 | 1994-10-19 | 三菱電機株式会社 | Faコントローラにおける従局へのデータ送信方法 |
JPH03145238A (ja) * | 1989-10-30 | 1991-06-20 | Aichi Denshi Kk | 映像監視システム及びその端末装置 |
JPH0695680B2 (ja) * | 1989-10-30 | 1994-11-24 | 愛知電子株式会社 | 映像監視システム及びその端末装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0521378B2 (ja) | 1993-03-24 |
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