JPS6120034B2

JPS6120034B2 -

Info

Publication number: JPS6120034B2
Application number: JP52076982A
Authority: JP
Inventors: Jo Morishita
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-06-27
Filing date: 1977-06-27
Publication date: 1986-05-20
Also published as: JPS5411645A

Description

【発明の詳細な説明】この発明はテレビジヨン（以下TVと略す）カ
メラまたは同様なビデオ信号発生装置からのビデ
オ信号をアナログ・デイジタル変換（以下Ａ／Ｄ
変換と略す）して情報処理装置へ画像データを入
力する画像入力装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides analog-to-digital conversion (A/D) of a video signal from a television camera or similar video signal generation device.
The present invention relates to an image input device that inputs image data to an information processing device through conversion.

従来この種種の画像入力装置においては、Ａ／
Ｄ変換された画像データはハードウエアで前処理
することなく、そのまま情報処理装置に入力され
ていた。従つて、変換された画像データに含まれ
るランダムノイズに対してはソフトウエアによつ
て画像データの平均化処理を行い入力画像の画質
の向上をはかつていた。ソフトウエアによる画像
データの平均化処理には、同じ画像を複数回入力
してその各画素毎の平均をとる方法、近傍の画素
に重み付けをしてその平均をとる方法等がある
が、これらの方法は情報処理装置内でソフトウエ
アによつてシーケンシヤルに処理されるため非常
に長い計算時間を必要とした。また、前者の場合
には複数枚の画像を入力しなければならず、長い
画像データの入力時間及び多くのメモリー容量を
必要とする欠点があつた。 Conventionally, in this type of image input device, A/
The D-converted image data was input to the information processing device as it was without being preprocessed by hardware. Therefore, the image quality of the input image has been improved by averaging the image data using software to deal with the random noise contained in the converted image data. There are several ways to average image data using software, such as inputting the same image multiple times and taking the average for each pixel, and weighting neighboring pixels and taking the average. Since the method is sequentially processed by software within an information processing device, it requires a very long calculation time. Furthermore, in the former case, multiple images must be input, which has the drawback of requiring a long input time for image data and a large memory capacity.

この発明の目的は、上記欠点をなくすために、
ハードウエアによつて画像の平均化を行うことに
よつて平均化された画像データを情報処理装置に
入力する安価な画像入力装置を提供することにあ
る。 The purpose of this invention is to eliminate the above-mentioned drawbacks.
An object of the present invention is to provide an inexpensive image input device that averages images using hardware and inputs averaged image data to an information processing device.

この発明によれば、TVカメラまたは同様なビ
デオ信号発生装置からのビデオ信号を量子化する
Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路からの出
力データとすでに記憶回路に記憶されている同じ
ポジシヨンの加算データとを加算する加算回路
と、前記加算回路の加算結果を記憶読み出しする
記憶回路と、前記記憶回路から読み出された加算
結果を加算回数で割る除算回路と、前記各回路間
のタイミングを制御する制御回路とを含む同じポ
ジシヨンの画像データの加算平均を情報処理装置
に入力する画像入力装置が得られる。 According to the invention, there is provided an A/D conversion circuit for quantizing a video signal from a TV camera or similar video signal generation device, and an A/D conversion circuit that quantizes a video signal from a TV camera or similar video signal generation device, and an A/D conversion circuit that quantizes a video signal from a TV camera or a similar video signal generation device, and that output data from said A/D conversion circuit is identical to the output data already stored in a storage circuit. an addition circuit that adds the addition data of the position; a storage circuit that stores and reads out the addition result of the addition circuit; a division circuit that divides the addition result read from the storage circuit by the number of additions; An image input device including a control circuit for controlling timing and inputting an average of image data at the same position to an information processing device can be obtained.

次に、この発明について図面を参照して説明す
る。 Next, the present invention will be explained with reference to the drawings.

第１図はこの発明の一実施例のブロツク図を示
す。第１図において、１は日本標準方式のTVカ
メラであり、同期信号発生回路７からの同期信号
によりビデオ信号を出力する。このTVカメラか
らのビデオ信号は制御回路８からのタイミングで
Ｓ／Ｈ回路２によつてサンプルしホールドされ
る。 FIG. 1 shows a block diagram of one embodiment of the invention. In FIG. 1, reference numeral 1 denotes a Japanese standard TV camera, which outputs a video signal in response to a synchronization signal from a synchronization signal generation circuit 7. The video signal from the TV camera is sampled and held by the S/H circuit 2 at the timing from the control circuit 8.

サンプルの順序は日本標準方式が２：１のイン
ターレースをしているため第２図に示す（O₁，
１），（O₂，１），（O₃，１），………（E₁，１），
（E₂，１），（E₃，１），………（O₁，２），（O₂，
２），（O₃，２），………（E₁，２），（E₂，２），
（E₃，２），………（O₁，３），（O₂，３），（O₃，
３），………（E₁，３），（E₂，３），（E₃，３），
の順となる。ただし、第２図において、（O₁，
O₂，O₃，………），（E₁，E₂，E₃，………）はそ
れぞれ奇数，偶数フイールドの走査線を示し、
（１，２，３………）は各走査線上のサンプル点
の位置を示す。Ｓ／Ｈ回路２によつてホールドさ
れたビデオ信号はＡ／Ｄ変換回路３に入力されて
量子化され、その量子化出力が加算回路４に入力
される。加算回路４はすでに記憶回路５に記憶さ
れている同じポジシヨンのデータの加算値を読み
出し、この加算値と今Ａ／Ｄ変換回路３により出
力された量子化出力との加算を行う。 The order of the samples is shown in Figure 2 because the Japanese standard system uses 2:1 interlacing (O ₁ ,
1), (O ₂ , 1), (O ₃ , 1), ...... (E ₁ , 1),
(E ₂ , 1), (E ₃ , 1), ...... (O ₁ , 2), (O ₂ ,
2), (O ₃ , 2), ...... (E ₁ , 2), (E ₂ , 2),
(E ₃ , 2), ...... (O ₁ , 3), (O ₂ , 3), (O ₃ ,
3), ......(E ₁ , 3), (E ₂ , 3), (E ₃ , 3),
The order is as follows. However, in Figure 2, (O ₁ ,
O ₂ , O ₃ , ………), (E ₁ , E ₂ , E ₃ , ………) indicate the scanning lines of odd and even fields, respectively,
(1, 2, 3......) indicates the position of the sample point on each scanning line. The video signal held by the S/H circuit 2 is input to an A/D conversion circuit 3 and quantized, and the quantized output is input to an adder circuit 4. The adder circuit 4 reads the added value of data at the same position already stored in the storage circuit 5, and adds this added value to the quantized output currently output by the A/D converter circuit 3.

記憶回路５は加算回路４からの加算結果を加算
のために読み出したデータと同じアドレスに記憶
する。記憶回路５はTV−画面を記憶できるだけ
の大きさ（通常垂直480×水平512ビツト）で、さ
らにＡ／Ｄ変換回路３の量子化ビツト数に数ビツ
トを加えただけの深さをもたせておき複数回のデ
ータの加算に対してオーバーフローしないように
しておく。また加算回路４も記憶回路５のビツト
の深さと同じビツト数を扱えるようにしておく。 The storage circuit 5 stores the addition result from the addition circuit 4 at the same address as the data read for addition. The memory circuit 5 is large enough to store the TV screen (normally 480 bits vertically x 512 bits horizontally), and has a depth equivalent to the addition of several bits to the number of quantization bits of the A/D converter circuit 3. Avoid overflow when adding data multiple times. The adder circuit 4 is also designed to handle the same number of bits as the bit depth of the memory circuit 5.

こゝで第３図を用いて画像データ加算のタイミ
ングについて説明する。 The timing of image data addition will now be explained using FIG. 3.

第３図において信号１はＳ／Ｈ回路２のサンプ
ル／ホールドの状態を示し、信号２はＡ／Ｄ変換
回路３のＡ／Ｄ変換のスタートを示し、信号３は
Ａ／Ｄ変換回路３がＡ／Ｄ変換を終了してデータ
が正しくなつた状態を示し、信号４は記憶回路５
の読み出し／書き込みの状態を示し、信号５は加
算回路４の出力データが正しくなつた状態を示
す。第３図のようにＳ／Ｈ回路２がサンプル状態
に入ると同時に記憶回路５が読み出し状態にな
り、今サンプルしている点と同じポジシヨンの今
までのデータの加算値を読み出す。Ｓ／Ｈ回路２
がホールド状態になつてからＡ／Ｄ変換回路３が
Ａ／Ｄ変換を開始し、ある一定時間遅れて変換が
終了し変換データが出力される。Ａ／Ｄ変換が終
了するまでに記憶回路５からの読み出しも終了
し、Ａ／Ｄ変換回路３の出力と記憶回路５から読
み出したデータとの加算結果が正しくなつた後、
記憶回路５を書き込み状態にして加算結果を読み
出したデータのアドレスと同じアドレスに書き込
む。以上の動作を繰り返して加算を行う。 In FIG. 3, signal 1 indicates the sample/hold state of S/H circuit 2, signal 2 indicates the start of A/D conversion of A/D conversion circuit 3, and signal 3 indicates the start of A/D conversion of A/D conversion circuit 3. Signal 4 indicates that the data is correct after A/D conversion has been completed, and signal 4 is output to memory circuit 5.
A signal 5 indicates a state in which the output data of the adder circuit 4 has become correct. As shown in FIG. 3, at the same time as the S/H circuit 2 enters the sampling state, the memory circuit 5 enters the reading state and reads out the added value of the previous data at the same position as the point currently being sampled. S/H circuit 2
After the A/D conversion circuit 3 enters the hold state, the A/D conversion circuit 3 starts A/D conversion, and after a delay of a certain period of time, the conversion is completed and converted data is output. After the reading from the storage circuit 5 is completed before the A/D conversion is completed, and the result of addition of the output of the A/D conversion circuit 3 and the data read from the storage circuit 5 is correct,
The memory circuit 5 is put into a write state and the addition result is written to the same address as the address of the read data. Addition is performed by repeating the above operation.

全画面の複数回の各画素毎の加算が終ると、加
算結果が記憶回路５から順次読み出されて除算回
路６へ入力される。除算回路６は入力された加算
結果を加算回数で割つて計算機９へ入力する。 When the addition for each pixel of the entire screen is completed a plurality of times, the addition results are sequentially read out from the storage circuit 5 and input to the division circuit 6. The division circuit 6 divides the input addition result by the number of additions and inputs the result to the computer 9.

こゝで除算回路６について説明する。 The division circuit 6 will now be explained.

２進数を２で割り、余りを切り捨てる演算は被
除数をLSB（Least Significant Bit）方向へ１ビ
ツトシフトすることに等しいことが一般に知られ
ている。従つて、加算回路を２_o（ｎ＝１，２，
３……）に選ぶことによつて除算回路は任意のｎ
回のシフトを行うシフトレジスターによつて実現
できる。２_o以外の数で割る除算回路は従来技術
で実現できるが、回路が複雑になりまた演算時間
も長くなるので一般には前記の方法が用いらるこ
とが多い。 It is generally known that the operation of dividing a binary number by 2 and discarding the remainder is equivalent to shifting the dividend by one bit in the LSB (Least Significant Bit) direction. Therefore, the adder circuit is divided into 2 _o (n=1, 2,
3...), the division circuit can be used for any n
This can be realized by a shift register that performs multiple shifts. Although a division circuit that divides by a number other than 2 _o can be realized using conventional technology, the circuit becomes complicated and the calculation time becomes long, so the above-mentioned method is generally used.

制御回路８は同期信号発生回路７からの同期信
号をもとにして、Ｓ／Ｈ回路２、Ａ／Ｄ変換回路
３、記憶回路５、除算回路６の各回路のタイミン
グを制御し、計算機９へのデータ入力を制御す
る。 The control circuit 8 controls the timing of each circuit including the S/H circuit 2, the A/D conversion circuit 3, the memory circuit 5, and the division circuit 6 based on the synchronization signal from the synchronization signal generation circuit 7, and Control data input to .

このように、この発明装置においては従来の画
像入力装置に加算回路と除算回路を付加し、さら
に記憶回路の深さに数ビツトの余裕を持たせてハ
ードウエアで平均化処理を行うことにより平均化
処理の終つた画像データを情報処理装置へ入力で
きる。また平均化処理中は情報処理装置に独立し
てこの発明装置を動作させることにより、情報処
理装置から見れば従来と同じTV−画面分の転送
時間で平均化処理を終つた画像データを入力でき
る。 In this way, the device of this invention adds an addition circuit and a division circuit to the conventional image input device, and also allows a few bits of margin in the depth of the memory circuit to perform averaging processing in hardware. The image data that has undergone the conversion process can be input to the information processing device. In addition, by operating this inventive device independently of the information processing device during the averaging process, from the perspective of the information processing device, image data that has been averaged can be input in the same transfer time as conventional TV screens. .

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例を示すブロツク
図、第２図は走査線上のサンプル点の位置を示す
図、第３図はＳ／Ｈ回路、Ａ／Ｄ変換回路、加算
回路、記憶回路間のタイミングを示す図である。図において、１はTVカメラ、２はＳ／Ｈ回
路、３はＡ／Ｄ変換回路、４は加算回路、５は記
憶回路、６は除算回路、７は同期信号発生回路、
８は制御回路、９は計算機である。 FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram showing the positions of sample points on a scanning line, and FIG. 3 is an S/H circuit, an A/D conversion circuit, an addition circuit, and a memory circuit. FIG. In the figure, 1 is a TV camera, 2 is an S/H circuit, 3 is an A/D conversion circuit, 4 is an addition circuit, 5 is a storage circuit, 6 is a division circuit, 7 is a synchronization signal generation circuit,
8 is a control circuit, and 9 is a computer.

Claims

【特許請求の範囲】[Claims]

１テレビジヨン画像を量子化して情報処理装置
に入力する装置において、入力されたビデオ信号
を量子化するＡ／Ｄ変換回路と、前記Ａ／Ｄ変換
回路からの量子化データとすでに後記記憶回路に
記憶されている同じポジシヨンの加算データとを
加算する加算回路と、前記加算回路の加算結果を
記憶読み出しする記憶回路と、前記記憶回路から
の出力を加算回数で割る除算回路と、前記各回路
間のタイミングを制御する制御回路とを含み、同
じポジシヨンの画像データの加算平均を情報処理
装置に入力することを特徴とした画像入力装置。1 In a device that quantizes a television image and inputs it to an information processing device, an A/D conversion circuit that quantizes the input video signal and quantized data from the A/D conversion circuit are already stored in a storage circuit described later. an addition circuit that adds stored addition data of the same position; a storage circuit that stores and reads out the addition result of the addition circuit; a division circuit that divides the output from the storage circuit by the number of additions; 1. An image input device comprising: a control circuit for controlling the timing of the image input device, and inputting an average of image data at the same position to an information processing device.