JPS5850434B2 - 電界効果トランジスタの製造方法 - Google Patents

Description

【発明の詳細な説明】 この発明は電界効果トランジスタの製造方法に係り、さ
らに詳しくは半導体基体の主面部に設けられた凹部の底
面上にゲート電極が形成された構造（以下「リセス構造
」と呼ぶ）の電界効果トランジスタを製造する方法の改
良に関するものである。

以下、ヒ化ガリウム（ＧａＡｓ ）メタルセミコンダク
タ（Ｍｅｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ ： Ｍ
ＥＳ ）電界効果トランジスタ（Ｆ ＥＴ’）を例にと
り説明する。

第１図は通常のノンリセス構造のＧａＡｓＭＥＳ ＦＥ
Ｔの構造を示す断面図である。

図において、１は半絶縁性の■形のＧａＡｓ基板、２は
ＧａＡｓ基板１の一生面上にエピタキシャル成長させた
例えば不純物濃度が１０”’／ｃ祷度のＮ−形もしくは
Ｐ−形もしくは■形の緩衝層、３は緩衝層２上にエピタ
キシャル成長させた例えば不純物濃度が１０１７／ｃｆ
ｌ程度のＭ形の能動層である。

４および５は能動層３上に互いに所定距離を隔てて形成
されたソース電極およびドレイン電極、６はソース電極
４とドレイン電極５との間の能動層３上に、これらの電
極４，５と互いに所定間隔をおいて形成されたゲート電
極である。

なお、ソース電極４とドレイン電極５との間の能動層３
がチャンネル領域である。

このように構成されたＧａＡｓ ＭＥＳ ＦＥＴでは
、ドレイン電極５にソース電極４に対して正の電圧を印
加し、ゲート電極６にソース電極４に対して負の電圧を
印加して使用する。

このＧａＡｓ ＭＥＳＦＥＴの高出力化を達成するため
には、ソース・ドレイン間に流す電流（ドレイン電流）
を大きくし、かつソース・ドレイン間に印加する電圧（
ドレイン電圧）を高くすればよい。

ところが、ゲート電極６を逆バイアスすることによって
制御できるドレイン電流には次のような制限がある。

すなわち、能動層３の不純物濃度を高くするか、または
その厚さを厚くしてドレイン電流を増すようにすると、
ゲート電極６の逆バイアスによるドレイン電流のピンチ
オフが困難となり、ドレイン電流を完全に制御すること
ができなくなる。

したがって、ＧａＡｓＭＥＳ ＦＥＴの高出力化を達成
するためには、ソース・ドレイン間に印加するドレイン
電圧を高くする必要がある。

このドレイン電圧を高くすると、ゲート・ドレイン間に
は、ゲート電極６への逆バイアス電圧とドレイン電圧と
のそれぞれの絶対値の和に相当した電圧が印加されるこ
とになる。

このゲート・ドレイン間の電圧によって、ドレイン電極
５のゲート電極６側の端部における電界集中が大きくな
り、ゲート電極６の逆方向耐圧が低下する。

このドレイン電極５の端部における電界集中を緩和し、
ゲート電極６の逆方向耐圧を高くするには、チャンネル
領域の能動層３の表面の一部に凹部を設け、この凹部内
にゲート電極６を形成するリセス構造が有効であること
が知られている。

第２図はリセス構造のＧａＡｓ ＭＥＳ ＦＥＴの構造
を示す断面図である。

図において、７はチャンネル領域の能動層３の表面の一
部に設けられた凹部、６ａは凹部７の底面上に形成され
たゲート電極である。

このリセス構造のＧａＡｓ ＭＥＳ ＦＥＴでは、ゲー
ト電極６ａが凹部７内に形成されているので、上述のド
レイン電極５の端部における電界集中が緩和され、ゲー
ト電極６ａの逆方向耐圧を高くすることができる。

・次に、従来のリセス構造のＧａＡｓ ＭＥＳ ＦＥＴ
の製造方法についてその各製造段階を第３図ａ〜Ｃに示
す断面図で説明する。

先ず、ＧａＡｓ基板１の一生面上に緩衝層２および能動
層３を順次エピタキシャル成長させる。

次に、能動層３上に、周知の方法によって、ソース電極
４およびドレイン電極５を形成する〔第３図ａ〕。

次に、能動層３の露出面を含みソース電極４およびドレ
イン電極５上にフォトレジスト膜８を成膜する。

次いで、能動層３の表面部の第２図に示した凹部７を形
成すべき部分上のフォトレジスト膜８を写真蝕刻技術に
よって除去し孔９を形成する〔第３図ｂ〕。

次に、孔９が形成されたフォトレジスト膜８をマスクに
して能動層３の表面の一部をエツチング除去して凹部７
を形成する〔第３図Ｃ〕。

しかるのち、周知の方法によって凹部７とマスク合わせ
をして凹部７の底面上にゲート電極６ａを形成すると、
第２図に示したようなリセス構造のＧａＡｓ ＭＥＳ
ＦＥＴが製造される。

このように製造されたリセス構造のＧａ ＡｓＭＥＳ
ＦＥＴでは、第２図に示したゲート電極６ａの幅Ｌ２は
約１μｍ程度であるので、ゲート電極６ａを形成するた
めのマスク合わせの精度を考慮して、第２図に示した凹
部７の幅Ｌ□は少なくともゲート電極６ａの幅Ｌ２の２
〜３倍すなわち２〜３μｍ程度必要である。

このために、例えばソース・ドレイン間の間隔を４〜５
μｍ程度とすると、チャンネル領域の殆んど大部分に凹
部７が形成されていることになる。

したがって、ゲート電極６ａの逆方向耐圧は第１図に示
したノンリセス構造のＧａＡｓ ＭＥＳ ＦＥＴのゲー
ト電極６の逆方向耐圧と大差ないことになる。

このために、ソース・ドレイン間の間隔をノンリセス構
造のＧａＡｓ ＭＥＳ ＦＥＴのソース・ドレイン間の
間隔より多少広くする必要がある。

このソース・ドレイン間の間隔を広くすると、ゲート電
極６ａの逆方向耐圧が大幅に増大するが、このようなリ
セス構造のＧａＡｓ ＭＥＳ ＦＥＴの高周波特性を測
定した実験結果によれば、ノンリセス構造のものより利
得が低く、かつノンリセス構造のドレイン電圧以上のド
レイン電圧を印加しても出力がノンリセス構造のものと
ほとんど大差ないことが判明した。

このことは、リセス構造のＧａＡｓ ＭＥＳ ＦＥＴの
ソース・ドレイン間の間隔がノンリセス構造のものより
多少広くしであるために、ソース電極４からゲート電極
６ａに至るまでのソース抵抗がノンリセス構造のものよ
り大きいことによるものであると推定される。

また、凹部７の幅Ｌ□ができるだけゲート電極６ａの幅
Ｌ２に近いことが高利得および高出力化を図る上で有効
であることも実験結果によって確認された。

この発明は、上述の実験結果にもとづいてなされたもの
で、半導体基体の主面部に形成された凹部の底面上に、
上記凹部とマスク合わせをすることなく、上記凹部の開
口幅に近い幅の電極を形成することができる方法によっ
て高周波特性の高利得、高出力のリセス構造の電界効果
トランジスタを作業性よく製造する製造方法を提供する
ことを目的とする。

第４図ａ ” ｅはこの発明による製造方法の一実施例
の各製造段階を示す断面図である。

先ず、第３図ａおよびｂに示した従来例の方法と同様に
、ＧａＡｓ基板１の一生面上に緩衝層２および能動層３
をエピタキシャル成長させ、能動層３上にソース電極４
およびドレイン電極５を形成する。

次に、能動層３の露出面を含みソース電極４およびドレ
イン電極５上にフォトレジスト膜８を成膜し、能動層３
の表面部の第２図に示した凹部７を形成すべき部分上の
フォトレジスト膜８を写真蝕刻技術ｌこよって除去し孔
９を形成する〔第４図ａ〕。

次に、フォトレジスト膜８が成膜された状態で所定温度
の水中に所定時間浸漬すると、フォトレジスト膜８の孔
９の側壁部が図示Ａのように能動層３からはく離して浮
き上る〔第４図ｂ［次いで、この状態のフォトレジスト
膜８をマスクにして能動層３の表面部をエツチング除去
して凹部７を形成する〔第４図Ｃ〕。

次に、孔９を通して凹部Ｔ内の能動層３の表面上および
フォトレジスト膜８の全面上にゲート金属膜１０を蒸着
する〔第４図ｄ〕。

しかるのち、周知のリフトオフ法によって、フォトレジ
スト膜８とその上に蒸着されたゲート金属膜１０とを除
去するとともに、凹部７内の能動層３の表面ｌこゲート
電極膜１０を残してゲート電極６ａを形成すると、この
実施例によるリセス構造のＧａＡｓ ＭＥＳ ＦＥＴが
製造される〔第４図ｅ〕。

この実施例の方法によって製造されたリセス構造のＧａ
ＡｓＭＥＳ ＦＥＴでは、第３図に説明した従来例の方
法によって製造されたリセス構造のＧａＡｓＭＥＳ Ｆ
ＥＴのように、ゲート電極６ａを形成するためのマスク
合わせの精度を考慮する必要がないので、ソース・ドレ
イン間の間隔を第１図に示したノンリセス構造のものよ
り広くする必要ない。

その上フォトレジスト膜８の孔９の側壁部のはく離の程
度をフォトレジスト膜８の水中への浸漬時の水温および
浸漬時間によって再現性よく制御することができるので
、凹部７の幅ＬＲ，をゲート電極６ａの幅Ｌ２に近づけ
ることができる。

このために、ソース電極４とゲート電極６ａとの間のソ
ース抵抗を小さくすることができるとともに、凹部７を
ドレイン電極５から離して形成することができるので、
ドレイン電極５の端部における電界集中が緩和されてゲ
ート電極６ａの逆方向耐圧を高くすることができる。

このために、高利得および高出力化を図ることができる
。

また、上記実施例の方法では、凹部７を形成しこの凹部
７内にゲート電極６ａを形成するのに、第３図に示した
従来例の方法に比べ、マスク合わせが１回虫なくて済み
、製品歩留りの向上と作業時間の短縮を図ることができ
る。

以上、説明したように、この発明の方法によれば、−主
面部にソース電極およびドレイン電極が互いに所定距離
を隔てて形成された半導体基体の上記主面上に成膜され
上記ソース電極およびドレイン電極と互いに所定間隔を
おいて設けられた孔を有するフォトレジスト膜を所定温
度の水中に所定時間浸漬し、上記フォトレジスト膜の上
記孔の側壁部を上記半導体基体の主面からはく離して浮
き上がらせる工程、この工程の終了後上記フォトレジス
ト膜をマスクにして上記半導体基体の主面部をエツチン
グ除去して上記主面部に凹部を形成する工程、上記フォ
トレジスト膜および上記フォトレジスト膜の孔を通して
上記凹部の底面上にゲート金属膜を蒸着する工程、およ
び上記フォトレジスト膜とその上に蒸着された上記ゲー
ト金属膜とを除去するとともに上記凹部の底面上に上記
ゲート金属膜を残してゲート電極を形成する工程を備え
ているので、上記フォトレジスト膜の上記孔の側壁部の
はく離の程度を上記フォトレジスト膜の水中への浸漬時
の水温と浸漬時間とによって制御し、上記凹部の開口幅
に近い幅を有する上記ゲート電極を上記凹部内の上記半
導体基体の主面上に形成することができる。

よって、高周波特性の高利得、高出力のリセス構造の半
導体装置を製造することができる。

また、上記凹部とマスク合わせをすることなく、上記凹
部の底面上に上記ゲート電極を形成することができるの
で、作業時間の短縮と製品歩留りの向上を図ることがで
きる。

【図面の簡単な説明】

第１図は通常のノンリセスｌのＧａＡｓ ＭＥＳＦＥＴ
の構造を示す断面図、第２図はリセス構造のＧａＡｓＭ
ＥＳ ＦＥＴの構造を示す断面図、第３図ａ −ｃは従
来のリセス構造のＧａＡｓ ＭＥＳＦＥＴの製造方法の
各製造段階を示す断面図、第４図ａ −ｅはこの発明に
よる製造方法の一実施例の各製造段階を示す断面図であ
る。 図において、１はＧａＡｓ基板、２は緩衝層、３は能動
層、４はソース電極、５はドレイン電極、６．６ａはそ
れぞれゲート電極、７は凹部、８はフォトレジスト膜、
９は孔、１０はゲート金属膜である。 なお、図中同一符号はそれぞれ同一もしくは相当部分を
示す。

Claims (1)

【特許請求の範囲】
1. １−主面部にソース電極およびドレイン電極が互いに所
   定距離を隔てて形成された半導体基体の上記主面上にフ
   ォトレジスト膜を成膜する第１の工程、上記ソース電極
   およびドレイン電極の中間の位置に上記両電極と所定間
   隔へたたった孔を上記フォトレジスト膜に形成する第２
   の工程、上記フォトレジスト膜を所定温度の水中に所定
   時間浸漬し、上記フォトレジスト膜の上記孔の側壁部を
   上記半導体基体の主面からはく離して浮き上がらせる第
   ３の工程、この第３の工程終了後上記フォトレジスト膜
   をマスクにして上記半導体基体の主面部をエツチング除
   去して上記主面部に凹部を形成する第４の工程、上記フ
   ォトレジスト膜上および上記フォトレジスト膜の孔を通
   して上記凹部の底面上にゲート金属膜を蒸着する第５の
   工程、および上記フォトレジスト膜とその上に蒸着され
   た上記ゲート金属膜とを除去するとともに上記凹部の底
   面上に上記ゲート金属膜を残してゲート電極を形成する
   第６の工程を備えた電界効果トランジスタの製造方法。