JPS61199585A - 抵抗溶接装置 - Google Patents
抵抗溶接装置Info
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- JPS61199585A JPS61199585A JP3929385A JP3929385A JPS61199585A JP S61199585 A JPS61199585 A JP S61199585A JP 3929385 A JP3929385 A JP 3929385A JP 3929385 A JP3929385 A JP 3929385A JP S61199585 A JPS61199585 A JP S61199585A
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- welding
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
この発明は抵抗溶接装置に関する。
[発明の技術的前Ill
従来、抵抗溶接装置は溶接電流を単相交流ヤ三相交流に
よって作ったもの、あるいはコンデンサの放電によって
作ったものが知られている。例えば単相交流で作った溶
接電流波形は第5図の(a)に示すようになり、またコ
ンデンサの放電で作った溶接電流波形は第5図の(b)
に示すようになる。
よって作ったもの、あるいはコンデンサの放電によって
作ったものが知られている。例えば単相交流で作った溶
接電流波形は第5図の(a)に示すようになり、またコ
ンデンサの放電で作った溶接電流波形は第5図の(b)
に示すようになる。
[背景技術の問題点]
しかしながら、単相交流や三相交流では1サイクルの通
電時間が20m5と長く、このため酸化に対して悪条件
となり、また波形制御も位相制御によってしか行なえず
被溶接物に対する良好な溶接波形を作ることができない
問題があった。また、コンデンサの放電では通電時間を
短くできるが、短時間で高エネルギーを発生することか
ら接触抵抗の高い被溶接物に対して多くのチリを発生す
る問題があり、また波形制御も単なる波高値制御によっ
てしか行なえず被溶接物に対する良好な溶接波形を作る
ことができない問題があった。
電時間が20m5と長く、このため酸化に対して悪条件
となり、また波形制御も位相制御によってしか行なえず
被溶接物に対する良好な溶接波形を作ることができない
問題があった。また、コンデンサの放電では通電時間を
短くできるが、短時間で高エネルギーを発生することか
ら接触抵抗の高い被溶接物に対して多くのチリを発生す
る問題があり、また波形制御も単なる波高値制御によっ
てしか行なえず被溶接物に対する良好な溶接波形を作る
ことができない問題があった。
[発明の目的]
この発明はこのような問題を解決するために考えられた
もので、溶接すべき被溶接物に合わせた溶接電流波形で
溶接を行なうことができ、高品質の溶接ができる抵抗溶
接装置を提供することを目的とする。
もので、溶接すべき被溶接物に合わせた溶接電流波形で
溶接を行なうことができ、高品質の溶接ができる抵抗溶
接装置を提供することを目的とする。
[発明の概要]
この発明は溶接電流の通電回路に介挿されたトランジス
タと、予め設定された溶接電流波形に対応したデジタル
データを格納したメモリと、スタート信号に応動してメ
モリから溶接電流波形に対応したデジタルデータを順次
読出す手段と、この手段によって読み出されたデジタル
データをアナログ信号に変換し、その信号レベルに応じ
てトランジスタの導通状態を可変制御する手段とを設け
、メモリに被溶接物に合わせた溶接電流波形に対応した
デジタルデータを格納するようにしたものである。
タと、予め設定された溶接電流波形に対応したデジタル
データを格納したメモリと、スタート信号に応動してメ
モリから溶接電流波形に対応したデジタルデータを順次
読出す手段と、この手段によって読み出されたデジタル
データをアナログ信号に変換し、その信号レベルに応じ
てトランジスタの導通状態を可変制御する手段とを設け
、メモリに被溶接物に合わせた溶接電流波形に対応した
デジタルデータを格納するようにしたものである。
[発明の実施例]
以下、この発明の一実施例を図面を参照して説明する。
第1図において11はCPU (中央処理装置)、12
は前記CPU11が各部を制御するためのプログラムデ
ータ及び溶接電流波形に対応したデジタルデータを格納
したROM (リード・オンリー・メモリ)、13は処
理中のデータなどを格納するRAM (ランダム・アク
セス・メモリ)、14はI10ボート、15はデジタル
データをアナログ信号に変換するD/A (デジタル/
アナログ)変換器である。
は前記CPU11が各部を制御するためのプログラムデ
ータ及び溶接電流波形に対応したデジタルデータを格納
したROM (リード・オンリー・メモリ)、13は処
理中のデータなどを格納するRAM (ランダム・アク
セス・メモリ)、14はI10ボート、15はデジタル
データをアナログ信号に変換するD/A (デジタル/
アナログ)変換器である。
前記CPtJ11とROM12、RAM13及びI10
ボート14とは各種のパスライン16によって接続され
ている。ざらにD/A変換器15は前記I10ボート1
4と接続されている。
ボート14とは各種のパスライン16によって接続され
ている。ざらにD/A変換器15は前記I10ボート1
4と接続されている。
前記ROM12に格納されているデジタルデータは例え
ば第2図に示すような溶接電流波形に対して例えばアド
レスを8ビツトで決め、各アドレス毎に波形レベルをデ
ジタルデータで設定したものとなっている。そしてこの
デジタルデータは被溶接物の状態に合わせた理想の溶接
電流波形に対応したものとなっている。
ば第2図に示すような溶接電流波形に対して例えばアド
レスを8ビツトで決め、各アドレス毎に波形レベルをデ
ジタルデータで設定したものとなっている。そしてこの
デジタルデータは被溶接物の状態に合わせた理想の溶接
電流波形に対応したものとなっている。
前記CPU11は前記ROM12のプログラムデータに
基づいて第3図に示すように先ず各素子(RAM13、
I10ボート14、D/A変換器15など)の初期化を
行なった後I10ボート14からのスタート信号SPの
入力に待機する。そしてスタート信号SPの入力がある
と、最初に設定されたアドレスに基づいて前記ROM1
2から最初の波形データを読み出す。例えば第2図に従
えばアドレス「OO」を指定してデータ「01」を読み
出す。この読み出した波形データを10ポート14を介
してD/A変換器15に出力する。
基づいて第3図に示すように先ず各素子(RAM13、
I10ボート14、D/A変換器15など)の初期化を
行なった後I10ボート14からのスタート信号SPの
入力に待機する。そしてスタート信号SPの入力がある
と、最初に設定されたアドレスに基づいて前記ROM1
2から最初の波形データを読み出す。例えば第2図に従
えばアドレス「OO」を指定してデータ「01」を読み
出す。この読み出した波形データを10ポート14を介
してD/A変換器15に出力する。
前記CPtJ11はこのような処理を最終の波形データ
、例えば第2図に従えばアドレス「11」を指定してデ
ータ「02」を読み出すまでくり返し行う。但し、この
データは16進数である。勿論、この読み出しのくり返
しを行っているときにiよアドレスを1つづつくり上ば
て行く。そして最終波形データの読み出し及びD/A変
換器15への出力制御が終了すると次の溶接制御に待機
する。
、例えば第2図に従えばアドレス「11」を指定してデ
ータ「02」を読み出すまでくり返し行う。但し、この
データは16進数である。勿論、この読み出しのくり返
しを行っているときにiよアドレスを1つづつくり上ば
て行く。そして最終波形データの読み出し及びD/A変
換器15への出力制御が終了すると次の溶接制御に待機
する。
前記D/A変換器15はデジタルな波形データが入力さ
れるとそのデータ値に従ったレベルのアナログ信号に変
換してベース電流コントロール回路17に供給している
。前記ベース電流コントロール回路17はD/A変換器
15からのアナログ信号に基づいてNPN形トランジス
タ18のベースに所望のベース電流を供給している。前
記トランジスタ18はそのコレクターを溶接電源である
直流電源19のプラス端子に接続するとともにそのエミ
ッタを一方の溶接電極20aに接続している。
れるとそのデータ値に従ったレベルのアナログ信号に変
換してベース電流コントロール回路17に供給している
。前記ベース電流コントロール回路17はD/A変換器
15からのアナログ信号に基づいてNPN形トランジス
タ18のベースに所望のベース電流を供給している。前
記トランジスタ18はそのコレクターを溶接電源である
直流電源19のプラス端子に接続するとともにそのエミ
ッタを一方の溶接電極20aに接続している。
他方の溶接電極20bは前記直流電!1119のマイナ
ス端子に接続されている。前記各溶接電極20a、20
bffiには被溶接物21が挟持されている。
ス端子に接続されている。前記各溶接電極20a、20
bffiには被溶接物21が挟持されている。
前記D/A変換器15及びベース電流コントロール回路
17は前記トランジスタ18の導通状態を可変制御する
手段を構成するも・のであ゛る。
17は前記トランジスタ18の導通状態を可変制御する
手段を構成するも・のであ゛る。
このような構成の本発明実施例においてはスタート信号
SPがI10ボートに入力されると、CPLlllはR
OM12から予め設定された理想の溶接電流波形に対応
したデジタルな波形データをアドレスを指定しながら順
次読出し、I10ボート14を介してD/A変換器15
に供“給する。これによりD/A変換器15は所望のア
ナログ信号をベース電流コントロール回路17に供給し
、そのコントロール回路17によってトランジスタ18
へのベース電流がIJIIIされる。こうしてトランジ
スタ18は直流電源19から溶接電極20a、20bを
介して被溶接物21に供給される溶接電流を設定された
波形になるように制御する。このような制御を行なうこ
とによって例えば第2図に示すような溶接電流波形が容
易に得られる。すなわち、最初少なめに電流を流して接
触部分を仮溶接し、接触抵抗が減少したところで大電流
を流すことができ、スプラッシュの少ない、従ってチリ
の少ない安定した抵抗溶接ができる。しかも溶接電流の
通電時間はcpuiiによるプログラム処理の速度に従
うので交流波形を使用するものに比べて充分に短くでき
る。このように良好な溶接制御ができるので高品質の溶
接ができる。
SPがI10ボートに入力されると、CPLlllはR
OM12から予め設定された理想の溶接電流波形に対応
したデジタルな波形データをアドレスを指定しながら順
次読出し、I10ボート14を介してD/A変換器15
に供“給する。これによりD/A変換器15は所望のア
ナログ信号をベース電流コントロール回路17に供給し
、そのコントロール回路17によってトランジスタ18
へのベース電流がIJIIIされる。こうしてトランジ
スタ18は直流電源19から溶接電極20a、20bを
介して被溶接物21に供給される溶接電流を設定された
波形になるように制御する。このような制御を行なうこ
とによって例えば第2図に示すような溶接電流波形が容
易に得られる。すなわち、最初少なめに電流を流して接
触部分を仮溶接し、接触抵抗が減少したところで大電流
を流すことができ、スプラッシュの少ない、従ってチリ
の少ない安定した抵抗溶接ができる。しかも溶接電流の
通電時間はcpuiiによるプログラム処理の速度に従
うので交流波形を使用するものに比べて充分に短くでき
る。このように良好な溶接制御ができるので高品質の溶
接ができる。
なお、上記実施例においては、ROM12に格納された
波形データを直接D/A変換器15に出力しているが、
溶接電流の出力を増幅あるいは減衰させるためにROM
12の波形データをCPU11により演算し、この後前
記演算により増幅あるいは減衰されたデジタルデータを
D/A変換器15に出力してもよい。さらにこの場合、
ROM12から出力される波形データを上記演算の後に
一旦RAM13に格納し、その後RAM13からプログ
ラムに従って順次読み出してD/A変換器15に出力し
てもよいし、あるいはROM12から出力される波形デ
ータをRAM13に一旦格納し、その後RAM13から
順次読み出して上記演算を行ない、D/A変換器15に
出力してもよい。
波形データを直接D/A変換器15に出力しているが、
溶接電流の出力を増幅あるいは減衰させるためにROM
12の波形データをCPU11により演算し、この後前
記演算により増幅あるいは減衰されたデジタルデータを
D/A変換器15に出力してもよい。さらにこの場合、
ROM12から出力される波形データを上記演算の後に
一旦RAM13に格納し、その後RAM13からプログ
ラムに従って順次読み出してD/A変換器15に出力し
てもよいし、あるいはROM12から出力される波形デ
ータをRAM13に一旦格納し、その後RAM13から
順次読み出して上記演算を行ない、D/A変換器15に
出力してもよい。
次にこの発明の他の実施例を図面を参照して説明する。
なお、前記実施例と同一の部分には同一符号を付して詳
細な説明は省略する。
細な説明は省略する。
これは第4図に示すように、双方向バッファ22及びメ
モリとしての波形データRAM23を設けてCPLJl
lによりI10ボート14に出力される波形データを前
記双方向バッファ22を介して前記波形データRAM2
3に格納するようにしている。一方、クロック発生回路
24を設け、そのクロック発生回路24からのクロック
信号CLrをプログラマブル分周器25に供給している
。前記プログラマブル分周器25は前記CPLJ11の
制御によってI10ポート14を介して分局比データD
1を入力され、その分局比データDlに従ってクロック
信号CLsを分周制御している。前記分周器25からの
分周信号CL2をカウンタ26に供給している。前記カ
ウンタ26のカウントデータD2は前記波形データRA
M23に供給するとともにコンパレータ27に供給して
いる。前記コンパレータ27は前記カウンタ26のカウ
ントデータD2とデータ数回路28に予め設定されたデ
ータD3とを比較し、両者が一致したとき一致信号C8
を前記I10ボート14に供給している。前記りOツク
発生回路24、プログラマブル分周器25及びカウンタ
26は波形データの読出し手段を構成している。
モリとしての波形データRAM23を設けてCPLJl
lによりI10ボート14に出力される波形データを前
記双方向バッファ22を介して前記波形データRAM2
3に格納するようにしている。一方、クロック発生回路
24を設け、そのクロック発生回路24からのクロック
信号CLrをプログラマブル分周器25に供給している
。前記プログラマブル分周器25は前記CPLJ11の
制御によってI10ポート14を介して分局比データD
1を入力され、その分局比データDlに従ってクロック
信号CLsを分周制御している。前記分周器25からの
分周信号CL2をカウンタ26に供給している。前記カ
ウンタ26のカウントデータD2は前記波形データRA
M23に供給するとともにコンパレータ27に供給して
いる。前記コンパレータ27は前記カウンタ26のカウ
ントデータD2とデータ数回路28に予め設定されたデ
ータD3とを比較し、両者が一致したとき一致信号C8
を前記I10ボート14に供給している。前記りOツク
発生回路24、プログラマブル分周器25及びカウンタ
26は波形データの読出し手段を構成している。
前記CPU11は波形データRAM23に対してROM
12に格納されている波形データを書込むときには先ず
、I10ボート14を介して前記プログラマブル分周器
25に分周比データD1を供給するとともにアンドゲー
ト回路29にLレベル信号を供給し、また前記双方向バ
ッファ22にモードを入力モードにさせるコントロール
信号S1を供給するとともに波形データRAM23にモ
ードを書込みモードにするコントロール信号S2を供給
し、かつ前記カウンタ26のクリ信 ゛号S3を供
給する。続いてROM12から波形データをアドレスを
指定して順次読み出し、双方向バッファ22を介して波
形データRAM23に順次書込ませている。このとき波
形データRAM23に対するアドレス指定はカウンタ2
6のカウントデータによって行われ、かつCPLJll
によるROM12からの次の波形データの読出しは分周
器25から次の分局信号CL2が出力されたことを確認
して行われる。
12に格納されている波形データを書込むときには先ず
、I10ボート14を介して前記プログラマブル分周器
25に分周比データD1を供給するとともにアンドゲー
ト回路29にLレベル信号を供給し、また前記双方向バ
ッファ22にモードを入力モードにさせるコントロール
信号S1を供給するとともに波形データRAM23にモ
ードを書込みモードにするコントロール信号S2を供給
し、かつ前記カウンタ26のクリ信 ゛号S3を供
給する。続いてROM12から波形データをアドレスを
指定して順次読み出し、双方向バッファ22を介して波
形データRAM23に順次書込ませている。このとき波
形データRAM23に対するアドレス指定はカウンタ2
6のカウントデータによって行われ、かつCPLJll
によるROM12からの次の波形データの読出しは分周
器25から次の分局信号CL2が出力されたことを確認
して行われる。
また、前記CPU11は前記I10ボート14にスター
ト信号SPの入力があると先ず、I10ボート14を介
して前記カウンタ26にクリア信号S3を供給する。続
いてI10ボート14を介して前記プログラマブル分周
器25に分周比データD1を供給するとともにアンドゲ
ート回路29にHレベル信号を供給し、かつ前記波形デ
ータRAM23にモードを読出しモードにするコントロ
ール信号S2を供給する。続いてCPU11はカウンタ
26に対するクリア信号s3の供給を解く。
ト信号SPの入力があると先ず、I10ボート14を介
して前記カウンタ26にクリア信号S3を供給する。続
いてI10ボート14を介して前記プログラマブル分周
器25に分周比データD1を供給するとともにアンドゲ
ート回路29にHレベル信号を供給し、かつ前記波形デ
ータRAM23にモードを読出しモードにするコントロ
ール信号S2を供給する。続いてCPU11はカウンタ
26に対するクリア信号s3の供給を解く。
これによって波形データRAM23に格納されている波
形データがカウンタ26のカウントデータでアドレス指
定されつつ順次前記アンドゲート回路29に出力される
ようになる。前記CPtJ11はI10ボート14を介
して前記コンパレータ27からの一致信号C8の入力を
確認するとアンドゲート回路29のLレベル信号を供給
して1回の溶接における波形データの出力を停止させる
ようにしている。
形データがカウンタ26のカウントデータでアドレス指
定されつつ順次前記アンドゲート回路29に出力される
ようになる。前記CPtJ11はI10ボート14を介
して前記コンパレータ27からの一致信号C8の入力を
確認するとアンドゲート回路29のLレベル信号を供給
して1回の溶接における波形データの出力を停止させる
ようにしている。
このような構成の本発明実施例においてはCPU11に
よってROM12に格納されている波形データを波形デ
ータRAM23に一旦移した後は、CPU11のプログ
ラム制御を離れてカウンタ26によるアドレス指定によ
って波形データRAM23から波形データが読み出され
、アンドゲート回路29を介してD/A変換器15に供
給されるようになる。そしてD/A変換115からのア
ナログ信号に応じてベース電流コントロール回路17が
トランジスタ18を制御し、被溶接物21に対する溶接
が行われる。このように溶接制御をCPU11によるプ
ログラム制御を離れて、波形データRAM23、分周器
25、カウンタ26、コンパレータ27などを使用して
ハードウェア制御によって行っているので、溶接におけ
る通電時間がCPUIIのプログラム処理の速度に制約
されることはなく、その時間を分周器25の分周信号C
L2の周波数によって充分に短縮することができる。す
なわち、溶接の高速制御が可能となる。
よってROM12に格納されている波形データを波形デ
ータRAM23に一旦移した後は、CPU11のプログ
ラム制御を離れてカウンタ26によるアドレス指定によ
って波形データRAM23から波形データが読み出され
、アンドゲート回路29を介してD/A変換器15に供
給されるようになる。そしてD/A変換115からのア
ナログ信号に応じてベース電流コントロール回路17が
トランジスタ18を制御し、被溶接物21に対する溶接
が行われる。このように溶接制御をCPU11によるプ
ログラム制御を離れて、波形データRAM23、分周器
25、カウンタ26、コンパレータ27などを使用して
ハードウェア制御によって行っているので、溶接におけ
る通電時間がCPUIIのプログラム処理の速度に制約
されることはなく、その時間を分周器25の分周信号C
L2の周波数によって充分に短縮することができる。す
なわち、溶接の高速制御が可能となる。
また、溶接動作中はCPLlllの制御を離れるので、
その間CPU11は他の処理ができCPUの仕事能率を
向上できる。なお、この実施例においても前記実施例と
同様の効果が得られるのは勿論である。
その間CPU11は他の処理ができCPUの仕事能率を
向上できる。なお、この実施例においても前記実施例と
同様の効果が得られるのは勿論である。
[発明の効果]
以上詳述したようにこの発明によれば溶接すべき被溶接
物に合わせた溶接電流波形で溶接を行なうことができ、
高品質の溶接ができる抵抗溶接装置を提供できるもので
ある。
物に合わせた溶接電流波形で溶接を行なうことができ、
高品質の溶接ができる抵抗溶接装置を提供できるもので
ある。
第1図〜第3図はこの発明の一実施例を示すもので、第
1図はブロック図、第2図は波形データの一例を示すグ
ラフ、第3図はCPUによる溶接処理を示す流れ図、第
4図はこの発明の他の実施例を示すブロック図、第5図
は従来の溶接電流波形例を示す波形図である。 11・・・CPtJ (中央処理装置)、12・・・R
OM(リード・オンリー・メモリ)、15・・・D/A
(デジタル/アナログ)変換器、17・・・ベース電流
コントロール回路、18・・・NPN形トランジスタ、
19・・・直流電源、20a、20b・・・溶接電極、
21・・・被溶接物、23・・・波形データRAM、2
5・・・プログラマブル分周器、26・・・カウンタ、
27・・・コンパレータ、28・・・データ数回路。 出願人代理人 弁理士 鈴江武彦 第3図 第5図
1図はブロック図、第2図は波形データの一例を示すグ
ラフ、第3図はCPUによる溶接処理を示す流れ図、第
4図はこの発明の他の実施例を示すブロック図、第5図
は従来の溶接電流波形例を示す波形図である。 11・・・CPtJ (中央処理装置)、12・・・R
OM(リード・オンリー・メモリ)、15・・・D/A
(デジタル/アナログ)変換器、17・・・ベース電流
コントロール回路、18・・・NPN形トランジスタ、
19・・・直流電源、20a、20b・・・溶接電極、
21・・・被溶接物、23・・・波形データRAM、2
5・・・プログラマブル分周器、26・・・カウンタ、
27・・・コンパレータ、28・・・データ数回路。 出願人代理人 弁理士 鈴江武彦 第3図 第5図
Claims (1)
- 溶接電流の通電回路に介挿されたトランジスタと、予め
設定された溶接電流波形に対応したデジタルデータを格
納したメモリと、スタート信号に応動して前記メモリか
ら溶接電流波形に対応したデジタルデータを順次読出す
手段と、この手段によつて読み出されたデジタルデータ
をアナログ信号に変換し、その信号レベルに応じて前記
トランジスタの導通状態を可変制御する手段とを設けた
ことを特徴とする抵抗溶接装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3929385A JPS61199585A (ja) | 1985-02-28 | 1985-02-28 | 抵抗溶接装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3929385A JPS61199585A (ja) | 1985-02-28 | 1985-02-28 | 抵抗溶接装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61199585A true JPS61199585A (ja) | 1986-09-04 |
Family
ID=12549096
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3929385A Pending JPS61199585A (ja) | 1985-02-28 | 1985-02-28 | 抵抗溶接装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61199585A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4935389A (en) * | 1988-05-30 | 1990-06-19 | Nkk Corporation | High strength high oxidation-resistance sialon sintered body |
EP0502478A2 (de) * | 1991-03-06 | 1992-09-09 | Elpatronic Ag | Verfahren zum Widerstandsschweissen mit insbesondere wechselndem nichtsinusförmigem Schweisstrom und Anordnung zur Durchführung des Verfahrens |
-
1985
- 1985-02-28 JP JP3929385A patent/JPS61199585A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4935389A (en) * | 1988-05-30 | 1990-06-19 | Nkk Corporation | High strength high oxidation-resistance sialon sintered body |
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JPH04333380A (ja) * | 1991-03-06 | 1992-11-20 | Elpatronic Ag | 抵抗溶接方法及び該方法を実施する装置 |
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