JPS61196496A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61196496A JPS61196496A JP3679585A JP3679585A JPS61196496A JP S61196496 A JPS61196496 A JP S61196496A JP 3679585 A JP3679585 A JP 3679585A JP 3679585 A JP3679585 A JP 3679585A JP S61196496 A JPS61196496 A JP S61196496A
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- JP
- Japan
- Prior art keywords
- memory
- storage
- elements
- address signal
- memory element
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関する。
本発明による記憶装置は、複数個の第1の記憶素子と、
第2の記憶素子と、複数個の第1の記憶素子のうちの一
部の記憶素子及び第2の記憶素子を選択すると共に1選
択された一部゛の記憶素子に対応して第2の記憶素子の
記憶領域を選択する選択回路とによシ構成するととKよ
シ、記憶利用率を向上させることができるようにし九も
ので64〔従来の技術〕 例tif 1 fロックが2340バイトのディジタル
データ(但し同期データを除く)の2ブロック分をバッ
ファ記憶装置に記憶しようとする場合には。
第2の記憶素子と、複数個の第1の記憶素子のうちの一
部の記憶素子及び第2の記憶素子を選択すると共に1選
択された一部゛の記憶素子に対応して第2の記憶素子の
記憶領域を選択する選択回路とによシ構成するととKよ
シ、記憶利用率を向上させることができるようにし九も
ので64〔従来の技術〕 例tif 1 fロックが2340バイトのディジタル
データ(但し同期データを除く)の2ブロック分をバッ
ファ記憶装置に記憶しようとする場合には。
2048X8ビツトの記憶容量を有するRAM (ラン
ダムアクセスメ峰す)を4個用いるを普通とする。この
場合は、記憶装置の記憶利用率は約57チとなム〔発明
が解決しようとする間馳点〕 従来の記憶装置では、記憶しようとするディジタルデー
タの容量に応じて偶数個、特に2の幕乗個の記憶素子を
用いるを普通としていたが、このようにすると記憶利用
率がかなシ低くなる場合があった。
ダムアクセスメ峰す)を4個用いるを普通とする。この
場合は、記憶装置の記憶利用率は約57チとなム〔発明
が解決しようとする間馳点〕 従来の記憶装置では、記憶しようとするディジタルデー
タの容量に応じて偶数個、特に2の幕乗個の記憶素子を
用いるを普通としていたが、このようにすると記憶利用
率がかなシ低くなる場合があった。
かかる点に鑑み本発明は、記憶利用率の高い記憶装置を
提案しようとするものであ゛る。
提案しようとするものであ゛る。
本発明は複数個の第1の記憶素子(1) e (2)と
、第2の記憶素子(3)と、アドレス信号の上位ビット
信号に基づいて複数個の第1の記憶素子(1) 、 (
2)のうちの一部の記憶素子及び第2の記憶素子(3)
を選択すると共に1選択された一部の記憶素子に対応し
て第2の記憶素子(3)の記憶領域を選択する選択回路
(7)とを有することを特徴とするものである。
、第2の記憶素子(3)と、アドレス信号の上位ビット
信号に基づいて複数個の第1の記憶素子(1) 、 (
2)のうちの一部の記憶素子及び第2の記憶素子(3)
を選択すると共に1選択された一部の記憶素子に対応し
て第2の記憶素子(3)の記憶領域を選択する選択回路
(7)とを有することを特徴とするものである。
かかる本発明によれば、第2の記憶素子(3)の記憶領
域を分割して、複数の第1の記憶素子(1) 、 (2
)のうちの一部の記憶素子に見掛上付属せしめるので、
記憶利用率が向上する。
域を分割して、複数の第1の記憶素子(1) 、 (2
)のうちの一部の記憶素子に見掛上付属せしめるので、
記憶利用率が向上する。
以下に纂呼図を参照して1本発明による記憶装置の一実
施例を説明する。(1) 、 (23は夫々第1の記憶
素子(RAM) 、 (3)は第2の記憶素子(RAM
)で、これらメモリ(1)〜(3)はいずれも例えば2
048X8ビツトの記憶容量を有する。尚、これらメモ
リ(1)〜(3)は ′ROM (リードオンリ
メモリ)でも良い。
施例を説明する。(1) 、 (23は夫々第1の記憶
素子(RAM) 、 (3)は第2の記憶素子(RAM
)で、これらメモリ(1)〜(3)はいずれも例えば2
048X8ビツトの記憶容量を有する。尚、これらメモ
リ(1)〜(3)は ′ROM (リードオンリ
メモリ)でも良い。
メモリ(1)〜(3)は夫々L8B NMSBのアドレ
ス信号Ao、A、〜A10及びチップセレクト信号面の
各入力端子を備える6尚、これらメそり(1)〜(3)
の書込み。
ス信号Ao、A、〜A10及びチップセレクト信号面の
各入力端子を備える6尚、これらメそり(1)〜(3)
の書込み。
読出しアドレス信号、書込み/読出し制御信号の各入力
端子は図示を省略する。
端子は図示を省略する。
’ro、’r、 〜T12はメモリ(1)、(3)から
成る記憶装置に対するI、8B 〜M8Bのアドレス信
号80981〜812の入力端子である。(7)は選択
回路で、入力端子で1.。
成る記憶装置に対するI、8B 〜M8Bのアドレス信
号80981〜812の入力端子である。(7)は選択
回路で、入力端子で1.。
T12よシのアドレス信号5ttt S12 K基づい
て、メ−% リ(3)及び(1)並びにメモリ(3)及
び(2)を選択すると共に、メモリ(1)及び(2)の
いずれが選択されたかに応じて、メそり(3)の2分さ
れた記憶領域の一方及び他方を選択する。
て、メ−% リ(3)及び(1)並びにメモリ(3)及
び(2)を選択すると共に、メモリ(1)及び(2)の
いずれが選択されたかに応じて、メそり(3)の2分さ
れた記憶領域の一方及び他方を選択する。
次に、この選択回路(7)の構成について説明する。
アドレス信号811812がナンド回路(4)K供給さ
れ、その出力がメモリ(1)ヘテッグセレクト信号C8
として供給される。アドレス信号Sttがナンド回路(
5)K供給されると共に、アドレス信号S2がインバー
タ(6)を介してナンド回路(5)K供給され、その出
力がメモリ(2)へチップセレクト信号面として供給さ
れる。又、アドレス信号811がメモリ(3)へチップ
セレクト信号Wとして供給されると共に、アドレス信号
812がメモリ(103)ヘアドレス(l 号A1゜と
して供給される。
れ、その出力がメモリ(1)ヘテッグセレクト信号C8
として供給される。アドレス信号Sttがナンド回路(
5)K供給されると共に、アドレス信号S2がインバー
タ(6)を介してナンド回路(5)K供給され、その出
力がメモリ(2)へチップセレクト信号面として供給さ
れる。又、アドレス信号811がメモリ(3)へチップ
セレクト信号Wとして供給されると共に、アドレス信号
812がメモリ(103)ヘアドレス(l 号A1゜と
して供給される。
メモリ(1)及び(2)K対しては、アドレス信号So
〜S、。がそのままアドレス信号A。〜ム1oとして供
給され、メモリ(3)K対しては、アドレス信号S。−
89がそのままアドレス信号A。−A9として供給され
る。
〜S、。がそのままアドレス信号A。〜ム1oとして供
給され、メモリ(3)K対しては、アドレス信号S。−
89がそのままアドレス信号A。−A9として供給され
る。
かかる記憶装置では、sl、w=r□1」とし、812
=「0」及び812−rlJの切換えによって、メモリ
(1)及びメモリ(3)の2分された記憶領域の一方並
びにメモリ(2)及びメモリ(3)の2分された記憶領
域の他方を選択することになる。即ち* Ehl−rl
J、8,2−「O」のときは、メ缶す(1)に於いては
小−「1」。
=「0」及び812−rlJの切換えによって、メモリ
(1)及びメモリ(3)の2分された記憶領域の一方並
びにメモリ(2)及びメモリ(3)の2分された記憶領
域の他方を選択することになる。即ち* Ehl−rl
J、8,2−「O」のときは、メ缶す(1)に於いては
小−「1」。
メモリ(2)K於いてはCB−rOJ、メモリ(3)K
於いてはC11ls−r I J、 A、、−r OJ
となる。又* 511=r I J、812−rlJの
ときはメモリ(1)に於いてはcs−rOJ。
於いてはC11ls−r I J、 A、、−r OJ
となる。又* 511=r I J、812−rlJの
ときはメモリ(1)に於いてはcs−rOJ。
メモリ(2)に於し、ではC3−rlJ、メモリ(3)
K於いてはas−r IJ、A、o−r I Jとなる
。これを表にすると。
K於いてはas−r IJ、A、o−r I Jとなる
。これを表にすると。
次のようになる。
く表〉
従って、喘→図の記憶装置は、見掛上記憶容置が共に3
072X8ビツトのメモリを2個設けて、これらを切換
えて使用することになる。例えば冒頭に述べた1ブロツ
クが2340バイトのデータの2ブロツク分を1本実施
例の記憶装置に記憶する場合の記憶利用率は約76%と
なシ、従来のそれに比べて大幅に向上し、記憶装置のコ
ストダウンを図ることができる。
072X8ビツトのメモリを2個設けて、これらを切換
えて使用することになる。例えば冒頭に述べた1ブロツ
クが2340バイトのデータの2ブロツク分を1本実施
例の記憶装置に記憶する場合の記憶利用率は約76%と
なシ、従来のそれに比べて大幅に向上し、記憶装置のコ
ストダウンを図ることができる。
他の実施例としては種々可能であるが、例えば同じ記憶
容量のメモリを5個設け、そのうち1個のメモリの記憶
領域を4分割して、残シの4個のメモリに夫々付属させ
ることも可能である。又。
容量のメモリを5個設け、そのうち1個のメモリの記憶
領域を4分割して、残シの4個のメモリに夫々付属させ
ることも可能である。又。
例えば同じ記憶容量のメモリを6個設け、そのうち2個
のメモリの記憶領域を夫々2分割して、残シの4個のメ
そりに夫々付属させることも可能である。
のメモリの記憶領域を夫々2分割して、残シの4個のメ
そりに夫々付属させることも可能である。
これら3つの実施例の場合は、一般的に言えば。
第1の記憶素子の個数(複数)が2の幕乗、第2の記憶
素子の個数(単数又は複数)が20幕乗(但し、第1の
記憶素子の個数より小)となる。
素子の個数(単数又は複数)が20幕乗(但し、第1の
記憶素子の個数より小)となる。
この場合、第1及び第2の記憶素子の記憶容量は2の幕
乗ビット(又はバイト)である。
乗ビット(又はバイト)である。
上述せる本発明によれば、記憶利用率の高い記憶装置を
得ることができる。
得ることができる。
図は本発明による記憶装置の一実施例を示すブロック線
図である。 (1) * (2)は第1の記憶素子、(3)は第2の
記憶素子。 (7)は選択回路である。
図である。 (1) * (2)は第1の記憶素子、(3)は第2の
記憶素子。 (7)は選択回路である。
Claims (1)
- 複数個の第1の記憶素子と、第2の記憶素子と、アド
レス信号の上位ビット信号に基づいて上記複数個の第1
の記憶素子のうちの一部の記憶素子及び上記第2の記憶
素子を選択すると共に、上記選択された一部の記憶素子
に対応して上記第2の記憶素子の記憶領域を選択する選
択回路とを有することを特徴とする記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3679585A JPS61196496A (ja) | 1985-02-26 | 1985-02-26 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3679585A JPS61196496A (ja) | 1985-02-26 | 1985-02-26 | 記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61196496A true JPS61196496A (ja) | 1986-08-30 |
Family
ID=12479718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3679585A Pending JPS61196496A (ja) | 1985-02-26 | 1985-02-26 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61196496A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03156541A (ja) * | 1989-07-10 | 1991-07-04 | Seiko Epson Corp | メモリ装置 |
-
1985
- 1985-02-26 JP JP3679585A patent/JPS61196496A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03156541A (ja) * | 1989-07-10 | 1991-07-04 | Seiko Epson Corp | メモリ装置 |
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