JPS61196496A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS61196496A JPS61196496A JP3679585A JP3679585A JPS61196496A JP S61196496 A JPS61196496 A JP S61196496A JP 3679585 A JP3679585 A JP 3679585A JP 3679585 A JP3679585 A JP 3679585A JP S61196496 A JPS61196496 A JP S61196496A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- storage
- elements
- address signal
- memory element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は記憶装置に関する。
本発明による記憶装置は、複数個の第１の記憶素子と、
第２の記憶素子と、複数個の第１の記憶素子のうちの一
部の記憶素子及び第２の記憶素子を選択すると共に１選
択された一部゛の記憶素子に対応して第２の記憶素子の
記憶領域を選択する選択回路とによシ構成するととＫよ
シ、記憶利用率を向上させることができるようにし九も
ので６４〔従来の技術〕 例ｔｉｆ １ ｆロックが２３４０バイトのディジタル
データ（但し同期データを除く）の２ブロック分をバッ
ファ記憶装置に記憶しようとする場合には。
第２の記憶素子と、複数個の第１の記憶素子のうちの一
部の記憶素子及び第２の記憶素子を選択すると共に１選
択された一部゛の記憶素子に対応して第２の記憶素子の
記憶領域を選択する選択回路とによシ構成するととＫよ
シ、記憶利用率を向上させることができるようにし九も
ので６４〔従来の技術〕 例ｔｉｆ １ ｆロックが２３４０バイトのディジタル
データ（但し同期データを除く）の２ブロック分をバッ
ファ記憶装置に記憶しようとする場合には。
２０４８Ｘ８ビツトの記憶容量を有するＲＡＭ （ラン
ダムアクセスメ峰す）を４個用いるを普通とする。この
場合は、記憶装置の記憶利用率は約５７チとなム〔発明
が解決しようとする間馳点〕 従来の記憶装置では、記憶しようとするディジタルデー
タの容量に応じて偶数個、特に２の幕乗個の記憶素子を
用いるを普通としていたが、このようにすると記憶利用
率がかなシ低くなる場合があった。
ダムアクセスメ峰す）を４個用いるを普通とする。この
場合は、記憶装置の記憶利用率は約５７チとなム〔発明
が解決しようとする間馳点〕 従来の記憶装置では、記憶しようとするディジタルデー
タの容量に応じて偶数個、特に２の幕乗個の記憶素子を
用いるを普通としていたが、このようにすると記憶利用
率がかなシ低くなる場合があった。
かかる点に鑑み本発明は、記憶利用率の高い記憶装置を
提案しようとするものであ゛る。
提案しようとするものであ゛る。
本発明は複数個の第１の記憶素子（１） ｅ （２）と
、第２の記憶素子（３）と、アドレス信号の上位ビット
信号に基づいて複数個の第１の記憶素子（１） 、 （
２）のうちの一部の記憶素子及び第２の記憶素子（３）
を選択すると共に１選択された一部の記憶素子に対応し
て第２の記憶素子（３）の記憶領域を選択する選択回路
（７）とを有することを特徴とするものである。
、第２の記憶素子（３）と、アドレス信号の上位ビット
信号に基づいて複数個の第１の記憶素子（１） 、 （
２）のうちの一部の記憶素子及び第２の記憶素子（３）
を選択すると共に１選択された一部の記憶素子に対応し
て第２の記憶素子（３）の記憶領域を選択する選択回路
（７）とを有することを特徴とするものである。
かかる本発明によれば、第２の記憶素子（３）の記憶領
域を分割して、複数の第１の記憶素子（１） 、 （２
）のうちの一部の記憶素子に見掛上付属せしめるので、
記憶利用率が向上する。
域を分割して、複数の第１の記憶素子（１） 、 （２
）のうちの一部の記憶素子に見掛上付属せしめるので、
記憶利用率が向上する。
以下に纂呼図を参照して１本発明による記憶装置の一実
施例を説明する。（１） 、 （２３は夫々第１の記憶
素子（ＲＡＭ） 、 （３）は第２の記憶素子（ＲＡＭ
）で、これらメモリ（１）〜（３）はいずれも例えば２
０４８Ｘ８ビツトの記憶容量を有する。尚、これらメモ
リ（１）〜（３）は ′ＲＯＭ （リードオンリ
メモリ）でも良い。
施例を説明する。（１） 、 （２３は夫々第１の記憶
素子（ＲＡＭ） 、 （３）は第２の記憶素子（ＲＡＭ
）で、これらメモリ（１）〜（３）はいずれも例えば２
０４８Ｘ８ビツトの記憶容量を有する。尚、これらメモ
リ（１）〜（３）は ′ＲＯＭ （リードオンリ
メモリ）でも良い。
メモリ（１）〜（３）は夫々Ｌ８Ｂ ＮＭＳＢのアドレ
ス信号Ａｏ、Ａ、〜Ａ１０及びチップセレクト信号面の
各入力端子を備える６尚、これらメそり（１）〜（３）
の書込み。
ス信号Ａｏ、Ａ、〜Ａ１０及びチップセレクト信号面の
各入力端子を備える６尚、これらメそり（１）〜（３）
の書込み。
読出しアドレス信号、書込み／読出し制御信号の各入力
端子は図示を省略する。
端子は図示を省略する。
’ｒｏ、’ｒ、 〜Ｔ１２はメモリ（１）、（３）から
成る記憶装置に対するＩ、８Ｂ 〜Ｍ８Ｂのアドレス信
号８０９８１〜８１２の入力端子である。（７）は選択
回路で、入力端子で１．。
成る記憶装置に対するＩ、８Ｂ 〜Ｍ８Ｂのアドレス信
号８０９８１〜８１２の入力端子である。（７）は選択
回路で、入力端子で１．。
Ｔ１２よシのアドレス信号５ｔｔｔ Ｓ１２ Ｋ基づい
て、メ−％ リ（３）及び（１）並びにメモリ（３）及
び（２）を選択すると共に、メモリ（１）及び（２）の
いずれが選択されたかに応じて、メそり（３）の２分さ
れた記憶領域の一方及び他方を選択する。
て、メ−％ リ（３）及び（１）並びにメモリ（３）及
び（２）を選択すると共に、メモリ（１）及び（２）の
いずれが選択されたかに応じて、メそり（３）の２分さ
れた記憶領域の一方及び他方を選択する。
次に、この選択回路（７）の構成について説明する。
アドレス信号８１１８１２がナンド回路（４）Ｋ供給さ
れ、その出力がメモリ（１）ヘテッグセレクト信号Ｃ８
として供給される。アドレス信号Ｓｔｔがナンド回路（
５）Ｋ供給されると共に、アドレス信号Ｓ２がインバー
タ（６）を介してナンド回路（５）Ｋ供給され、その出
力がメモリ（２）へチップセレクト信号面として供給さ
れる。又、アドレス信号８１１がメモリ（３）へチップ
セレクト信号Ｗとして供給されると共に、アドレス信号
８１２がメモリ（１０３）ヘアドレス（ｌ 号Ａ１゜と
して供給される。
れ、その出力がメモリ（１）ヘテッグセレクト信号Ｃ８
として供給される。アドレス信号Ｓｔｔがナンド回路（
５）Ｋ供給されると共に、アドレス信号Ｓ２がインバー
タ（６）を介してナンド回路（５）Ｋ供給され、その出
力がメモリ（２）へチップセレクト信号面として供給さ
れる。又、アドレス信号８１１がメモリ（３）へチップ
セレクト信号Ｗとして供給されると共に、アドレス信号
８１２がメモリ（１０３）ヘアドレス（ｌ 号Ａ１゜と
して供給される。
メモリ（１）及び（２）Ｋ対しては、アドレス信号Ｓｏ
〜Ｓ、。がそのままアドレス信号Ａ。〜ム１ｏとして供
給され、メモリ（３）Ｋ対しては、アドレス信号Ｓ。−
８９がそのままアドレス信号Ａ。−Ａ９として供給され
る。
〜Ｓ、。がそのままアドレス信号Ａ。〜ム１ｏとして供
給され、メモリ（３）Ｋ対しては、アドレス信号Ｓ。−
８９がそのままアドレス信号Ａ。−Ａ９として供給され
る。
かかる記憶装置では、ｓｌ、ｗ＝ｒ□１」とし、８１２
＝「０」及び８１２−ｒｌＪの切換えによって、メモリ
（１）及びメモリ（３）の２分された記憶領域の一方並
びにメモリ（２）及びメモリ（３）の２分された記憶領
域の他方を選択することになる。即ち＊ Ｅｈｌ−ｒｌ
Ｊ、８，２−「Ｏ」のときは、メ缶す（１）に於いては
小−「１」。
＝「０」及び８１２−ｒｌＪの切換えによって、メモリ
（１）及びメモリ（３）の２分された記憶領域の一方並
びにメモリ（２）及びメモリ（３）の２分された記憶領
域の他方を選択することになる。即ち＊ Ｅｈｌ−ｒｌ
Ｊ、８，２−「Ｏ」のときは、メ缶す（１）に於いては
小−「１」。
メモリ（２）Ｋ於いてはＣＢ−ｒＯＪ、メモリ（３）Ｋ
於いてはＣ１１ｌｓ−ｒ Ｉ Ｊ、 Ａ、、−ｒ ＯＪ
となる。又＊ ５１１＝ｒ Ｉ Ｊ、８１２−ｒｌＪの
ときはメモリ（１）に於いてはｃｓ−ｒＯＪ。
於いてはＣ１１ｌｓ−ｒ Ｉ Ｊ、 Ａ、、−ｒ ＯＪ
となる。又＊ ５１１＝ｒ Ｉ Ｊ、８１２−ｒｌＪの
ときはメモリ（１）に於いてはｃｓ−ｒＯＪ。
メモリ（２）に於し、ではＣ３−ｒｌＪ、メモリ（３）
Ｋ於いてはａｓ−ｒ ＩＪ、Ａ、ｏ−ｒ Ｉ Ｊとなる
。これを表にすると。
Ｋ於いてはａｓ−ｒ ＩＪ、Ａ、ｏ−ｒ Ｉ Ｊとなる
。これを表にすると。
次のようになる。
く表〉
従って、喘→図の記憶装置は、見掛上記憶容置が共に３
０７２Ｘ８ビツトのメモリを２個設けて、これらを切換
えて使用することになる。例えば冒頭に述べた１ブロツ
クが２３４０バイトのデータの２ブロツク分を１本実施
例の記憶装置に記憶する場合の記憶利用率は約７６％と
なシ、従来のそれに比べて大幅に向上し、記憶装置のコ
ストダウンを図ることができる。
０７２Ｘ８ビツトのメモリを２個設けて、これらを切換
えて使用することになる。例えば冒頭に述べた１ブロツ
クが２３４０バイトのデータの２ブロツク分を１本実施
例の記憶装置に記憶する場合の記憶利用率は約７６％と
なシ、従来のそれに比べて大幅に向上し、記憶装置のコ
ストダウンを図ることができる。
他の実施例としては種々可能であるが、例えば同じ記憶
容量のメモリを５個設け、そのうち１個のメモリの記憶
領域を４分割して、残シの４個のメモリに夫々付属させ
ることも可能である。又。
容量のメモリを５個設け、そのうち１個のメモリの記憶
領域を４分割して、残シの４個のメモリに夫々付属させ
ることも可能である。又。
例えば同じ記憶容量のメモリを６個設け、そのうち２個
のメモリの記憶領域を夫々２分割して、残シの４個のメ
そりに夫々付属させることも可能である。
のメモリの記憶領域を夫々２分割して、残シの４個のメ
そりに夫々付属させることも可能である。
これら３つの実施例の場合は、一般的に言えば。
第１の記憶素子の個数（複数）が２の幕乗、第２の記憶
素子の個数（単数又は複数）が２０幕乗（但し、第１の
記憶素子の個数より小）となる。
素子の個数（単数又は複数）が２０幕乗（但し、第１の
記憶素子の個数より小）となる。
この場合、第１及び第２の記憶素子の記憶容量は２の幕
乗ビット（又はバイト）である。
乗ビット（又はバイト）である。
上述せる本発明によれば、記憶利用率の高い記憶装置を
得ることができる。
得ることができる。
図は本発明による記憶装置の一実施例を示すブロック線
図である。 （１） ＊ （２）は第１の記憶素子、（３）は第２の
記憶素子。 （７）は選択回路である。
図である。 （１） ＊ （２）は第１の記憶素子、（３）は第２の
記憶素子。 （７）は選択回路である。
Claims (1)
- 複数個の第１の記憶素子と、第２の記憶素子と、アド
レス信号の上位ビット信号に基づいて上記複数個の第１
の記憶素子のうちの一部の記憶素子及び上記第２の記憶
素子を選択すると共に、上記選択された一部の記憶素子
に対応して上記第２の記憶素子の記憶領域を選択する選
択回路とを有することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3679585A JPS61196496A (ja) | 1985-02-26 | 1985-02-26 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3679585A JPS61196496A (ja) | 1985-02-26 | 1985-02-26 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196496A true JPS61196496A (ja) | 1986-08-30 |
Family
ID=12479718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3679585A Pending JPS61196496A (ja) | 1985-02-26 | 1985-02-26 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61196496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156541A (ja) * | 1989-07-10 | 1991-07-04 | Seiko Epson Corp | メモリ装置 |
-
1985
- 1985-02-26 JP JP3679585A patent/JPS61196496A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03156541A (ja) * | 1989-07-10 | 1991-07-04 | Seiko Epson Corp | メモリ装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0474387A (ja) | 半導体記憶装置 | |
| JPS61196496A (ja) | 記憶装置 | |
| JPS6216289A (ja) | 読出し専用メモリ | |
| JPS6020379A (ja) | フレ−ムポインタ制御方法 | |
| JPH01255057A (ja) | ログデータ記憶方式 | |
| JPS59144966A (ja) | デ−タ処理装置 | |
| JP2574019B2 (ja) | Ｄｍａ転送方式 | |
| KR880002303Y1 (ko) | 확장 메모리 뱅크 선택회로 | |
| JPS59114657A (ja) | マイクロコンピユ−タのメモリ用インタ−フエイス回路 | |
| KR910006792B1 (ko) | 다이랙트 메모리 억세스 컨트롤러의 억세스 메모리 확장회로 | |
| JPS61128347A (ja) | メモリアドレス設定方式 | |
| JPS6343563Y2 (ja) | ||
| JPS62216059A (ja) | 記憶装置チエツク方式 | |
| JPS6258356A (ja) | Ｄｍａ制御装置 | |
| JPS5845681A (ja) | メモリシステム | |
| JPS6348688A (ja) | メモリ装置 | |
| JPH02176841A (ja) | メモリ増設方式 | |
| JPH02260050A (ja) | メモリ拡張方式 | |
| JPS62180585A (ja) | チツプセレクト回路 | |
| JPS62214451A (ja) | 記憶装置制御方式 | |
| JPS62260242A (ja) | 連続デ−タ用大容量メモリ装置 | |
| JPH0368046A (ja) | メモリアクセス方式 | |
| JPH0770229B2 (ja) | 読み出し専用メモリ装置 | |
| JPS6188189U (ja) | ||
| JPH05128327A (ja) | Ｉｃカード |