JPH046913A - Programmable logic element - Google Patents
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- JPH046913A JPH046913A JP2107900A JP10790090A JPH046913A JP H046913 A JPH046913 A JP H046913A JP 2107900 A JP2107900 A JP 2107900A JP 10790090 A JP10790090 A JP 10790090A JP H046913 A JPH046913 A JP H046913A
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Abstract
Description
［産業上の利用分野］
本発明は、プログラマブル論理要素を複数備え、且つそ
れらのプログラマブル論理要素間を任意に結線可能なプ
ログラマブル論理素子に係り、特に、前記プログラマブ
ル論理要素に含まれるフリップフロップや組み合せ論理
部の使用効率を高めることが可能なプログラマブル論理
素子に関するものである。[Industrial Application Field] The present invention relates to a programmable logic element that includes a plurality of programmable logic elements and can be arbitrarily connected to each other, and particularly relates to a flip-flop or a combination included in the programmable logic elements. The present invention relates to a programmable logic element that can improve the usage efficiency of a logic section.
従来より、ユーザーが手元において任意の論理回路を実
別可能に構成されたプログラマブル論理素子が知られて
いる。
第７図は、従来のプログラマブル論理素子の例の構成図
である。このプログラマブル論理素子は、チップ１００
上に、プログラマブルな論理要素ＰＬＥ （プログラマ
ブル・ロジック・エレメント）１０１を複数備え、更に
プログラマブルな配線手段１０２によって、各論理要素
１０１の入出力が任意に結線できるように構成されてい
る。
前記プログラマブルな論理要素１０１は、プログラマブ
ルなＡＮｒ）平面やＯＲ平面を有するＰＬＡ（プログラ
マブル・ロジック・アレイ）やテーブルルックアップ方
式の論理回路等の組み合せ論理部を有し、必要により、
フリップフロップを１個乃至は複数個備えている。
第８図は、特開平１−１３４６２２に開示された、プロ
グラマブルな論理要素１０１の従来例を示す回路図であ
る。第８図では、プログラマブルな組み合せ論理部１０
３の出力を複数のＤ型フリップフロップ１０４・・・の
Ｄ入力端子へ接続し、タロツク入力端子１０５に入力さ
れるクロックでサンプリングして、前記フリップフロッ
プ１０４・・・のＱ出力端子をそのプログラマブル論理
要素１０１の出力端子１０６としている。
なお第８図の従来例では、フリップフロップ１０４の使
用効率を高めるために、プログラマブル論理要素１０１
内の各フリップフロップ１０４・・・の入力信号にプロ
グラマブルなセレクタ１０７を設け、組み合せ論理部１
０３の出力の他に、入力端子１０８に入力される他のプ
ログラマブル論理要素からの出力を直接フリップフロッ
プ１０４に入力可能として、シフトレジスタの構成を容
易とすることが提案されている。2. Description of the Related Art Programmable logic elements have been known that are configured to allow a user to create any logic circuit at hand. FIG. 7 is a configuration diagram of an example of a conventional programmable logic element. This programmable logic element is a chip 100
A plurality of programmable logic elements PLE (programmable logic elements) 101 are provided on the top, and the input and output of each logic element 101 can be arbitrarily connected by a programmable wiring means 102. The programmable logic element 101 has a combinatorial logic section such as a PLA (programmable logic array) having a programmable ANr) plane or an OR plane or a table lookup type logic circuit, and if necessary,
It includes one or more flip-flops. FIG. 8 is a circuit diagram showing a conventional example of a programmable logic element 101 disclosed in Japanese Patent Application Laid-Open No. 1-134622. In FIG. 8, a programmable combinational logic unit 10
3 is connected to the D input terminals of a plurality of D-type flip-flops 104..., and sampled with the clock input to the tarock input terminal 105, and the Q output terminals of the flip-flops 104... are connected to the programmable It is used as an output terminal 106 of the logic element 101. In the conventional example shown in FIG. 8, the programmable logic element 101 is
A programmable selector 107 is provided for the input signal of each flip-flop 104 in the combinational logic section 1.
It has been proposed that in addition to the output of 03, outputs from other programmable logic elements that are input to the input terminal 108 can be directly input to the flip-flop 104 to facilitate the configuration of the shift register.
しかしながら、第８図に示したプログラマブル論理要素
を含むプログラマブル論理素子においては、ノリツブフ
ロップ１０４の入力信号が、プログラミングによって信
号の選択状態が決定されてしまい、プログラミング後に
その選択状態を変更することが不可能なプログラマブル
セレクタ１０７を介して供給されているので、シリアル
信号をパラレル信号に変換するシリアル−パラレル変換
回路や、逆にパラレル信号をシリアル信号に変換するパ
ラレル−シリアル変換回路を、このプログラマブル論理
素子で構成する場合には、１つのフリップフロップ毎に
必ず１個以上の組み合せ論理部を使用してしまい、プロ
グラマブル論理要素を多く消費してしまうという問題点
を有していた。
本発明は、前記従来の問題点を解消するべくなされたも
ので、プログラマブル論理要素に含まれるフリップフロ
ップや組み合せ論理部の使用効率を向上させることがで
きるプログラマブル論理素子を提供することを目的とす
る。
［課題を解決するための手段１
本発明は、プログラマブル論理要素を複数備え、且つそ
れらのプログラマブル論理要素間を任意に結線可能なプ
ログラマブル論理素子において、前記プログラマブル論
理要素が、第１の入力端子と、第２の入力端子と、セレ
クト信号入力端子と、出力端子と、組み合せ論理部と、
前記セレクト信号入力端子から入力されるセレクト信号
によって入力が選択されるダイナミックセレクタと、該
ダイナミックセレクタの出力信号が入力されるフリップ
フロップとを備え、前記フリップフロップに接続された
ダイナミックセレクタの少くとも１個の入力信号の１つ
を、自己のプログラマブル論理要素の第１の入力端子か
ら供給し、前記フリップフロップ少く、とも１個の出力
信号を、自己のプログラマブル論理要素の出力端子へ出
力するようにして、前記課題を達成したものである。
又、前記プログラマブル論理素子が前記フリップフロッ
プをｎ個（ｎ≧２）備え、第１番目のフリップフロップ
に接続された前記ダイナミックセレクタの入力信号の１
つを、自己のプログラマブル論理要素の第１の入力端子
から供給し、第１番目（ｉ＝２〜ロー１）のフリップフ
ロップの出力信号を、第ｉ＋１番目のフリップ７０ツブ
に接続されるダイナミックセレクタの入力信号の１つと
し、第ｎ番目のフリップ７０ツブの出力信号を、自己の
プログラマブル論理素子の出力端子へ出力するようにし
たものである。
又、前記ダイナミックセレクタの他の入力信号を、自己
のプログラマブル論理要素内の前記組み合せ論理部の出
力信号、又は、前記第２の入力端子からの入力信号とし
たものである。
又、前記プログラマブル論理素子の出力端子を、他のプ
ログラマブル論理要素の第１の入力端子に接続するよう
にしたものである。However, in the programmable logic element including the programmable logic element shown in FIG. 8, the selection state of the input signal of the Noritsubu flop 104 is determined by programming, and the selection state cannot be changed after programming. Since the signal is supplied via the programmable selector 107, which is not possible, the programmable logic When configured with elements, one or more combinational logic sections are always used for each flip-flop, which has the problem of consuming a large amount of programmable logic elements. The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to provide a programmable logic element that can improve the efficiency of use of flip-flops and combinational logic sections included in the programmable logic element. . [Means for Solving the Problems 1] The present invention provides a programmable logic element that includes a plurality of programmable logic elements and can arbitrarily connect the programmable logic elements, wherein the programmable logic element has a first input terminal and a first input terminal. , a second input terminal, a select signal input terminal, an output terminal, a combinational logic section,
A dynamic selector whose input is selected by a select signal input from the select signal input terminal, and a flip-flop to which an output signal of the dynamic selector is input, and at least one of the dynamic selectors connected to the flip-flop. one of the input signals of the flip-flop is supplied from a first input terminal of the programmable logic element, and the output signal of at least one of the flip-flops is outputted to the output terminal of the programmable logic element. Thus, the above-mentioned problem has been achieved. Further, the programmable logic element includes n flip-flops (n≧2), and one of the input signals of the dynamic selector connected to the first flip-flop.
one from the first input terminal of its own programmable logic element, and the output signal of the first (i=2 to low 1) flip-flop is connected to the dynamic selector connected to the i+1th flip-flop. The output signal of the n-th flip 70 is outputted to the output terminal of its own programmable logic element. Further, another input signal of the dynamic selector is an output signal of the combinational logic section in its own programmable logic element, or an input signal from the second input terminal. Further, the output terminal of the programmable logic element is connected to the first input terminal of another programmable logic element.
【作用及び効果１
本発明においては、プログラマブル論理要素に、セレク
ト信号入力端子と、該セレクト信号入力端子から入力さ
れるセレクト信号によって切換えられるダイナミックセ
レクタを設け、該ダイナミックセレクタの切換えによっ
て、例えば自己のプログラマブル論理要素内の組み合せ
論理部の出力と他のプログラマブル論理要素からの出力
をダイナミックに選択可能としている。従って、プログ
ラマブル論理要素内のフリップフロップや組み合せ論理
部の使用効率を向上させることができる。又、プログラ
マブル配線を使用することなく、シフトレジスタやパラ
レル−シリアル変換回路等を構成することができるので
、動作速度を向上させることもできる。
【実施例】
以下図面を参照して、本発明の実施例を詳細に説明する
。
本発明の第１実施例に含まれるプログラマブル論理要素
１０は、第１図に示す如く、例えば他のプログラマブル
論理要素からの出力が入力される第１の入力端子１２と
、例えば組み合せ論理部３０への入力信号が入力される
第２の入力端子群１４と、セレクト信号入力端子１６と
、例えばフリップフロップ３６．３８の出力信号を出力
するためのフリップフロップ出力端子１８と、自己のプ
ログラマブル論理要素の出力を例えば他のプログラマブ
ル論理要素に出力するための出力端子２０と、前記入力
端子群１４から入力される入力信号の組み合せ論理を出
力する組み合せ論理部３０と、前記セレクト信号入力端
子１６から入力されるセレクト信号によって入力が選択
されるダイナミックセレクタ３２．３４と、該ダイナミ
ックセレクタ３２．３４の出力信号がそれぞれ入力され
る２つのフリップフロップ３６．３８とから構成され、
１番目のフリップフロップ３６の出力が２番目のダイナ
ミックセレクタ３４の入力端子Ａに出力され、２番目の
フリップフロップ３８の出力信号が自己のプログラマブ
ル論理要素の出力端子２０に出力されている。
本実施例において、１番目のフリップフロップ３６の入
力信号りは、１番目のダイナミックセレクタ３２から供
給され、該１番目のダイナミックセレクタ３２の入力信
号は、他のプログラマブル論理要素の出力端子（２０）
に接続される入力端子１２、又は、自己のプログラマブ
ル論理要素１０内の組み合せ論理部３０の出力信号のい
ずれかから選択される。又、２番目のフリップフロップ
３８の入力信号は、２番目のダイナミックセレクタ３４
から供給され、該２番目のダイナミックセレクタ３４の
入力信号は、前記１番目のフリップフロップ３６の出力
信号、又は、前記組み合せ論環部３０の出力信号のいず
れかから選択される。
なお、ダイナミックセレクタ３２．３４のセレクト信号
は、セレクト信号入力端子１６から供給される。 本実
施例において、セレクト信号入力端子１６から入力され
るセレクト信号が、前記ダイナミックセレクタ３２．３
４の状態を共にＡ側とづ−るものである場合には、フリ
ップフロップ３６．３８はシフトレジスタとして動作す
る。一方、前記セレクト信号が、ダイナミックセレクタ
３２．３４の状態を共にＢ側とするものである場合には
、フリップフロップ３６．３８は、前記組み合せ論理部
３０の出力信号をラッチするように動作する。
このようにして、パラレル信号−シリアル信号の変換回
路が容易に構成できる。又、ここで構成したパラレル−
シリアル変換回路とプログラマブル配線を利用すること
によって、シリアル−パラレル変換回路を構成すること
も可能である。
このようにして、フリップフロップ３６．３８の入力信
号を、ダイナミックセレクタ３２．３４によってダイナ
ミックに選択できるようにして、フリップフロップや組
み合せ論理部の使用効率を向上することができる。
なお前記実施例においては、組み合せ論理部３０が１個
どされ、フリップフロップが２個とされていたが、組み
合せ論理部やフリップフロップの個数はこれに限定され
ない。
第２因は、本発明に係るプログラマブル論理素子に含ま
れるプログラマブル論理要素の第２実施例を示したもの
である。
この第２実施例は、主に、組み合せ論理部としての１個
のプログラマブル組み合せ論理回路ＰＣＬ（プログラマ
ブル・コンビネーショナル・ロジック）４０と、１＠の
ダイナミックセレクタ４２と、１個のフリップフロップ
４４とから構成されている。
他の点については、前記第１実施例と同様であるので説
明は省略する。
この第２実施例を用いたパラレル−シリアル変換回路の
一例を第３図に、又、そのタイミングチャートを第４図
に示す。図において、ＳＥＬはセレクト信号、ＣＬＫは
クロック信号である。
第５区は、本発明に係るプログラマブル論理素子に含ま
れるプログラマブル論理要素の第３実施例を示したもの
である。
この第３実施例は、主に、２個のＰＣＬ４０Ａ、４０Ｂ
と、２個のダイナミックセレクタ４２Ａ、４２Ｂと、２
個のフリップフロップ４４Ａ、４４Ｂとから構成されて
いる。
他の点については、前記第１実施例と同様であるので説
明は省略する。
第６図は、本発明に係るプログラマブル論理素子に含ま
れるプログラマブル論理要素の第３実施例を示したもの
である。
この第３実施例は、主に、３個のＰＣＬ４０Ａ、４０Ｂ
、４０Ｃと、３個のダイナミックセレクタ４２Ａ、４２
Ｂ、４２Ｇと、３個のフリップフロップ４４Ａ、４４Ｂ
、４４Ｃとから構成されている。
他の点については、前記第１実施例と同様であるので説
明は省略する。
なお前記実施例においては、いずれも、ダイナミックセ
レクタの入力信号として、組み合せ論理部（ＰＣＬ）の
出力信号と、他のフリップフロップの出力信号とを含む
場合について説明していたが、本発明はこれに限定され
ず、例えば組み合せ論理部で処理されない入力信号を、
直接ダイナミックセレクタの入力信号として供給するよ
うにしてもよい。[Operation and Effect 1] In the present invention, the programmable logic element is provided with a select signal input terminal and a dynamic selector that is switched by a select signal input from the select signal input terminal, and by switching the dynamic selector, for example, the self The output of the combinational logic section within the programmable logic element and the output from other programmable logic elements can be dynamically selected. Therefore, it is possible to improve the usage efficiency of flip-flops and combinational logic units within the programmable logic element. Further, since a shift register, a parallel-serial conversion circuit, etc. can be configured without using programmable wiring, the operating speed can also be improved. Embodiments Examples of the present invention will be described in detail below with reference to the drawings. As shown in FIG. 1, the programmable logic element 10 included in the first embodiment of the present invention has a first input terminal 12 to which, for example, an output from another programmable logic element is input, and a combinational logic section 30, for example. a second input terminal group 14 to which input signals are input, a select signal input terminal 16, a flip-flop output terminal 18 for outputting the output signal of, for example, the flip-flops 36 and 38; For example, an output terminal 20 for outputting an output to another programmable logic element, a combinational logic section 30 for outputting a combinational logic of input signals inputted from the input terminal group 14, and a combinational logic section 30 for outputting a combinational logic of input signals inputted from the input terminal group 14; It consists of a dynamic selector 32.34 whose input is selected by a select signal, and two flip-flops 36.38 to which the output signal of the dynamic selector 32.34 is input, respectively.
The output of the first flip-flop 36 is output to the input terminal A of the second dynamic selector 34, and the output signal of the second flip-flop 38 is output to the output terminal 20 of its own programmable logic element. In this embodiment, the input signal of the first flip-flop 36 is supplied from the first dynamic selector 32, and the input signal of the first dynamic selector 32 is connected to the output terminal (20) of the other programmable logic element.
is selected from either the input terminal 12 connected to the programmable logic element 10 or the output signal of the combinational logic section 30 within the own programmable logic element 10. Further, the input signal of the second flip-flop 38 is input to the second dynamic selector 34.
The input signal of the second dynamic selector 34 is selected from either the output signal of the first flip-flop 36 or the output signal of the combinatorial logic circuit 30. Note that the select signals of the dynamic selectors 32 and 34 are supplied from the select signal input terminal 16. In this embodiment, the select signal input from the select signal input terminal 16 is transmitted to the dynamic selector 32.3.
When the states of 4 and 4 are both referred to as the A side, the flip-flops 36 and 38 operate as a shift register. On the other hand, when the select signal causes both the states of the dynamic selectors 32 and 34 to be on the B side, the flip-flops 36 and 38 operate to latch the output signal of the combinational logic section 30. In this way, a parallel signal-serial signal conversion circuit can be easily constructed. Also, the parallel configured here -
It is also possible to configure a serial-parallel conversion circuit by using a serial conversion circuit and programmable wiring. In this way, the input signals of the flip-flops 36, 38 can be dynamically selected by the dynamic selectors 32, 34, thereby improving the efficiency of use of the flip-flops and the combinational logic section. In the above embodiment, the number of combinational logic units 30 is one and the number of flip-flops is two, but the number of combinational logic units and flip-flops is not limited to this. The second factor shows a second embodiment of the programmable logic element included in the programmable logic element according to the present invention. This second embodiment mainly consists of one programmable combinational logic circuit PCL (programmable combinatorial logic) 40 as a combinational logic section, a 1@ dynamic selector 42, and one flip-flop 44. It is configured. The other points are the same as those of the first embodiment, so the explanation will be omitted. An example of a parallel-to-serial conversion circuit using this second embodiment is shown in FIG. 3, and its timing chart is shown in FIG. 4. In the figure, SEL is a select signal and CLK is a clock signal. The fifth section shows a third embodiment of the programmable logic element included in the programmable logic element according to the present invention. This third embodiment mainly consists of two PCLs 40A and 40B.
, two dynamic selectors 42A, 42B, and 2
It is composed of flip-flops 44A and 44B. The other points are the same as those of the first embodiment, so the explanation will be omitted. FIG. 6 shows a third embodiment of a programmable logic element included in a programmable logic element according to the present invention. This third embodiment mainly consists of three PCLs 40A and 40B.
, 40C, and three dynamic selectors 42A, 42
B, 42G and three flip-flops 44A, 44B
, 44C. The other points are the same as those of the first embodiment, so the explanation will be omitted. In each of the above embodiments, a case has been described in which the input signal of the dynamic selector includes an output signal of a combinatorial logic unit (PCL) and an output signal of another flip-flop. For example, input signals that are not processed by the combinational logic unit,
It may also be directly supplied as an input signal to the dynamic selector.
第１図は、本発明に係るプログラマブル論理素子で用い
られるプログラマブル論理要素の第１実施例を示すブロ
ック線図、
第２図は、本発明の第２実施例で用いられるプログラマ
ブル論理要素を示すブロック線図、第３図は、第２実施
例を用いて構成したパラレル−シリアル変換回路の一例
を示すブロック線図、第４図は、第３図の回路における
各部動作波形を示すタイミングチャート、
第５図は、本発明に係るプログラマブル論理素子で用い
られるプログラマブル論理要素の第３実施例を示すブロ
ック線図、
第６図は、同じく第４実施例を示すブロック線図、
第７図は、従来のプログラマブル論理素子の全体構成を
示す略示平面図、
第８図は、従来のプログラマブル論理素子で用いられる
プログラマブル論理要素の一例を示すブロック線図であ
る。FIG. 1 is a block diagram showing a first embodiment of a programmable logic element used in a programmable logic element according to the present invention, and FIG. 2 is a block diagram showing a programmable logic element used in a second embodiment of the present invention. 3 is a block diagram showing an example of a parallel-to-serial conversion circuit configured using the second embodiment; FIG. 4 is a timing chart showing operation waveforms of each part in the circuit of FIG. 3; 5 is a block diagram showing a third embodiment of a programmable logic element used in a programmable logic element according to the present invention, FIG. 6 is a block diagram similarly showing a fourth embodiment, and FIG. 7 is a conventional block diagram. FIG. 8 is a block diagram showing an example of a programmable logic element used in a conventional programmable logic element.
Claims (4)
のプログラマブル論理要素間を任意に結線可能なプログ
ラマブル論理素子において、 前記プログラマブル論理要素が、 第１の入力端子と、 第２の入力端子と、 セレクト信号入力端子と、 出力端子と、 組み合せ論理部と、 前記セレクト信号入力端子から入力されるセレクト信号
によって入力が選択されるダイナミックセレクタと、 該ダイナミックセレクタの出力信号が入力されるフリッ
プフロップとを備え、 前記フリップフロップに接続されたダイナミックセレク
タの少くとも１個の入力信号の１つが、自己のプログラ
マブル論理要素の第１の入力端子から供給され、 前記フリップフロップの少くとも１個の出力信号が、自
己のプログラマブル論理要素の出力端子へ出力されるこ
とを特徴とするプログラマブル論理素子。(1) In a programmable logic element that includes a plurality of programmable logic elements and can be arbitrarily connected between the programmable logic elements, the programmable logic element has a first input terminal, a second input terminal, and a select signal. an input terminal, an output terminal, a combinational logic section, a dynamic selector whose input is selected by a select signal input from the select signal input terminal, and a flip-flop to which the output signal of the dynamic selector is input, one of the at least one input signal of the dynamic selector connected to the flip-flop is supplied from a first input terminal of its own programmable logic element; A programmable logic element characterized in that output is output to an output terminal of the programmable logic element.
が前記フリップフロップをｎ個（ｎ≧２）備え、 第１番目のフリップフロップに接続された前記ダイナミ
ックセレクタの入力信号の１つが、自己のプログラマブ
ル論理要素の第１の入力端子から供給され、 第ｉ番目（ｉ＝２〜ｎ−１）のフリップフロップの出力
信号が、第ｉ＋１番目のフリップフロップに接続される
ダイナミックセレクタの入力信号の１つとされ、 第ｎ番目のフリップフロップの出力信号が、自己のプロ
グラマブル論理素子の出力端子へ出力されることを特徴
とするプログラマブル論理素子。(2) In claim 1, the programmable logic element includes n flip-flops (n≧2), and one of the input signals of the dynamic selector connected to the first flip-flop is a self-programmable logic element. The output signal of the i-th (i=2 to n-1) flip-flop, which is supplied from the first input terminal of the element, is one of the input signals of the dynamic selector connected to the i+1-th flip-flop. , A programmable logic element characterized in that the output signal of the n-th flip-flop is output to the output terminal of its own programmable logic element.
クタの他の入力信号が、自己のプログラマブル論理要素
内の前記組み合せ論理部の出力信号、又は、前記第２の
入力端子からの入力信号であることを特徴とするプログ
ラマブル論理素子。(3) In claim 1 or 2, the other input signal of the dynamic selector is an output signal of the combinational logic section in its own programmable logic element, or an input signal from the second input terminal. A programmable logic element characterized by:
ログラマブル論理素子の出力端子が、他のプログラマブ
ル論理要素の第１の入力端子に接続されることを特徴と
するプログラマブル論理素子。(4) The programmable logic element according to any one of claims 1 to 3, wherein an output terminal of the programmable logic element is connected to a first input terminal of another programmable logic element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107900A JPH046913A (en) | 1990-04-24 | 1990-04-24 | Programmable logic element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107900A JPH046913A (en) | 1990-04-24 | 1990-04-24 | Programmable logic element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH046913A true JPH046913A (en) | 1992-01-10 |
Family
ID=14470917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107900A Pending JPH046913A (en) | 1990-04-24 | 1990-04-24 | Programmable logic element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH046913A (en) |
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