JPS6119132B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は振幅非直線特性を有する増幅器におけ
る非直線歪を補償する直線性補償装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a linearity compensation device that compensates for nonlinear distortion in an amplifier having nonlinear amplitude characteristics.

高周波増幅器において非直線歪を発生させる振
幅非直線特性の一例を第１図に示す。この特性は
例えばテレビジヨンの映像信号においては黒づま
りという形で影響してくるが、周知の通りカラー
映像信号では輝度信号にカラー信号が重畳してあ
るため、微分利得、混変調などの特性に悪い影響
を与える事となる。高周波増幅器を効率よく使用
する際には上記欠点が避けられないため、従来よ
りいくつかの有線性補償回路が考案されている。
補償方法としては例えば第２図に示す様に非直線
特性を有する増幅器１の前段にその逆特性を有す
る増幅器２を置き、両者の総合特性として理想直
線性を有している場合が多い。逆特性を有する増
幅器を実現する為には、ダイオードの非直線性の
利用や、第３図に示す様に直線増幅器３とトラン
ジスタ増幅器の飽和特性を利用した非直線増幅器
４との信号をベクトル的に逆相合成することによ
り目的の特性を得ている。このような方法により
一応系として振幅直線性を確保し、非直線歪を補
償することができる。 FIG. 1 shows an example of amplitude nonlinear characteristics that cause nonlinear distortion in a high frequency amplifier. This characteristic affects television video signals, for example, in the form of darkening, but as is well known, in color video signals, the color signal is superimposed on the luminance signal, so characteristics such as differential gain and cross modulation are affected. It will have a bad influence. Since the above drawbacks are unavoidable when using high frequency amplifiers efficiently, several wired compensation circuits have been devised.
As a compensation method, for example, as shown in FIG. 2, an amplifier 1 having non-linear characteristics is often placed in front of an amplifier 2 having the opposite characteristics, so that the overall characteristics of both amplifiers have ideal linearity. In order to realize an amplifier with opposite characteristics, it is necessary to use the nonlinearity of diodes or to vectorize the signals between the linear amplifier 3 and the nonlinear amplifier 4 that utilizes the saturation characteristics of the transistor amplifier as shown in Figure 3. The desired properties are obtained by reverse-phase synthesis. With such a method, it is possible to ensure amplitude linearity as a system and compensate for nonlinear distortion.

ところが増幅器の振幅非直線特性は経年変化や
使用される素子により変化するため、常に正確な
逆特性を維持していくには、時々その特性を調査
し、再調整する事が不可欠であつた。また、これ
らの回路はアナログ回路で構成される事が多く、
周囲環境条件や長期間の運用に対して不安定とな
りやすく、頻雑な調整を必要とする場合が多いと
いう欠点もあつた。 However, since the amplitude nonlinear characteristics of an amplifier change over time and due to the elements used, it has been essential to examine and readjust the characteristics from time to time in order to maintain accurate inverse characteristics at all times. In addition, these circuits are often composed of analog circuits,
Another drawback was that it was prone to instability due to ambient environmental conditions and long-term operation, and often required frequent adjustments.

したがつて、本発明の目的は従来の欠点を除き
長期の運用にも安定であり、増幅器の特性変化に
も自動的に追随して最適な補償をしてゆく直線性
補償装置を提供することである。 Therefore, an object of the present invention is to provide a linearity compensation device that eliminates the conventional drawbacks, is stable for long-term operation, and automatically follows changes in amplifier characteristics to perform optimal compensation. It is.

本発明によれば、デジタル信号化された入力信
号と、デジタル信号化された増幅器の出力信号と
の誤差を入力信号レベルごとに検出し、誤差成分
をデイジタル値として求め、リードライトメモリ
ーに記憶しておき、同じくデイジタル化された前
記入力信号に応じて実時間処理により補正を加え
る事により前記欠点を解決し、常に最適の振幅直
線性を容易に得る直線性補償装置が得られる。 According to the present invention, an error between a digitalized input signal and a digitalized output signal of an amplifier is detected for each input signal level, and the error component is determined as a digital value and stored in a read/write memory. Then, by applying correction by real-time processing according to the input signal which is also digitized, the above-mentioned drawback can be solved, and a linearity compensating device can be obtained which can easily obtain optimum amplitude linearity at all times.

次に本発明の一実施例を示した図面を参照して
本発明を詳細に説明する。第４図は本発明の一実
施例を示す図であり、図において、入力信号は、
Ａ／Ｄ変換器５でデジタル信号に符号化され、レ
ジスタ６で同期をとり直し、演算器７に加えられ
る。演算器７ではリードライトメモリー１２から
読み出された補正用データをラツチ回路１３を通
して受けとり加減算を行う。演算された結果は、
Ｄ／Ａ変換器８でアナログ信号にもどされ、非直
線増幅器９で増幅されて出力信号として送出され
る。リードライトメモリー１２には非直線増幅器
９の非直線誤差が入力信号レベルごとに記憶され
ており、Ａ／Ｄ変換器５のレベル判定出力をアド
レスとして補正データが読み出される。例えば、
Ａ／Ｄ変換器５に８ビツトのものを用いると、入
力信号は2⁸＝256レベルに判定されるので、リー
ドライトメモリーには256個各８ビツトのデータ
が格納される。 Next, the present invention will be described in detail with reference to the drawings showing one embodiment of the present invention. FIG. 4 is a diagram showing an embodiment of the present invention, in which the input signal is
The signal is encoded into a digital signal by the A/D converter 5, resynchronized by the register 6, and applied to the arithmetic unit 7. The arithmetic unit 7 receives the correction data read from the read/write memory 12 through the latch circuit 13 and performs addition and subtraction. The calculated result is
The signal is converted back to an analog signal by the D/A converter 8, amplified by the nonlinear amplifier 9, and sent out as an output signal. The read/write memory 12 stores the nonlinear error of the nonlinear amplifier 9 for each input signal level, and correction data is read out using the level determination output of the A/D converter 5 as an address. for example,
When an 8-bit A/D converter 5 is used, the input signal is determined to have 2 ⁸ =256 levels, so 256 pieces of 8-bit data are stored in the read/write memory.

切替ゲート１０は読み出しアドレスと書込みア
ドレスを切替えてメモリー１２に送るものであ
る。切替ゲート１０からのアドレス信号はアドレ
スデコーダ１１により、例えば８ビツトの符号が
256本の入力信号に解読されて、リードライトメ
モリー１２の１つのデータを指定する。メモリー
１２の構造によつてアドレスデコーダ１１は不要
である。リードライトメモリー１２が書込みモー
ドにある時はアドレスはラツチ回路１４より与え
られる。本実施例においては書き込み期間中にお
いても、補正用のデータをラツチ回路１３に読み
出しておけるので、メモリー１２の書き込み動作
のときも、補正を連続して行うことができる。レ
ジスタ６はタイミング合せの為に必要なもので、
リードライトメモリー１２より入力レベルに応じ
た補正データが読み出されてくるまでの時間、入
力信号データを保持しており、ラツチ回路１３に
与えられるクロツク信号に同期して演算器７にデ
ータを送出する。演算器７ではレジスタ６からの
入力信号データにラツチ回路１３からの補正デー
タを加えるので、増幅器９の非直性を完全に補償
することができる。 The switching gate 10 switches between a read address and a write address and sends the same to the memory 12. The address signal from the switching gate 10 is converted into an 8-bit code by the address decoder 11, for example.
It is decoded into 256 input signals and specifies one piece of data in the read/write memory 12. Due to the structure of memory 12, address decoder 11 is not required. When read/write memory 12 is in write mode, the address is provided by latch circuit 14. In this embodiment, correction data can be read into the latch circuit 13 even during the write period, so that correction can be performed continuously even during the write operation of the memory 12. Register 6 is necessary for timing alignment.
The input signal data is held until the correction data corresponding to the input level is read from the read/write memory 12, and the data is sent to the arithmetic unit 7 in synchronization with the clock signal given to the latch circuit 13. do. Since the arithmetic unit 7 adds the correction data from the latch circuit 13 to the input signal data from the register 6, the non-linearity of the amplifier 9 can be completely compensated for.

本発明においては、増幅器９の非直線特性が変
化した場合にも、補正データは自動的に変更され
る。次にリードライトメモリー１２への補正用デ
ータの書込み手順について説明する。補正用デー
タは入力信号と非直線増幅器の出力信号を比較し
て求められる。まずラツチ回路１４とサンプルホ
ールド回路１７に入力信号とその入力信号によつ
て得られる出力信号をレベル調整した後のレベル
の１組がそれぞれ保持される。遅延回路２３の遅
延時間はレジスタ６、演算器７、Ｄ／Ａ変換器８
及び非直線増幅器９の遅延時間の和に相当する時
間に設定される。サンプルホールド回路１７に保
持された電圧は、Ａ／Ｄ変換器１６によりデイジ
タル信号に変換される。減算器１５にではラツチ
回路１４に保持されたデータＡ／Ｄ変換器１６か
らのデイジタル信号との差が求められ、その差は
加算器１９へ送出される。ラツチ回路１８には、
ラツチ１４に保持された入力信号データに対する
補正値が保持されている。これはラツチ回路１３
に保持されたデータがラツチ回路１８に転送さ
れ、保持されているからである。。したがつて、
加算器１９では、新たに検出された誤差成分と前
の補正データとが加算され、加算器１９の出力に
は非直線増幅器９の非直線特性を補償する新たな
補正データが得られる。加算器１９の結果が得ら
れた時点で、リードライトメモリー１２は一瞬書
込みモードとなり、ラツチ回路１４の出力を書込
みアドレスとしてメモリー１２に加算器１９の出
力データが書込まれる。ここで、増幅器９の特性
変化は一般的にはゆつくりおこるのでリードライ
トメモリー１２のデータの更新は低速度でもさし
つかえない。したがつて、Ａ／Ｄ変換器１６には
安価な低速度のものを利用できる。 In the present invention, the correction data is automatically changed even when the nonlinear characteristics of the amplifier 9 change. Next, a procedure for writing correction data into the read/write memory 12 will be explained. The correction data is obtained by comparing the input signal and the output signal of the nonlinear amplifier. First, the latch circuit 14 and the sample hold circuit 17 each hold a set of levels of an input signal and an output signal obtained by the input signal after level adjustment. The delay time of the delay circuit 23 is determined by the register 6, the arithmetic unit 7, and the D/A converter 8.
and the time corresponding to the sum of the delay times of the nonlinear amplifier 9. The voltage held in the sample and hold circuit 17 is converted into a digital signal by the A/D converter 16. The subtracter 15 calculates the difference between the data held in the latch circuit 14 and the digital signal from the A/D converter 16, and the difference is sent to the adder 19. The latch circuit 18 includes
A correction value for the input signal data held in latch 14 is held. This is latch circuit 13
This is because the data held in the latch circuit 18 is transferred to and held in the latch circuit 18. . Therefore,
The adder 19 adds the newly detected error component and the previous correction data, and the output of the adder 19 provides new correction data that compensates for the nonlinear characteristics of the nonlinear amplifier 9. When the result of the adder 19 is obtained, the read/write memory 12 momentarily enters the write mode, and the output data of the adder 19 is written into the memory 12 using the output of the latch circuit 14 as a write address. Here, since the characteristics of the amplifier 9 generally change slowly, the data in the read/write memory 12 may be updated at a low speed. Therefore, an inexpensive low-speed A/D converter 16 can be used.

レベル検出器２０、カウンタ２１、タイマー２
２は、リードライトメモリー１２の補正データの
更新を周期的に行う為のものであり、ここでＡ／
Ｄ変換器５に８ビツトのものを用いた場合、カウ
ンタ２１も8bitのものが使用される。レベル検出
器２０は8bitの一致回路であり、カウンタ２１の
出力とＡ／Ｄ変換器５の出力が一致すると、パル
スを発生し、このパルスのタイミングでラツチ回
路１４、サンプルホールド回路１７及びラツチ回
路１８にデータを保持させる。また遅延回路２３
を経てサンプルホールド回路にも送られる。同時
にカウンタ２１にもパルスが送られ、カウンタは
１ステツプ歩進し、レベル検出器２０は次にその
データを持ち受ける。したがつてリードライトメ
モリー１２のデータはアドレスの順番に更新され
る。タイマー２２は、レベル検出器２０が一度動
作した後、リードライトメモリーのデータの更新
が終了するまで、次のレベル検出を禁止する。又
ここで一定時間以内に目的の入力レベルの信号が
得られなかつた場合はカウンタ２１を歩進させと
びこし走査を行うこともできる。 Level detector 20, counter 21, timer 2
2 is for periodically updating the correction data of the read/write memory 12, and here A/
When an 8-bit D converter 5 is used, an 8-bit counter 21 is also used. The level detector 20 is an 8-bit matching circuit, and when the output of the counter 21 and the output of the A/D converter 5 match, it generates a pulse, and at the timing of this pulse, the latch circuit 14, the sample hold circuit 17, and the latch circuit 18 to hold the data. Also, the delay circuit 23
The signal is also sent to the sample and hold circuit. At the same time, a pulse is also sent to counter 21, which increments by one step, and level detector 20 then receives the data. Therefore, the data in the read/write memory 12 is updated in the order of the addresses. After the level detector 20 operates once, the timer 22 prohibits the next level detection until the data in the read/write memory has been updated. Further, if a signal of the desired input level is not obtained within a certain period of time, the counter 21 can be incremented to perform intermittent scanning.

尚、本実施例において、タイミング制御はクロ
ツク制御回路２４にて行う。本実施例はデイジタ
ル信号処理により構成されているので、各ブロツ
クで生ずる伝播遅延に対してはクロツク信号によ
り同期をとり直す事により容易に対処できる。本
実施例のタイミングチヤートの一例を第５図に示
す。第５図でＡは入力信号を示し、Ｂはサンプリ
ングのためクロツクパルスを示している。Ｃは
Ａ／Ｄ変換器５の出力タイミング、Ｄはレジスタ
６の出力タイミング、Ｅはメモリー１２の出力タ
イミング、Ｆはラツチ回路１３の出力タイミン
グ、Ｇは演算器１７の出力タイミングをそれぞれ
示す。そしてＨはＤ／Ａ変換器８の出力を示す。
Ｉはレベル検出器２０からの一致パルスを示し、
ＪはＡ／Ｄ変換器１６の出力タイミングを示し、
Ｋはメモリー１２への書き動作のタイミングを示
す。書き込み動作のときｅ点でメモリ出力は失わ
れるが、ラツチ回路１３にデータが保持されてい
るので、補償動作に影響はない。クロツク信号に
より、サンプリングされた入力信号は各ブロツク
で遅延を伴いながら矢印で示すように伝送され
る。出力Ｊの斜線部はＡ／Ｄ変換器１６の変換時
間を示す。 In this embodiment, timing control is performed by the clock control circuit 24. Since this embodiment is constructed using digital signal processing, propagation delays occurring in each block can be easily dealt with by resynchronizing with a clock signal. An example of a timing chart of this embodiment is shown in FIG. In FIG. 5, A indicates an input signal and B indicates a clock pulse for sampling. C indicates the output timing of the A/D converter 5, D indicates the output timing of the register 6, E indicates the output timing of the memory 12, F indicates the output timing of the latch circuit 13, and G indicates the output timing of the arithmetic unit 17, respectively. And H indicates the output of the D/A converter 8.
I indicates a coincidence pulse from level detector 20;
J indicates the output timing of the A/D converter 16,
K indicates the timing of the write operation to the memory 12. Although the memory output is lost at point e during the write operation, since the data is held in the latch circuit 13, this does not affect the compensation operation. The clock signal causes the sampled input signal to be transmitted with a delay in each block as shown by the arrows. The shaded portion of the output J indicates the conversion time of the A/D converter 16.

本発明によれば、以上説明したように、周期的
にリードライトメモリーに増幅器の非直線誤差成
分を記憶し、そのデータによりデイジタル演算処
理により補正を加えるので、変動しやすい非直線
特性に自動的追従して正確に最適の補正を加える
事ができる直線性補償装置が得られる。 According to the present invention, as explained above, non-linear error components of the amplifier are periodically stored in the read/write memory, and correction is applied using digital arithmetic processing based on the data, so non-linear characteristics that tend to fluctuate are automatically corrected. A linearity compensator that can follow and accurately apply optimal correction is obtained.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は非直線特性の一例を示す図、第２図及
び第３図は従来の非直線補償装置の構成を示す
図、第４図は本発明の一実施例を示す図、第５図
は第４図における主要部の動作タイミングを説明
するためのタイムチヤート。 図において、１……非直線特性補償用逆特性回
路、２，７……非直線特性増幅器、３……直線増
幅器、４……非直線増幅器、５……Ａ／Ｄ変換
器、６……レジスタ、７……加減算演算器、８…
…Ｄ／Ａ変換器、１０……切替ゲート、１１……
アドレスデコーダ、１２……リードライトメモリ
ー、１３，１４，１８……ラツチ回路、１５……
減算器、１６……Ａ／Ｄ変換器、１７……サンプ
ルホールド回路、１９……加算器、２０……レベ
ル検出器、２１……カウンタ、２２……タイマー
回路、２３……遅延回路、２４……クロツク発
生、タイミング発生器。 Fig. 1 is a diagram showing an example of nonlinear characteristics, Figs. 2 and 3 are diagrams showing the configuration of a conventional nonlinear compensation device, Fig. 4 is a diagram showing an embodiment of the present invention, and Fig. 5 4 is a time chart for explaining the operation timing of the main parts in FIG. 4. In the figure, 1... Inverse characteristic circuit for non-linear characteristic compensation, 2, 7... Non-linear characteristic amplifier, 3... Linear amplifier, 4... Non-linear amplifier, 5... A/D converter, 6... Register, 7... Addition/subtraction operator, 8...
...D/A converter, 10...Switching gate, 11...
Address decoder, 12... Read/write memory, 13, 14, 18... Latch circuit, 15...
Subtractor, 16... A/D converter, 17... Sample hold circuit, 19... Adder, 20... Level detector, 21... Counter, 22... Timer circuit, 23... Delay circuit, 24 ...Clock generation, timing generator.

Claims (1)

【特許請求の範囲】[Claims] １ 入力信号をデジタル信号に変換するＡ／Ｄ変
換器と、前記Ａ／Ｄ変換器の出力データに補正デ
ータを加える演算の出力をアナログ信号に変換し
増幅回路へ供給するＤ／Ａ変換器と、入力信号レ
ベルに応じて前記増幅回路の非直線性を補償する
ための補正データを格納するための補正データを
格納するメモリーと、入力信号のレベルに応じて
前記メモリから補正データを読み出し前記演算回
路へ供給するメモリ読み出し回路と、前記入力信
号が前記増幅回路から出力されるとき前記入力信
号レベルと前記増幅回路の出力レベルとの差を演
算する引算回路と、前記引算回路の出力データと
前記メモリからの補正データとを加算する加算回
路と、前記加算回路からの出力データを前記入力
信号レベルに応じて前記メモリーへ書き込んで補
正データを更新してゆく書き込み回路とを具備し
前記増幅回路の非直線特性を補償することを特徴
とする直線性補償装置。1. An A/D converter that converts an input signal into a digital signal, and a D/A converter that converts the output of a calculation that adds correction data to the output data of the A/D converter into an analog signal and supplies it to an amplifier circuit. , a memory for storing correction data for compensating for nonlinearity of the amplifier circuit according to the input signal level; and a memory for storing correction data for storing correction data for compensating for nonlinearity of the amplifier circuit according to the input signal level, and reading the correction data from the memory according to the input signal level and performing the calculation. a memory reading circuit that supplies the input signal to the circuit; a subtraction circuit that calculates a difference between the input signal level and the output level of the amplifier circuit when the input signal is output from the amplifier circuit; and output data of the subtraction circuit. and a write circuit that writes output data from the adder circuit to the memory according to the input signal level to update the correction data, A linearity compensator characterized by compensating for nonlinear characteristics of a circuit.