JPS6119104B2 - - Google Patents
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- JPS6119104B2 JPS6119104B2 JP15430979A JP15430979A JPS6119104B2 JP S6119104 B2 JPS6119104 B2 JP S6119104B2 JP 15430979 A JP15430979 A JP 15430979A JP 15430979 A JP15430979 A JP 15430979A JP S6119104 B2 JPS6119104 B2 JP S6119104B2
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Classifications
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Description
本発明はトランジスタ、サイリスタ等の個別素
子或いはバイポーラ集積回路(以下バイポーラ
ICと称する)等の半導体素子の製造方法に関す
る。 一般にトランジスタ、サイリスタ或いはバイポ
ーラIC等の半導体素子は主として高速性、高利
得及び低熱損失が要求される。特に個別素子に
は、応用装置の小型化、大容量化の為に上記性能
の他に高電流、高耐圧が要求される。これらの性
能は素子の内部の構成で決まることが多く、それ
らの性能の間には各々トレードオフの関係があ
る。例えば高速性を改良するには中性領域のライ
フタイムを低くし、各半導体層の厚さを小さくす
る必要があるが、ライフタイムを低くすると電流
利得が下がり、オン電圧が増加して熱損失の増加
を招き、また半導体層の厚さを小さくすると高耐
圧が得られないというように性能の間に各々トレ
ードオフの関係がある。そして実際、半導体素子
は用途に応じて各特性間のトレードオフ点の最適
化を行なつている。 しかし素子のパラメータの中にはトレードオフ
関係外のものもあり、例えば制御電極を有する半
導体層内の少数キヤリアライフタイムは、高けれ
ば高い程この層をベースとするトランジスタの電
流増幅率が増加し、スイツチング性能が向上する
と共にオン電圧が低くなり、さらにリーク電流も
減少するというように素子性能がほとんど改善さ
れる。従つて個別素子或いはバイポーラIC等の
半導体素子においては一般に半導体基体のキヤリ
アライフタイムをでき限り高くすることが望まし
い。 しかしながら実際の製造プロセスでは半導体基
体に不純物を導入するために、拡散等の1000℃以
上の高温熱処理が行われることによつて、熱処理
中に容器から混入する重金属や熱処理瞳によつて
半導体基体に生ずる熱ひずみのにより、キヤリア
のトラツプ準位が作られ、キヤリアライフタイム
を低くしている。この現象は、ライフタイムキラ
ー原子の拡散のような意識的なライフタイム制御
と異なり、素子性能の劣化や素子製造の再現性の
低下を引き起す主因となつてきた。 この問題の解決法の一つとしてリンゲツター法
が良く知られている。これはリン化合物を半導体
基体上に形成(デポジシヨン)し、リン化合物の
リンを半導体基体中に拡散する時に、半導体基体
中に含まれるFe,Cuなどの重金属が熱によつて
拡散し、半導体基体上のリン化合物層に吸着さ
れ、その結果半導体基体中の重金属が減少し、ラ
イフタイムが高くなるという効果を利用したもの
である。このリンゲツター効果を利用した方法
を、第1図a〜dを参照して具体的に説明する。
この第1図a〜dに示すのは個別素子の一つサイ
リスタの製造工程の一例である。まずn型Si基板
11の両側より例えばGaを拡散してアノード層
となるp型層12と後にゲート電極が形成されp
ベース層となるp型層13とを形成してp−n−
p構造のSi基体11を得る(第1図a)。次にp
ベース層となるp型層13上にリンガラス層14
を形成(デポジシヨン)する(第1図b)。この
リンガラス層14形成時に、Si基体中に含む重金
属及び外部にある重金属がリンガラス層14に吸
着する。この後リンガラス層14を除去し、Si基
体11表面近傍に含むリンを拡散してカソード層
となるn型層15を形成する(第1図c)。なお
この工程でリンガラス層14を除去した後にリン
を拡散するのはカソード層となるn型層の表面濃
度、深さを制御する為である。しかる後アノード
層となるp型層12側よりライフタイムキラー原
子(図中点々で示す)を拡散する(第1図d)。
最後に図示してないが、アノード層となるp層1
2にアノード電極、pベース層となるp型層13
にゲート電極、カソード層となるn型層15にカ
ソード電極を形成してサイリスタ素子が得られ
る。 このようにして得られたサイリスタ素子は、リ
ンゲツター効果を利用している為、、Si基体11
中の重金属の量が減少しライフタイムが向上す
る。しかしながらライフタイムが向上するのは、
わずかであつて、結果的にリンゲツター効果を利
用しない方法のサイリスタとほとんど変りがな
い。この理由として考えられることは、リンを拡
散する時にリンガラス層14が形成されていない
為、Si基体11表面付近に吸引された重金属が、
リンを拡散する時に再拡散され、Si基体11中に
侵入する為である。このようにリンガラス層の形
成(デポジシヨン)時に一度ライフタイムを上げ
て置きながら、リンの拡散時にキヤリアライフタ
イムを下げるという製造工程における致命的な欠
点があつた。 本発明は上記した欠点に鑑みなされたもので、
キヤリアライフタイムを高くし諸特性を良くした
半導体素子の製造方法を提供するものである。 即ち本発明は半導体基体中にリン(n型不純
物)を拡散した後、該半導体基体の少なくとも一
方の面にリンを透過し、且つ半導体基体にリンが
拡散されない厚さの薄膜を形成し、しかる後半導
体基体をリンを含む雰囲気中で熱処理して再びラ
イフタイムを向上せしめる方法である。 以下図面を参照して本発明の一実施例を説明す
る。第2図a〜eは本発明の一実施例であつて、
第1図に対応してサイリスタの製造工程を示す工
程断面図である。こ第2図のa〜c迄は第1図の
a〜cと同様である。即ちまずn型Si基板11の
両側よりGaを拡散してアノード層となるp型層
12と後にゲート電極が形成されpベース層とな
るるp型層13とを形成してp−n−p構造のSi
基体11を得る(第2図a)。次にpベース層と
なるp型層13上にリンガラス層14を形成(デ
ポジシヨン)する(第2図b)。この時通常アノ
ード層となるp型層12側を図示してないが
SiO2膜等で被覆して置く。このリンガラス層1
4形成時に、Si基体中に含む重金属及び外部にあ
る重金属がリンガラス層14に吸着する。従つて
この工程でSi基体特にpベース層となるp型層の
ライフタイムは、後に説明する如く数十倍向上す
る。この後リンガラス層14を除去し、Si基体1
1に含むリンを1200℃位の温度で5時間位拡散し
てカソード層となるn型層15を形成する(第2
図c)。このリンを拡散する工程で、従来例で述
べた如くSi基体表面近傍に吸引されていた重金属
がSi基体中に再拡散され、Si基体特にpベース層
となるp型層13のライフタムが下がり、後に説
明(第5図)する如く元の値にもどつてしまう。
ここ迄が従来即ち第1図と同様な方法である。次
の工程が本発明の重要な工程である。即ちリンを
をSi基体所謂るpベース層となるp型層13に拡
散した後、リンを透過しなおかつ基体にリンが拡
散されない厚さの熱酸化膜26をアノード層とな
るp型層12に形成し、これをリンを含む雰囲気
中で熱処理する工程である(第2図d)。例えば
熱酸化膜26を5000Å形成しリンを含む雰囲気中
1000℃で1時間の熱処理を行う。ここで熱酸化膜
はアノード層となるp型層12にのみ形成すると
したが、カソード層となるn型層15に形成して
も勿論問題はなく。たとえば、プレーナー型素子
などの如く表面にp型層が露出しているような半
導体素子においては当然リンが半導体基体に拡散
するのを防ぐためにも両面に熱酸化膜を形成すべ
きである。このようにリンを含む雰囲気中でシリ
コン基体11を処理すると、、リンの拡散工程で
下がつたライフタイムが再び向上し、後に説明
(第5図)する如くリンの拡散直後の数十倍向上
する。しかる後熱酸化膜26を除去し第1図dの
工程と同様にアノード層となるp型層12側より
ライフタイムキラー原子であるAu原子(図中
点々で示す)を拡散する。最後に図示してないが
従来例と同様アノード層となるp型層12にアノ
ード電極、pベース層となるp型層13にゲート
電極、カソード層となるn型層15にカソート電
極を形成しててサイリスタ素子が得られる。 第3図a〜eは本発明の他のの実施例であつ
て、第1図に対応してサイリスタの製造工程を示
す工程断面図である。この第3図のa〜c迄は第
1図のa〜cと同様である。即ちまずn型Si基板
11の両側よりGaを拡散してアノード層となる
p型層12と後にゲート電極が形成されpベース
層となるp型層13とを形成してp−n−p構造
のSi基体11を得る(第3図a)。次にpベース
層となるp型層13上にリンガラス層14を形成
(デポジシヨン)する(第3図b)。この時通常ア
ノード層となるp型層12側を図示してないが
SiO2膜等で被覆して置く。このリンガラス層1
4形成時に、Si基体中に含む重金属及び外部にあ
る重金属がリンガラス層14に吸着する。従つて
この工程でSi基体特にpベース層となるp型層の
ライフタイムは、後に説明する如く数十倍向上す
る。この後リンガラス層14を除去し、Si基体1
1に含むリンを1200℃位の温度で5時間位拡散し
てカソード層となるn型層15を形成する(第3
図c)。このリンを拡散する工程で、従来例で述
べた如くSi基体表面近傍に吸引されていた重金属
がSi基体中に再拡散され、Si基体特にpベース層
となるp型層13のライフタイムが下がり、後に
説明(第5図)する如く元の値にもどつてしま
う。ここ迄が従来即ち第1図と同様な方法であ
る。次の工程が本発明の重要な工程である。即ち
リンをSi基体所謂るpベース層となるp型層13
に拡散した後、リンを透過しなおかつ基体にリン
が拡散されない厚さの低温酸化膜37をアノード
層となるp型層12に形成し、これをリンを含む
雰囲気中で熱処理する工程である(第3図d)。
例えばCVD法などを用いて低温酸化膜37を
5000Å形成し、リンを含む雰囲気中1000℃で1時
間の熱処理を行う。ここで低温酸化膜はアノード
層となるp型層12にのみ形成するとしたが、カ
ソード層となるn型層15に形成しても勿論問題
はなく、たとえば、プレーナー型素子などの如く
表面にp型層が露出しているような半導体素子に
おいては当然リンが半導体基体に拡散するのを防
ぐためにも両面に低温酸化膜を形成すべきであ
る。このようにリンを含む雰囲気中でシリコン基
体11を処理すると、リンの拡散工程で下がつた
ライフタイムが再び向上し、後に説明(第5図)
する如くリンの拡散直後の数十倍向上する。しか
る後低温酸化膜37を除去し第1図dの工程と同
様にアノード層となるp型層12側よりライフタ
イムキラー原子であるAu原子(図中点々で示
す)を拡散する。最後に図示してないが従来例と
同様アノード層となるp型層12にアノード電
極、pベース層となるp型層13にゲート電極、
カソード層となるn型層15にカゾード電極を形
成してサイリスタ素子が得られる。 第4図a〜eは本発明の他の実施例であつて、
第1図に対応してサイリスタの製造工程を示す工
程断面図である。この第4図のa〜c迄は第1図
のa〜cと同様である。即ちまずn型Si基体11
の両側よりGaを拡散してアノード層となるp型
層12と後にゲート電極が形成されpベース層と
なるp型層13とを形成してp−n−p構造のSi
基体11を得る(第4図a)。次にpベース層と
なるp型層13上にリンガラス層14を形成(デ
ポジシヨン)する(第4図b)この時通常アノー
ド層となるp型層12側を図示してないがSiO2
膜等で被覆して置く。このリンガラス層14形成
時に、Si基体中に含む重金属及び外部にある重金
属がリンガラス層14に吸着する。従つてこの工
程でSi基体特にpベース層となるp型層のライフ
タイムは、後に説明する如く数十倍向上する。こ
の後リンガラス層14除去し、Si基体11に含む
リンを1200℃位の温度で5時間位拡散してカソー
ド層となるn型層15を形成する(第4図c)。
このリンを拡散する工程で、従来例で述べた如く
Si基体表面近傍に吸引されていた重金属がSi基体
中に再拡散され、Si基体特にpベース層となるp
型層13のライフタイイムや下がり、後に説明
(第3図)する如く元の値にもどつてしまう。こ
こ迄が従来即ち第1図と同様な方法である。次に
工程が本発明の重要な工程である。即ちリンをSi
基体所謂るpベース層となるp型層13に拡散し
た後、リンを透過しなおかつ基体にリンが拡散さ
れない厚さの多結晶シリコン膜48をアノード層
となるp型層12に形成し、これをリンを含む雰
囲気中で熱処理する工程である(第2図d)。こ
こで多結晶シリコン膜はアノード層となるp型層
12にのみ形成するとしたが、カソード層となる
n型層15に形成しても勿論問題はなく、たとえ
ば、プレーナー型素子などの如く表面にp型層が
露出しているような半導体素子においては当然リ
ンが半導体基体に拡散するのを防ぐためにも両面
に多結晶シリコン膜を形成すべきである。このよ
うにリンを含む雰囲気中でシリコン基体11を処
理すると、リンの拡散工程で下がつたライフタイ
ムが再び向上し、後に説明(第3図)する如くリ
ンの拡散直後の数十倍向上する。しかる後多結晶
シリコン膜48を除去し第1図dのの工程と同様
にアノード層となるp型層12側よりライフタイ
ムキラー原子であるAu原子(図中点々で示す)
を拡散する。最後に図示していないが従来例と同
様アノード層となるp型層12にアノード電極、
pベース層となるp型層13にゲート電極、カソ
ード層となるn型層15にカソード電極を形成し
てサイリスタ素子が得られる。 このようにして得られたサイリスタ素子は、従
来即ち第1図a〜dのようにして得られたサイリ
スタ素子に比べ、Si基体特にpベース層となるp
型層のライフタイムが高く良好なスイツチング特
性を有するようになる。 次に、上記実施例の如く得られたサイリスタ素
子のSi基体即ちpベース層となるp型層13のラ
イフタイムが、従来即ち第1図a〜dのようにし
て得られたサイリスタ素子のpベース層となるp
型層13のライフタイムより、具体的にどの程度
良好であるかを第2図の実施例を用いて第5図を
参照して説明する。この第5図は従来の第1図a
〜d及び本発明一実施例の第2図a〜eに対応の
a′〜d′,a″〜e″に対するサイリスタ素子のnベー
ス層となるn型層11のライフタイム(μsec)
を示した曲線図で、点線が従来の場合、実線が本
発明一実施例の場合である。この第5図から明ら
かなように、従来の場合はSi基体のnベース層と
なるn型層のライフタムが0.6〜1.1μsec・位
で、一方本発明の一実施例の場合はn型層のライ
フタイムが1.1〜1.3μsec・位であつた。即ち従
来の場合は目標値の1.2μsec.にみたないものが
多く且つバラツキが大きかつた。これに対し本発
明の一実施例の場合は目標値の値にほとんど達成
し且つバラツキも少なかつた。このようにライフ
タイムが目標値にほとんど達成し且つバラツキも
少なく(再現性が良い)なつた理由としては、上
述した如くリンを拡散した後に再びリンを透過す
る薄膜でマスクしたシリコン半導体基体11をリ
ンを含む雰囲気中で熱処理することによつて、Si
基体中に再拡散された重金属及び外部の重金属が
再び雰囲気中のリンによつて吸着され、この後に
850℃位の温度で金拡散を施しても、リンを拡散
する直後のSi基体中の重金属が少なくらる為であ
る。なお第5図におけるライフタイムの測定は闘
ダイオード電圧降下法によつて行つたもので、又
この第5図に示すのは700℃上の熱処理工程を有
する所のライフタイムの変化である。このように
nベース層となるn型層のライフタイムはほぼ目
標値になるが、pベース層となるp型層13ライ
フタイムは残念ながら直接測定する手段が現在の
ところ見当らないが、n型層のライフタイムから
計算により求める方法や素子特性から類推する方
法により十分に判る。よく用いられる計算式は
子或いはバイポーラ集積回路(以下バイポーラ
ICと称する)等の半導体素子の製造方法に関す
る。 一般にトランジスタ、サイリスタ或いはバイポ
ーラIC等の半導体素子は主として高速性、高利
得及び低熱損失が要求される。特に個別素子に
は、応用装置の小型化、大容量化の為に上記性能
の他に高電流、高耐圧が要求される。これらの性
能は素子の内部の構成で決まることが多く、それ
らの性能の間には各々トレードオフの関係があ
る。例えば高速性を改良するには中性領域のライ
フタイムを低くし、各半導体層の厚さを小さくす
る必要があるが、ライフタイムを低くすると電流
利得が下がり、オン電圧が増加して熱損失の増加
を招き、また半導体層の厚さを小さくすると高耐
圧が得られないというように性能の間に各々トレ
ードオフの関係がある。そして実際、半導体素子
は用途に応じて各特性間のトレードオフ点の最適
化を行なつている。 しかし素子のパラメータの中にはトレードオフ
関係外のものもあり、例えば制御電極を有する半
導体層内の少数キヤリアライフタイムは、高けれ
ば高い程この層をベースとするトランジスタの電
流増幅率が増加し、スイツチング性能が向上する
と共にオン電圧が低くなり、さらにリーク電流も
減少するというように素子性能がほとんど改善さ
れる。従つて個別素子或いはバイポーラIC等の
半導体素子においては一般に半導体基体のキヤリ
アライフタイムをでき限り高くすることが望まし
い。 しかしながら実際の製造プロセスでは半導体基
体に不純物を導入するために、拡散等の1000℃以
上の高温熱処理が行われることによつて、熱処理
中に容器から混入する重金属や熱処理瞳によつて
半導体基体に生ずる熱ひずみのにより、キヤリア
のトラツプ準位が作られ、キヤリアライフタイム
を低くしている。この現象は、ライフタイムキラ
ー原子の拡散のような意識的なライフタイム制御
と異なり、素子性能の劣化や素子製造の再現性の
低下を引き起す主因となつてきた。 この問題の解決法の一つとしてリンゲツター法
が良く知られている。これはリン化合物を半導体
基体上に形成(デポジシヨン)し、リン化合物の
リンを半導体基体中に拡散する時に、半導体基体
中に含まれるFe,Cuなどの重金属が熱によつて
拡散し、半導体基体上のリン化合物層に吸着さ
れ、その結果半導体基体中の重金属が減少し、ラ
イフタイムが高くなるという効果を利用したもの
である。このリンゲツター効果を利用した方法
を、第1図a〜dを参照して具体的に説明する。
この第1図a〜dに示すのは個別素子の一つサイ
リスタの製造工程の一例である。まずn型Si基板
11の両側より例えばGaを拡散してアノード層
となるp型層12と後にゲート電極が形成されp
ベース層となるp型層13とを形成してp−n−
p構造のSi基体11を得る(第1図a)。次にp
ベース層となるp型層13上にリンガラス層14
を形成(デポジシヨン)する(第1図b)。この
リンガラス層14形成時に、Si基体中に含む重金
属及び外部にある重金属がリンガラス層14に吸
着する。この後リンガラス層14を除去し、Si基
体11表面近傍に含むリンを拡散してカソード層
となるn型層15を形成する(第1図c)。なお
この工程でリンガラス層14を除去した後にリン
を拡散するのはカソード層となるn型層の表面濃
度、深さを制御する為である。しかる後アノード
層となるp型層12側よりライフタイムキラー原
子(図中点々で示す)を拡散する(第1図d)。
最後に図示してないが、アノード層となるp層1
2にアノード電極、pベース層となるp型層13
にゲート電極、カソード層となるn型層15にカ
ソード電極を形成してサイリスタ素子が得られ
る。 このようにして得られたサイリスタ素子は、リ
ンゲツター効果を利用している為、、Si基体11
中の重金属の量が減少しライフタイムが向上す
る。しかしながらライフタイムが向上するのは、
わずかであつて、結果的にリンゲツター効果を利
用しない方法のサイリスタとほとんど変りがな
い。この理由として考えられることは、リンを拡
散する時にリンガラス層14が形成されていない
為、Si基体11表面付近に吸引された重金属が、
リンを拡散する時に再拡散され、Si基体11中に
侵入する為である。このようにリンガラス層の形
成(デポジシヨン)時に一度ライフタイムを上げ
て置きながら、リンの拡散時にキヤリアライフタ
イムを下げるという製造工程における致命的な欠
点があつた。 本発明は上記した欠点に鑑みなされたもので、
キヤリアライフタイムを高くし諸特性を良くした
半導体素子の製造方法を提供するものである。 即ち本発明は半導体基体中にリン(n型不純
物)を拡散した後、該半導体基体の少なくとも一
方の面にリンを透過し、且つ半導体基体にリンが
拡散されない厚さの薄膜を形成し、しかる後半導
体基体をリンを含む雰囲気中で熱処理して再びラ
イフタイムを向上せしめる方法である。 以下図面を参照して本発明の一実施例を説明す
る。第2図a〜eは本発明の一実施例であつて、
第1図に対応してサイリスタの製造工程を示す工
程断面図である。こ第2図のa〜c迄は第1図の
a〜cと同様である。即ちまずn型Si基板11の
両側よりGaを拡散してアノード層となるp型層
12と後にゲート電極が形成されpベース層とな
るるp型層13とを形成してp−n−p構造のSi
基体11を得る(第2図a)。次にpベース層と
なるp型層13上にリンガラス層14を形成(デ
ポジシヨン)する(第2図b)。この時通常アノ
ード層となるp型層12側を図示してないが
SiO2膜等で被覆して置く。このリンガラス層1
4形成時に、Si基体中に含む重金属及び外部にあ
る重金属がリンガラス層14に吸着する。従つて
この工程でSi基体特にpベース層となるp型層の
ライフタイムは、後に説明する如く数十倍向上す
る。この後リンガラス層14を除去し、Si基体1
1に含むリンを1200℃位の温度で5時間位拡散し
てカソード層となるn型層15を形成する(第2
図c)。このリンを拡散する工程で、従来例で述
べた如くSi基体表面近傍に吸引されていた重金属
がSi基体中に再拡散され、Si基体特にpベース層
となるp型層13のライフタムが下がり、後に説
明(第5図)する如く元の値にもどつてしまう。
ここ迄が従来即ち第1図と同様な方法である。次
の工程が本発明の重要な工程である。即ちリンを
をSi基体所謂るpベース層となるp型層13に拡
散した後、リンを透過しなおかつ基体にリンが拡
散されない厚さの熱酸化膜26をアノード層とな
るp型層12に形成し、これをリンを含む雰囲気
中で熱処理する工程である(第2図d)。例えば
熱酸化膜26を5000Å形成しリンを含む雰囲気中
1000℃で1時間の熱処理を行う。ここで熱酸化膜
はアノード層となるp型層12にのみ形成すると
したが、カソード層となるn型層15に形成して
も勿論問題はなく。たとえば、プレーナー型素子
などの如く表面にp型層が露出しているような半
導体素子においては当然リンが半導体基体に拡散
するのを防ぐためにも両面に熱酸化膜を形成すべ
きである。このようにリンを含む雰囲気中でシリ
コン基体11を処理すると、、リンの拡散工程で
下がつたライフタイムが再び向上し、後に説明
(第5図)する如くリンの拡散直後の数十倍向上
する。しかる後熱酸化膜26を除去し第1図dの
工程と同様にアノード層となるp型層12側より
ライフタイムキラー原子であるAu原子(図中
点々で示す)を拡散する。最後に図示してないが
従来例と同様アノード層となるp型層12にアノ
ード電極、pベース層となるp型層13にゲート
電極、カソード層となるn型層15にカソート電
極を形成しててサイリスタ素子が得られる。 第3図a〜eは本発明の他のの実施例であつ
て、第1図に対応してサイリスタの製造工程を示
す工程断面図である。この第3図のa〜c迄は第
1図のa〜cと同様である。即ちまずn型Si基板
11の両側よりGaを拡散してアノード層となる
p型層12と後にゲート電極が形成されpベース
層となるp型層13とを形成してp−n−p構造
のSi基体11を得る(第3図a)。次にpベース
層となるp型層13上にリンガラス層14を形成
(デポジシヨン)する(第3図b)。この時通常ア
ノード層となるp型層12側を図示してないが
SiO2膜等で被覆して置く。このリンガラス層1
4形成時に、Si基体中に含む重金属及び外部にあ
る重金属がリンガラス層14に吸着する。従つて
この工程でSi基体特にpベース層となるp型層の
ライフタイムは、後に説明する如く数十倍向上す
る。この後リンガラス層14を除去し、Si基体1
1に含むリンを1200℃位の温度で5時間位拡散し
てカソード層となるn型層15を形成する(第3
図c)。このリンを拡散する工程で、従来例で述
べた如くSi基体表面近傍に吸引されていた重金属
がSi基体中に再拡散され、Si基体特にpベース層
となるp型層13のライフタイムが下がり、後に
説明(第5図)する如く元の値にもどつてしま
う。ここ迄が従来即ち第1図と同様な方法であ
る。次の工程が本発明の重要な工程である。即ち
リンをSi基体所謂るpベース層となるp型層13
に拡散した後、リンを透過しなおかつ基体にリン
が拡散されない厚さの低温酸化膜37をアノード
層となるp型層12に形成し、これをリンを含む
雰囲気中で熱処理する工程である(第3図d)。
例えばCVD法などを用いて低温酸化膜37を
5000Å形成し、リンを含む雰囲気中1000℃で1時
間の熱処理を行う。ここで低温酸化膜はアノード
層となるp型層12にのみ形成するとしたが、カ
ソード層となるn型層15に形成しても勿論問題
はなく、たとえば、プレーナー型素子などの如く
表面にp型層が露出しているような半導体素子に
おいては当然リンが半導体基体に拡散するのを防
ぐためにも両面に低温酸化膜を形成すべきであ
る。このようにリンを含む雰囲気中でシリコン基
体11を処理すると、リンの拡散工程で下がつた
ライフタイムが再び向上し、後に説明(第5図)
する如くリンの拡散直後の数十倍向上する。しか
る後低温酸化膜37を除去し第1図dの工程と同
様にアノード層となるp型層12側よりライフタ
イムキラー原子であるAu原子(図中点々で示
す)を拡散する。最後に図示してないが従来例と
同様アノード層となるp型層12にアノード電
極、pベース層となるp型層13にゲート電極、
カソード層となるn型層15にカゾード電極を形
成してサイリスタ素子が得られる。 第4図a〜eは本発明の他の実施例であつて、
第1図に対応してサイリスタの製造工程を示す工
程断面図である。この第4図のa〜c迄は第1図
のa〜cと同様である。即ちまずn型Si基体11
の両側よりGaを拡散してアノード層となるp型
層12と後にゲート電極が形成されpベース層と
なるp型層13とを形成してp−n−p構造のSi
基体11を得る(第4図a)。次にpベース層と
なるp型層13上にリンガラス層14を形成(デ
ポジシヨン)する(第4図b)この時通常アノー
ド層となるp型層12側を図示してないがSiO2
膜等で被覆して置く。このリンガラス層14形成
時に、Si基体中に含む重金属及び外部にある重金
属がリンガラス層14に吸着する。従つてこの工
程でSi基体特にpベース層となるp型層のライフ
タイムは、後に説明する如く数十倍向上する。こ
の後リンガラス層14除去し、Si基体11に含む
リンを1200℃位の温度で5時間位拡散してカソー
ド層となるn型層15を形成する(第4図c)。
このリンを拡散する工程で、従来例で述べた如く
Si基体表面近傍に吸引されていた重金属がSi基体
中に再拡散され、Si基体特にpベース層となるp
型層13のライフタイイムや下がり、後に説明
(第3図)する如く元の値にもどつてしまう。こ
こ迄が従来即ち第1図と同様な方法である。次に
工程が本発明の重要な工程である。即ちリンをSi
基体所謂るpベース層となるp型層13に拡散し
た後、リンを透過しなおかつ基体にリンが拡散さ
れない厚さの多結晶シリコン膜48をアノード層
となるp型層12に形成し、これをリンを含む雰
囲気中で熱処理する工程である(第2図d)。こ
こで多結晶シリコン膜はアノード層となるp型層
12にのみ形成するとしたが、カソード層となる
n型層15に形成しても勿論問題はなく、たとえ
ば、プレーナー型素子などの如く表面にp型層が
露出しているような半導体素子においては当然リ
ンが半導体基体に拡散するのを防ぐためにも両面
に多結晶シリコン膜を形成すべきである。このよ
うにリンを含む雰囲気中でシリコン基体11を処
理すると、リンの拡散工程で下がつたライフタイ
ムが再び向上し、後に説明(第3図)する如くリ
ンの拡散直後の数十倍向上する。しかる後多結晶
シリコン膜48を除去し第1図dのの工程と同様
にアノード層となるp型層12側よりライフタイ
ムキラー原子であるAu原子(図中点々で示す)
を拡散する。最後に図示していないが従来例と同
様アノード層となるp型層12にアノード電極、
pベース層となるp型層13にゲート電極、カソ
ード層となるn型層15にカソード電極を形成し
てサイリスタ素子が得られる。 このようにして得られたサイリスタ素子は、従
来即ち第1図a〜dのようにして得られたサイリ
スタ素子に比べ、Si基体特にpベース層となるp
型層のライフタイムが高く良好なスイツチング特
性を有するようになる。 次に、上記実施例の如く得られたサイリスタ素
子のSi基体即ちpベース層となるp型層13のラ
イフタイムが、従来即ち第1図a〜dのようにし
て得られたサイリスタ素子のpベース層となるp
型層13のライフタイムより、具体的にどの程度
良好であるかを第2図の実施例を用いて第5図を
参照して説明する。この第5図は従来の第1図a
〜d及び本発明一実施例の第2図a〜eに対応の
a′〜d′,a″〜e″に対するサイリスタ素子のnベー
ス層となるn型層11のライフタイム(μsec)
を示した曲線図で、点線が従来の場合、実線が本
発明一実施例の場合である。この第5図から明ら
かなように、従来の場合はSi基体のnベース層と
なるn型層のライフタムが0.6〜1.1μsec・位
で、一方本発明の一実施例の場合はn型層のライ
フタイムが1.1〜1.3μsec・位であつた。即ち従
来の場合は目標値の1.2μsec.にみたないものが
多く且つバラツキが大きかつた。これに対し本発
明の一実施例の場合は目標値の値にほとんど達成
し且つバラツキも少なかつた。このようにライフ
タイムが目標値にほとんど達成し且つバラツキも
少なく(再現性が良い)なつた理由としては、上
述した如くリンを拡散した後に再びリンを透過す
る薄膜でマスクしたシリコン半導体基体11をリ
ンを含む雰囲気中で熱処理することによつて、Si
基体中に再拡散された重金属及び外部の重金属が
再び雰囲気中のリンによつて吸着され、この後に
850℃位の温度で金拡散を施しても、リンを拡散
する直後のSi基体中の重金属が少なくらる為であ
る。なお第5図におけるライフタイムの測定は闘
ダイオード電圧降下法によつて行つたもので、又
この第5図に示すのは700℃上の熱処理工程を有
する所のライフタイムの変化である。このように
nベース層となるn型層のライフタイムはほぼ目
標値になるが、pベース層となるp型層13ライ
フタイムは残念ながら直接測定する手段が現在の
ところ見当らないが、n型層のライフタイムから
計算により求める方法や素子特性から類推する方
法により十分に判る。よく用いられる計算式は
【式】で、τPB(X)はp型層の
深さの関数であるライフタイム、τNBはn型層1
1のライフタイム、CNBはn型層11の不純物濃
度、CPB(X)はp型層13の深さの関数である不
純物濃度を各々表わす。p型層の平均的なライフ
タイムPBは
1のライフタイム、CNBはn型層11の不純物濃
度、CPB(X)はp型層13の深さの関数である不
純物濃度を各々表わす。p型層の平均的なライフ
タイムPBは
【式】を用いれば簡単
に見積れる。ここでPBはp型層の平均不純物で
ある。 第5図に示した実験に用いた試料はCNB=4×
1013cm-3・PB=4×1017cm-3であるからPB=
τNB/100となるから、第5図に示すn型層のラ
イフタイムを1/100にすればp型層のライフタ
イムが得られる。ただし、金拡散工程におけるラ
イフタイムは、上記の関係式を用いることはでき
ず、選択的に金拡散されるn型層のライフタイム
は前工程より下がるが、金拡散の影響が殆ど及ば
ないp型層のライフタイムは前工程の値が殆ど維
持されることになる。 従つて第5図によれば、本発明のp型層ライフ
タイムは従来例に比べて約40倍もの大きさにな
る。なお本発明のリンを含む雰囲気での熱処理温
度はリンのゲツター効果を考慮すると700−1200
℃の範囲が適当である。 第6図にサイリスタの順方向阻止特性を従来a
と本発明の一実施例bとを比較して示し、第7図
に順方向導通特性を同様に従来aと本発明の一実
施例とを比較して示す。このうち第6図からは順
方向阻止電圧が本発明の一実施例の方法が従来
(第1図)方法に比べ、約2倍増加することが判
り、第7図からはアノード電流1000Aでのオン電
圧が約1/2に減少していることが判る。以上説明
したように本発明によれば、スイツチング特性
(時間的)を少し良く(複数個並列接続した場合
は上記したような作用効果がある)し、高耐圧化
及び低熱損失化が可能となり、さらに製造工程に
おける再現性と制御範囲が改善される。 以上第2図の実施例を用いて説明したが第3
図、第4図の実施例においても同様である。 なお、上記実施例において、サイリスタに適用
したが、本発明の方法はトランジスタ、GTO或
いは光サイリスタ等の固別素子、またバイポーラ
IC等のバイポーラ半導体素子に適用できること
は勿論である。また上記実施例において、金拡散
前の熱処理工程で代表的なものだけを考えたが、
本発明の方法は、リン拡散工程とライフタイムキ
ラー拡散工程との間に、熱酸化工程、p型拡散工
程、CVD工程等何等かの熱処理工程が介在して
も本発明の作用効果は損われない。 さらに上記実施例において、金拡散を施したサ
イリスタについて適用したが、金拡散を施さない
バイポーラ半導体素子についても同様に適用でき
る。
ある。 第5図に示した実験に用いた試料はCNB=4×
1013cm-3・PB=4×1017cm-3であるからPB=
τNB/100となるから、第5図に示すn型層のラ
イフタイムを1/100にすればp型層のライフタ
イムが得られる。ただし、金拡散工程におけるラ
イフタイムは、上記の関係式を用いることはでき
ず、選択的に金拡散されるn型層のライフタイム
は前工程より下がるが、金拡散の影響が殆ど及ば
ないp型層のライフタイムは前工程の値が殆ど維
持されることになる。 従つて第5図によれば、本発明のp型層ライフ
タイムは従来例に比べて約40倍もの大きさにな
る。なお本発明のリンを含む雰囲気での熱処理温
度はリンのゲツター効果を考慮すると700−1200
℃の範囲が適当である。 第6図にサイリスタの順方向阻止特性を従来a
と本発明の一実施例bとを比較して示し、第7図
に順方向導通特性を同様に従来aと本発明の一実
施例とを比較して示す。このうち第6図からは順
方向阻止電圧が本発明の一実施例の方法が従来
(第1図)方法に比べ、約2倍増加することが判
り、第7図からはアノード電流1000Aでのオン電
圧が約1/2に減少していることが判る。以上説明
したように本発明によれば、スイツチング特性
(時間的)を少し良く(複数個並列接続した場合
は上記したような作用効果がある)し、高耐圧化
及び低熱損失化が可能となり、さらに製造工程に
おける再現性と制御範囲が改善される。 以上第2図の実施例を用いて説明したが第3
図、第4図の実施例においても同様である。 なお、上記実施例において、サイリスタに適用
したが、本発明の方法はトランジスタ、GTO或
いは光サイリスタ等の固別素子、またバイポーラ
IC等のバイポーラ半導体素子に適用できること
は勿論である。また上記実施例において、金拡散
前の熱処理工程で代表的なものだけを考えたが、
本発明の方法は、リン拡散工程とライフタイムキ
ラー拡散工程との間に、熱酸化工程、p型拡散工
程、CVD工程等何等かの熱処理工程が介在して
も本発明の作用効果は損われない。 さらに上記実施例において、金拡散を施したサ
イリスタについて適用したが、金拡散を施さない
バイポーラ半導体素子についても同様に適用でき
る。
第1図a〜dは従来のスイツチング素子の製造
方法を説明するための工程断面図、第2図a〜e
は本発明の一実施例を説明するための工程断面
図、第3図a〜e及び第4図a〜eは本発明の他
の実施を説明するための工程断面図、第5図は第
1図の製造工程に対応したライフタイムの変化と
第2図の製造工程に対応したライフタイムの変化
とを対比して示した曲線図、第6図は本発明の一
実施例(第2図)の順方向阻止特性bと従来(第
1図)の順方向阻止特性aを対比して示した図、
第7図は本発明の一実施例(第2図)の順方向導
通特性と従来(第1図)の順方向導通特性を対比
して示した図である。 11……n型Si基体、11……Si基体、12…
…アノード層となるp型層、13……pベース層
となるp型層、14……リンガラス層、15……
カソード層となるn型層、26……熱酸化膜、3
7……低温酸化膜、48……多結晶シリコン膜。
方法を説明するための工程断面図、第2図a〜e
は本発明の一実施例を説明するための工程断面
図、第3図a〜e及び第4図a〜eは本発明の他
の実施を説明するための工程断面図、第5図は第
1図の製造工程に対応したライフタイムの変化と
第2図の製造工程に対応したライフタイムの変化
とを対比して示した曲線図、第6図は本発明の一
実施例(第2図)の順方向阻止特性bと従来(第
1図)の順方向阻止特性aを対比して示した図、
第7図は本発明の一実施例(第2図)の順方向導
通特性と従来(第1図)の順方向導通特性を対比
して示した図である。 11……n型Si基体、11……Si基体、12…
…アノード層となるp型層、13……pベース層
となるp型層、14……リンガラス層、15……
カソード層となるn型層、26……熱酸化膜、3
7……低温酸化膜、48……多結晶シリコン膜。
Claims (1)
- 【特許請求の範囲】 1 少なくとも1つのpn接合を有する半導体基
板の少なくとも一方の面にリンを透過し且つ前記
基体にリンが拡散されない厚さの薄膜を形成する
工程と、該工程により得られた半導体基体の両面
からリンを含む雰囲気中で熱処理する工程と、該
工程終了後前記薄膜の一部あるいは全部を除去す
る工程とを備えたことを特徴とする半導体素子の
製造方法。 2 半導体基体の少なくとも一方の面に形成する
薄膜が熱酸化膜であることを特徴とする特許請求
の範囲第1項記載の半導体素子の製造方法。 3 半導体基体の少なくとも一方の面に形成する
薄膜が低温酸化膜であることを特徴とする特許請
求の範囲第1項記載の半導体素子の製造方法。 4 半導体基体の少なくとも一方の面に形成する
薄膜が多結晶シリコン膜であることを特徴とする
特許請求の範囲第1項記載の半導体素子の製造方
法。 5 前記リンの熱処理工程の温度が700〜1200℃
であることを特徴とする特許請求の範囲第1項記
載の半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15430979A JPS5678128A (en) | 1979-11-30 | 1979-11-30 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15430979A JPS5678128A (en) | 1979-11-30 | 1979-11-30 | Manufacture of semiconductor element |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5678128A JPS5678128A (en) | 1981-06-26 |
JPS6119104B2 true JPS6119104B2 (ja) | 1986-05-15 |
Family
ID=15581292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15430979A Granted JPS5678128A (en) | 1979-11-30 | 1979-11-30 | Manufacture of semiconductor element |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5678128A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05346102A (ja) * | 1992-06-11 | 1993-12-27 | Sailor Pen Co Ltd:The | 垂直エアシリンダの制御方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4826993B2 (ja) * | 2004-04-22 | 2011-11-30 | 信越半導体株式会社 | p型シリコン単結晶ウェーハの製造方法 |
-
1979
- 1979-11-30 JP JP15430979A patent/JPS5678128A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05346102A (ja) * | 1992-06-11 | 1993-12-27 | Sailor Pen Co Ltd:The | 垂直エアシリンダの制御方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS5678128A (en) | 1981-06-26 |
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