JPS6119104B2 - - Google Patents
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- JPS6119104B2 JPS6119104B2 JP15430979A JP15430979A JPS6119104B2 JP S6119104 B2 JPS6119104 B2 JP S6119104B2 JP 15430979 A JP15430979 A JP 15430979A JP 15430979 A JP15430979 A JP 15430979A JP S6119104 B2 JPS6119104 B2 JP S6119104B2
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Classifications
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Description
本発明はトランジスタ、サイリスタ等の個別素
子或いはバイポーラ集積回路（以下バイポーラ
ICと称する）等の半導体素子の製造方法に関す
る。 一般にトランジスタ、サイリスタ或いはバイポ
ーラIC等の半導体素子は主として高速性、高利
得及び低熱損失が要求される。特に個別素子に
は、応用装置の小型化、大容量化の為に上記性能
の他に高電流、高耐圧が要求される。これらの性
能は素子の内部の構成で決まることが多く、それ
らの性能の間には各々トレードオフの関係があ
る。例えば高速性を改良するには中性領域のライ
フタイムを低くし、各半導体層の厚さを小さくす
る必要があるが、ライフタイムを低くすると電流
利得が下がり、オン電圧が増加して熱損失の増加
を招き、また半導体層の厚さを小さくすると高耐
圧が得られないというように性能の間に各々トレ
ードオフの関係がある。そして実際、半導体素子
は用途に応じて各特性間のトレードオフ点の最適
化を行なつている。 しかし素子のパラメータの中にはトレードオフ
関係外のものもあり、例えば制御電極を有する半
導体層内の少数キヤリアライフタイムは、高けれ
ば高い程この層をベースとするトランジスタの電
流増幅率が増加し、スイツチング性能が向上する
と共にオン電圧が低くなり、さらにリーク電流も
減少するというように素子性能がほとんど改善さ
れる。従つて個別素子或いはバイポーラIC等の
半導体素子においては一般に半導体基体のキヤリ
アライフタイムをでき限り高くすることが望まし
い。 しかしながら実際の製造プロセスでは半導体基
体に不純物を導入するために、拡散等の1000℃以
上の高温熱処理が行われることによつて、熱処理
中に容器から混入する重金属や熱処理瞳によつて
半導体基体に生ずる熱ひずみのにより、キヤリア
のトラツプ準位が作られ、キヤリアライフタイム
を低くしている。この現象は、ライフタイムキラ
ー原子の拡散のような意識的なライフタイム制御
と異なり、素子性能の劣化や素子製造の再現性の
低下を引き起す主因となつてきた。 この問題の解決法の一つとしてリンゲツター法
が良く知られている。これはリン化合物を半導体
基体上に形成（デポジシヨン）し、リン化合物の
リンを半導体基体中に拡散する時に、半導体基体
中に含まれるFe，Cuなどの重金属が熱によつて
拡散し、半導体基体上のリン化合物層に吸着さ
れ、その結果半導体基体中の重金属が減少し、ラ
イフタイムが高くなるという効果を利用したもの
である。このリンゲツター効果を利用した方法
を、第１図ａ〜ｄを参照して具体的に説明する。
この第１図ａ〜ｄに示すのは個別素子の一つサイ
リスタの製造工程の一例である。まずｎ型Si基板
１１の両側より例えばGaを拡散してアノード層
となるｐ型層１２と後にゲート電極が形成されｐ
ベース層となるｐ型層１３とを形成してｐ−ｎ−
ｐ構造のSi基体１１を得る（第１図ａ）。次にｐ
ベース層となるｐ型層１３上にリンガラス層１４
を形成（デポジシヨン）する（第１図ｂ）。この
リンガラス層１４形成時に、Si基体中に含む重金
属及び外部にある重金属がリンガラス層１４に吸
着する。この後リンガラス層１４を除去し、Si基
体１１表面近傍に含むリンを拡散してカソード層
となるｎ型層１５を形成する（第１図ｃ）。なお
この工程でリンガラス層１４を除去した後にリン
を拡散するのはカソード層となるｎ型層の表面濃
度、深さを制御する為である。しかる後アノード
層となるｐ型層１２側よりライフタイムキラー原
子（図中点々で示す）を拡散する（第１図ｄ）。
最後に図示してないが、アノード層となるｐ層１
２にアノード電極、ｐベース層となるｐ型層１３
にゲート電極、カソード層となるｎ型層１５にカ
ソード電極を形成してサイリスタ素子が得られ
る。 このようにして得られたサイリスタ素子は、リ
ンゲツター効果を利用している為、、Si基体１１
中の重金属の量が減少しライフタイムが向上す
る。しかしながらライフタイムが向上するのは、
わずかであつて、結果的にリンゲツター効果を利
用しない方法のサイリスタとほとんど変りがな
い。この理由として考えられることは、リンを拡
散する時にリンガラス層１４が形成されていない
為、Si基体１１表面付近に吸引された重金属が、
リンを拡散する時に再拡散され、Si基体１１中に
侵入する為である。このようにリンガラス層の形
成（デポジシヨン）時に一度ライフタイムを上げ
て置きながら、リンの拡散時にキヤリアライフタ
イムを下げるという製造工程における致命的な欠
点があつた。 本発明は上記した欠点に鑑みなされたもので、
キヤリアライフタイムを高くし諸特性を良くした
半導体素子の製造方法を提供するものである。 即ち本発明は半導体基体中にリン（ｎ型不純
物）を拡散した後、該半導体基体の少なくとも一
方の面にリンを透過し、且つ半導体基体にリンが
拡散されない厚さの薄膜を形成し、しかる後半導
体基体をリンを含む雰囲気中で熱処理して再びラ
イフタイムを向上せしめる方法である。 以下図面を参照して本発明の一実施例を説明す
る。第２図ａ〜ｅは本発明の一実施例であつて、
第１図に対応してサイリスタの製造工程を示す工
程断面図である。こ第２図のａ〜ｃ迄は第１図の
ａ〜ｃと同様である。即ちまずｎ型Si基板１１の
両側よりGaを拡散してアノード層となるｐ型層
１２と後にゲート電極が形成されｐベース層とな
るるｐ型層１３とを形成してｐ−ｎ−ｐ構造のSi
基体１１を得る（第２図ａ）。次にｐベース層と
なるｐ型層１３上にリンガラス層１４を形成（デ
ポジシヨン）する（第２図ｂ）。この時通常アノ
ード層となるｐ型層１２側を図示してないが
SiO2膜等で被覆して置く。このリンガラス層１
４形成時に、Si基体中に含む重金属及び外部にあ
る重金属がリンガラス層１４に吸着する。従つて
この工程でSi基体特にｐベース層となるｐ型層の
ライフタイムは、後に説明する如く数十倍向上す
る。この後リンガラス層１４を除去し、Si基体１
１に含むリンを1200℃位の温度で５時間位拡散し
てカソード層となるｎ型層１５を形成する（第２
図ｃ）。このリンを拡散する工程で、従来例で述
べた如くSi基体表面近傍に吸引されていた重金属
がSi基体中に再拡散され、Si基体特にｐベース層
となるｐ型層１３のライフタムが下がり、後に説
明（第５図）する如く元の値にもどつてしまう。
ここ迄が従来即ち第１図と同様な方法である。次
の工程が本発明の重要な工程である。即ちリンを
をSi基体所謂るｐベース層となるｐ型層１３に拡
散した後、リンを透過しなおかつ基体にリンが拡
散されない厚さの熱酸化膜２６をアノード層とな
るｐ型層１２に形成し、これをリンを含む雰囲気
中で熱処理する工程である（第２図ｄ）。例えば
熱酸化膜２６を5000Å形成しリンを含む雰囲気中
1000℃で１時間の熱処理を行う。ここで熱酸化膜
はアノード層となるｐ型層１２にのみ形成すると
したが、カソード層となるｎ型層１５に形成して
も勿論問題はなく。たとえば、プレーナー型素子
などの如く表面にｐ型層が露出しているような半
導体素子においては当然リンが半導体基体に拡散
するのを防ぐためにも両面に熱酸化膜を形成すべ
きである。このようにリンを含む雰囲気中でシリ
コン基体１１を処理すると、、リンの拡散工程で
下がつたライフタイムが再び向上し、後に説明
（第５図）する如くリンの拡散直後の数十倍向上
する。しかる後熱酸化膜２６を除去し第１図ｄの
工程と同様にアノード層となるｐ型層１２側より
ライフタイムキラー原子であるAu原子（図中
点々で示す）を拡散する。最後に図示してないが
従来例と同様アノード層となるｐ型層１２にアノ
ード電極、ｐベース層となるｐ型層１３にゲート
電極、カソード層となるｎ型層１５にカソート電
極を形成しててサイリスタ素子が得られる。 第３図ａ〜ｅは本発明の他のの実施例であつ
て、第１図に対応してサイリスタの製造工程を示
す工程断面図である。この第３図のａ〜ｃ迄は第
１図のａ〜ｃと同様である。即ちまずｎ型Si基板
１１の両側よりGaを拡散してアノード層となる
ｐ型層１２と後にゲート電極が形成されｐベース
層となるｐ型層１３とを形成してｐ−ｎ−ｐ構造
のSi基体１１を得る（第３図ａ）。次にｐベース
層となるｐ型層１３上にリンガラス層１４を形成
（デポジシヨン）する（第３図ｂ）。この時通常ア
ノード層となるｐ型層１２側を図示してないが
SiO2膜等で被覆して置く。このリンガラス層１
４形成時に、Si基体中に含む重金属及び外部にあ
る重金属がリンガラス層１４に吸着する。従つて
この工程でSi基体特にｐベース層となるｐ型層の
ライフタイムは、後に説明する如く数十倍向上す
る。この後リンガラス層１４を除去し、Si基体１
１に含むリンを1200℃位の温度で５時間位拡散し
てカソード層となるｎ型層１５を形成する（第３
図ｃ）。このリンを拡散する工程で、従来例で述
べた如くSi基体表面近傍に吸引されていた重金属
がSi基体中に再拡散され、Si基体特にｐベース層
となるｐ型層１３のライフタイムが下がり、後に
説明（第５図）する如く元の値にもどつてしま
う。ここ迄が従来即ち第１図と同様な方法であ
る。次の工程が本発明の重要な工程である。即ち
リンをSi基体所謂るｐベース層となるｐ型層１３
に拡散した後、リンを透過しなおかつ基体にリン
が拡散されない厚さの低温酸化膜３７をアノード
層となるｐ型層１２に形成し、これをリンを含む
雰囲気中で熱処理する工程である（第３図ｄ）。
例えばCVD法などを用いて低温酸化膜３７を
5000Å形成し、リンを含む雰囲気中1000℃で１時
間の熱処理を行う。ここで低温酸化膜はアノード
層となるｐ型層１２にのみ形成するとしたが、カ
ソード層となるｎ型層１５に形成しても勿論問題
はなく、たとえば、プレーナー型素子などの如く
表面にｐ型層が露出しているような半導体素子に
おいては当然リンが半導体基体に拡散するのを防
ぐためにも両面に低温酸化膜を形成すべきであ
る。このようにリンを含む雰囲気中でシリコン基
体１１を処理すると、リンの拡散工程で下がつた
ライフタイムが再び向上し、後に説明（第５図）
する如くリンの拡散直後の数十倍向上する。しか
る後低温酸化膜３７を除去し第１図ｄの工程と同
様にアノード層となるｐ型層１２側よりライフタ
イムキラー原子であるAu原子（図中点々で示
す）を拡散する。最後に図示してないが従来例と
同様アノード層となるｐ型層１２にアノード電
極、ｐベース層となるｐ型層１３にゲート電極、
カソード層となるｎ型層１５にカゾード電極を形
成してサイリスタ素子が得られる。 第４図ａ〜ｅは本発明の他の実施例であつて、
第１図に対応してサイリスタの製造工程を示す工
程断面図である。この第４図のａ〜ｃ迄は第１図
のａ〜ｃと同様である。即ちまずｎ型Si基体１１
の両側よりGaを拡散してアノード層となるｐ型
層１２と後にゲート電極が形成されｐベース層と
なるｐ型層１３とを形成してｐ−ｎ−ｐ構造のSi
基体１１を得る（第４図ａ）。次にｐベース層と
なるｐ型層１３上にリンガラス層１４を形成（デ
ポジシヨン）する（第４図ｂ）この時通常アノー
ド層となるｐ型層１２側を図示してないがSiO2
膜等で被覆して置く。このリンガラス層１４形成
時に、Si基体中に含む重金属及び外部にある重金
属がリンガラス層１４に吸着する。従つてこの工
程でSi基体特にｐベース層となるｐ型層のライフ
タイムは、後に説明する如く数十倍向上する。こ
の後リンガラス層１４除去し、Si基体１１に含む
リンを1200℃位の温度で５時間位拡散してカソー
ド層となるｎ型層１５を形成する（第４図ｃ）。
このリンを拡散する工程で、従来例で述べた如く
Si基体表面近傍に吸引されていた重金属がSi基体
中に再拡散され、Si基体特にｐベース層となるｐ
型層１３のライフタイイムや下がり、後に説明
（第３図）する如く元の値にもどつてしまう。こ
こ迄が従来即ち第１図と同様な方法である。次に
工程が本発明の重要な工程である。即ちリンをSi
基体所謂るｐベース層となるｐ型層１３に拡散し
た後、リンを透過しなおかつ基体にリンが拡散さ
れない厚さの多結晶シリコン膜４８をアノード層
となるｐ型層１２に形成し、これをリンを含む雰
囲気中で熱処理する工程である（第２図ｄ）。こ
こで多結晶シリコン膜はアノード層となるｐ型層
１２にのみ形成するとしたが、カソード層となる
ｎ型層１５に形成しても勿論問題はなく、たとえ
ば、プレーナー型素子などの如く表面にｐ型層が
露出しているような半導体素子においては当然リ
ンが半導体基体に拡散するのを防ぐためにも両面
に多結晶シリコン膜を形成すべきである。このよ
うにリンを含む雰囲気中でシリコン基体１１を処
理すると、リンの拡散工程で下がつたライフタイ
ムが再び向上し、後に説明（第３図）する如くリ
ンの拡散直後の数十倍向上する。しかる後多結晶
シリコン膜４８を除去し第１図ｄのの工程と同様
にアノード層となるｐ型層１２側よりライフタイ
ムキラー原子であるAu原子（図中点々で示す）
を拡散する。最後に図示していないが従来例と同
様アノード層となるｐ型層１２にアノード電極、
ｐベース層となるｐ型層１３にゲート電極、カソ
ード層となるｎ型層１５にカソード電極を形成し
てサイリスタ素子が得られる。 このようにして得られたサイリスタ素子は、従
来即ち第１図ａ〜ｄのようにして得られたサイリ
スタ素子に比べ、Si基体特にｐベース層となるｐ
型層のライフタイムが高く良好なスイツチング特
性を有するようになる。 次に、上記実施例の如く得られたサイリスタ素
子のSi基体即ちｐベース層となるｐ型層１３のラ
イフタイムが、従来即ち第１図ａ〜ｄのようにし
て得られたサイリスタ素子のｐベース層となるｐ
型層１３のライフタイムより、具体的にどの程度
良好であるかを第２図の実施例を用いて第５図を
参照して説明する。この第５図は従来の第１図ａ
〜ｄ及び本発明一実施例の第２図ａ〜ｅに対応の
a′〜d′，a″〜e″に対するサイリスタ素子のｎベー
ス層となるｎ型層１１のライフタイム（μsec）
を示した曲線図で、点線が従来の場合、実線が本
発明一実施例の場合である。この第５図から明ら
かなように、従来の場合はSi基体のｎベース層と
なるｎ型層のライフタムが0.6〜1.1μsec・位
で、一方本発明の一実施例の場合はｎ型層のライ
フタイムが1.1〜1.3μsec・位であつた。即ち従
来の場合は目標値の1.2μsec.にみたないものが
多く且つバラツキが大きかつた。これに対し本発
明の一実施例の場合は目標値の値にほとんど達成
し且つバラツキも少なかつた。このようにライフ
タイムが目標値にほとんど達成し且つバラツキも
少なく（再現性が良い）なつた理由としては、上
述した如くリンを拡散した後に再びリンを透過す
る薄膜でマスクしたシリコン半導体基体１１をリ
ンを含む雰囲気中で熱処理することによつて、Si
基体中に再拡散された重金属及び外部の重金属が
再び雰囲気中のリンによつて吸着され、この後に
850℃位の温度で金拡散を施しても、リンを拡散
する直後のSi基体中の重金属が少なくらる為であ
る。なお第５図におけるライフタイムの測定は闘
ダイオード電圧降下法によつて行つたもので、又
この第５図に示すのは700℃上の熱処理工程を有
する所のライフタイムの変化である。このように
ｎベース層となるｎ型層のライフタイムはほぼ目
標値になるが、ｐベース層となるｐ型層１３ライ
フタイムは残念ながら直接測定する手段が現在の
ところ見当らないが、ｎ型層のライフタイムから
計算により求める方法や素子特性から類推する方
法により十分に判る。よく用いられる計算式は
子或いはバイポーラ集積回路（以下バイポーラ
ICと称する）等の半導体素子の製造方法に関す
る。 一般にトランジスタ、サイリスタ或いはバイポ
ーラIC等の半導体素子は主として高速性、高利
得及び低熱損失が要求される。特に個別素子に
は、応用装置の小型化、大容量化の為に上記性能
の他に高電流、高耐圧が要求される。これらの性
能は素子の内部の構成で決まることが多く、それ
らの性能の間には各々トレードオフの関係があ
る。例えば高速性を改良するには中性領域のライ
フタイムを低くし、各半導体層の厚さを小さくす
る必要があるが、ライフタイムを低くすると電流
利得が下がり、オン電圧が増加して熱損失の増加
を招き、また半導体層の厚さを小さくすると高耐
圧が得られないというように性能の間に各々トレ
ードオフの関係がある。そして実際、半導体素子
は用途に応じて各特性間のトレードオフ点の最適
化を行なつている。 しかし素子のパラメータの中にはトレードオフ
関係外のものもあり、例えば制御電極を有する半
導体層内の少数キヤリアライフタイムは、高けれ
ば高い程この層をベースとするトランジスタの電
流増幅率が増加し、スイツチング性能が向上する
と共にオン電圧が低くなり、さらにリーク電流も
減少するというように素子性能がほとんど改善さ
れる。従つて個別素子或いはバイポーラIC等の
半導体素子においては一般に半導体基体のキヤリ
アライフタイムをでき限り高くすることが望まし
い。 しかしながら実際の製造プロセスでは半導体基
体に不純物を導入するために、拡散等の1000℃以
上の高温熱処理が行われることによつて、熱処理
中に容器から混入する重金属や熱処理瞳によつて
半導体基体に生ずる熱ひずみのにより、キヤリア
のトラツプ準位が作られ、キヤリアライフタイム
を低くしている。この現象は、ライフタイムキラ
ー原子の拡散のような意識的なライフタイム制御
と異なり、素子性能の劣化や素子製造の再現性の
低下を引き起す主因となつてきた。 この問題の解決法の一つとしてリンゲツター法
が良く知られている。これはリン化合物を半導体
基体上に形成（デポジシヨン）し、リン化合物の
リンを半導体基体中に拡散する時に、半導体基体
中に含まれるFe，Cuなどの重金属が熱によつて
拡散し、半導体基体上のリン化合物層に吸着さ
れ、その結果半導体基体中の重金属が減少し、ラ
イフタイムが高くなるという効果を利用したもの
である。このリンゲツター効果を利用した方法
を、第１図ａ〜ｄを参照して具体的に説明する。
この第１図ａ〜ｄに示すのは個別素子の一つサイ
リスタの製造工程の一例である。まずｎ型Si基板
１１の両側より例えばGaを拡散してアノード層
となるｐ型層１２と後にゲート電極が形成されｐ
ベース層となるｐ型層１３とを形成してｐ−ｎ−
ｐ構造のSi基体１１を得る（第１図ａ）。次にｐ
ベース層となるｐ型層１３上にリンガラス層１４
を形成（デポジシヨン）する（第１図ｂ）。この
リンガラス層１４形成時に、Si基体中に含む重金
属及び外部にある重金属がリンガラス層１４に吸
着する。この後リンガラス層１４を除去し、Si基
体１１表面近傍に含むリンを拡散してカソード層
となるｎ型層１５を形成する（第１図ｃ）。なお
この工程でリンガラス層１４を除去した後にリン
を拡散するのはカソード層となるｎ型層の表面濃
度、深さを制御する為である。しかる後アノード
層となるｐ型層１２側よりライフタイムキラー原
子（図中点々で示す）を拡散する（第１図ｄ）。
最後に図示してないが、アノード層となるｐ層１
２にアノード電極、ｐベース層となるｐ型層１３
にゲート電極、カソード層となるｎ型層１５にカ
ソード電極を形成してサイリスタ素子が得られ
る。 このようにして得られたサイリスタ素子は、リ
ンゲツター効果を利用している為、、Si基体１１
中の重金属の量が減少しライフタイムが向上す
る。しかしながらライフタイムが向上するのは、
わずかであつて、結果的にリンゲツター効果を利
用しない方法のサイリスタとほとんど変りがな
い。この理由として考えられることは、リンを拡
散する時にリンガラス層１４が形成されていない
為、Si基体１１表面付近に吸引された重金属が、
リンを拡散する時に再拡散され、Si基体１１中に
侵入する為である。このようにリンガラス層の形
成（デポジシヨン）時に一度ライフタイムを上げ
て置きながら、リンの拡散時にキヤリアライフタ
イムを下げるという製造工程における致命的な欠
点があつた。 本発明は上記した欠点に鑑みなされたもので、
キヤリアライフタイムを高くし諸特性を良くした
半導体素子の製造方法を提供するものである。 即ち本発明は半導体基体中にリン（ｎ型不純
物）を拡散した後、該半導体基体の少なくとも一
方の面にリンを透過し、且つ半導体基体にリンが
拡散されない厚さの薄膜を形成し、しかる後半導
体基体をリンを含む雰囲気中で熱処理して再びラ
イフタイムを向上せしめる方法である。 以下図面を参照して本発明の一実施例を説明す
る。第２図ａ〜ｅは本発明の一実施例であつて、
第１図に対応してサイリスタの製造工程を示す工
程断面図である。こ第２図のａ〜ｃ迄は第１図の
ａ〜ｃと同様である。即ちまずｎ型Si基板１１の
両側よりGaを拡散してアノード層となるｐ型層
１２と後にゲート電極が形成されｐベース層とな
るるｐ型層１３とを形成してｐ−ｎ−ｐ構造のSi
基体１１を得る（第２図ａ）。次にｐベース層と
なるｐ型層１３上にリンガラス層１４を形成（デ
ポジシヨン）する（第２図ｂ）。この時通常アノ
ード層となるｐ型層１２側を図示してないが
SiO2膜等で被覆して置く。このリンガラス層１
４形成時に、Si基体中に含む重金属及び外部にあ
る重金属がリンガラス層１４に吸着する。従つて
この工程でSi基体特にｐベース層となるｐ型層の
ライフタイムは、後に説明する如く数十倍向上す
る。この後リンガラス層１４を除去し、Si基体１
１に含むリンを1200℃位の温度で５時間位拡散し
てカソード層となるｎ型層１５を形成する（第２
図ｃ）。このリンを拡散する工程で、従来例で述
べた如くSi基体表面近傍に吸引されていた重金属
がSi基体中に再拡散され、Si基体特にｐベース層
となるｐ型層１３のライフタムが下がり、後に説
明（第５図）する如く元の値にもどつてしまう。
ここ迄が従来即ち第１図と同様な方法である。次
の工程が本発明の重要な工程である。即ちリンを
をSi基体所謂るｐベース層となるｐ型層１３に拡
散した後、リンを透過しなおかつ基体にリンが拡
散されない厚さの熱酸化膜２６をアノード層とな
るｐ型層１２に形成し、これをリンを含む雰囲気
中で熱処理する工程である（第２図ｄ）。例えば
熱酸化膜２６を5000Å形成しリンを含む雰囲気中
1000℃で１時間の熱処理を行う。ここで熱酸化膜
はアノード層となるｐ型層１２にのみ形成すると
したが、カソード層となるｎ型層１５に形成して
も勿論問題はなく。たとえば、プレーナー型素子
などの如く表面にｐ型層が露出しているような半
導体素子においては当然リンが半導体基体に拡散
するのを防ぐためにも両面に熱酸化膜を形成すべ
きである。このようにリンを含む雰囲気中でシリ
コン基体１１を処理すると、、リンの拡散工程で
下がつたライフタイムが再び向上し、後に説明
（第５図）する如くリンの拡散直後の数十倍向上
する。しかる後熱酸化膜２６を除去し第１図ｄの
工程と同様にアノード層となるｐ型層１２側より
ライフタイムキラー原子であるAu原子（図中
点々で示す）を拡散する。最後に図示してないが
従来例と同様アノード層となるｐ型層１２にアノ
ード電極、ｐベース層となるｐ型層１３にゲート
電極、カソード層となるｎ型層１５にカソート電
極を形成しててサイリスタ素子が得られる。 第３図ａ〜ｅは本発明の他のの実施例であつ
て、第１図に対応してサイリスタの製造工程を示
す工程断面図である。この第３図のａ〜ｃ迄は第
１図のａ〜ｃと同様である。即ちまずｎ型Si基板
１１の両側よりGaを拡散してアノード層となる
ｐ型層１２と後にゲート電極が形成されｐベース
層となるｐ型層１３とを形成してｐ−ｎ−ｐ構造
のSi基体１１を得る（第３図ａ）。次にｐベース
層となるｐ型層１３上にリンガラス層１４を形成
（デポジシヨン）する（第３図ｂ）。この時通常ア
ノード層となるｐ型層１２側を図示してないが
SiO2膜等で被覆して置く。このリンガラス層１
４形成時に、Si基体中に含む重金属及び外部にあ
る重金属がリンガラス層１４に吸着する。従つて
この工程でSi基体特にｐベース層となるｐ型層の
ライフタイムは、後に説明する如く数十倍向上す
る。この後リンガラス層１４を除去し、Si基体１
１に含むリンを1200℃位の温度で５時間位拡散し
てカソード層となるｎ型層１５を形成する（第３
図ｃ）。このリンを拡散する工程で、従来例で述
べた如くSi基体表面近傍に吸引されていた重金属
がSi基体中に再拡散され、Si基体特にｐベース層
となるｐ型層１３のライフタイムが下がり、後に
説明（第５図）する如く元の値にもどつてしま
う。ここ迄が従来即ち第１図と同様な方法であ
る。次の工程が本発明の重要な工程である。即ち
リンをSi基体所謂るｐベース層となるｐ型層１３
に拡散した後、リンを透過しなおかつ基体にリン
が拡散されない厚さの低温酸化膜３７をアノード
層となるｐ型層１２に形成し、これをリンを含む
雰囲気中で熱処理する工程である（第３図ｄ）。
例えばCVD法などを用いて低温酸化膜３７を
5000Å形成し、リンを含む雰囲気中1000℃で１時
間の熱処理を行う。ここで低温酸化膜はアノード
層となるｐ型層１２にのみ形成するとしたが、カ
ソード層となるｎ型層１５に形成しても勿論問題
はなく、たとえば、プレーナー型素子などの如く
表面にｐ型層が露出しているような半導体素子に
おいては当然リンが半導体基体に拡散するのを防
ぐためにも両面に低温酸化膜を形成すべきであ
る。このようにリンを含む雰囲気中でシリコン基
体１１を処理すると、リンの拡散工程で下がつた
ライフタイムが再び向上し、後に説明（第５図）
する如くリンの拡散直後の数十倍向上する。しか
る後低温酸化膜３７を除去し第１図ｄの工程と同
様にアノード層となるｐ型層１２側よりライフタ
イムキラー原子であるAu原子（図中点々で示
す）を拡散する。最後に図示してないが従来例と
同様アノード層となるｐ型層１２にアノード電
極、ｐベース層となるｐ型層１３にゲート電極、
カソード層となるｎ型層１５にカゾード電極を形
成してサイリスタ素子が得られる。 第４図ａ〜ｅは本発明の他の実施例であつて、
第１図に対応してサイリスタの製造工程を示す工
程断面図である。この第４図のａ〜ｃ迄は第１図
のａ〜ｃと同様である。即ちまずｎ型Si基体１１
の両側よりGaを拡散してアノード層となるｐ型
層１２と後にゲート電極が形成されｐベース層と
なるｐ型層１３とを形成してｐ−ｎ−ｐ構造のSi
基体１１を得る（第４図ａ）。次にｐベース層と
なるｐ型層１３上にリンガラス層１４を形成（デ
ポジシヨン）する（第４図ｂ）この時通常アノー
ド層となるｐ型層１２側を図示してないがSiO2
膜等で被覆して置く。このリンガラス層１４形成
時に、Si基体中に含む重金属及び外部にある重金
属がリンガラス層１４に吸着する。従つてこの工
程でSi基体特にｐベース層となるｐ型層のライフ
タイムは、後に説明する如く数十倍向上する。こ
の後リンガラス層１４除去し、Si基体１１に含む
リンを1200℃位の温度で５時間位拡散してカソー
ド層となるｎ型層１５を形成する（第４図ｃ）。
このリンを拡散する工程で、従来例で述べた如く
Si基体表面近傍に吸引されていた重金属がSi基体
中に再拡散され、Si基体特にｐベース層となるｐ
型層１３のライフタイイムや下がり、後に説明
（第３図）する如く元の値にもどつてしまう。こ
こ迄が従来即ち第１図と同様な方法である。次に
工程が本発明の重要な工程である。即ちリンをSi
基体所謂るｐベース層となるｐ型層１３に拡散し
た後、リンを透過しなおかつ基体にリンが拡散さ
れない厚さの多結晶シリコン膜４８をアノード層
となるｐ型層１２に形成し、これをリンを含む雰
囲気中で熱処理する工程である（第２図ｄ）。こ
こで多結晶シリコン膜はアノード層となるｐ型層
１２にのみ形成するとしたが、カソード層となる
ｎ型層１５に形成しても勿論問題はなく、たとえ
ば、プレーナー型素子などの如く表面にｐ型層が
露出しているような半導体素子においては当然リ
ンが半導体基体に拡散するのを防ぐためにも両面
に多結晶シリコン膜を形成すべきである。このよ
うにリンを含む雰囲気中でシリコン基体１１を処
理すると、リンの拡散工程で下がつたライフタイ
ムが再び向上し、後に説明（第３図）する如くリ
ンの拡散直後の数十倍向上する。しかる後多結晶
シリコン膜４８を除去し第１図ｄのの工程と同様
にアノード層となるｐ型層１２側よりライフタイ
ムキラー原子であるAu原子（図中点々で示す）
を拡散する。最後に図示していないが従来例と同
様アノード層となるｐ型層１２にアノード電極、
ｐベース層となるｐ型層１３にゲート電極、カソ
ード層となるｎ型層１５にカソード電極を形成し
てサイリスタ素子が得られる。 このようにして得られたサイリスタ素子は、従
来即ち第１図ａ〜ｄのようにして得られたサイリ
スタ素子に比べ、Si基体特にｐベース層となるｐ
型層のライフタイムが高く良好なスイツチング特
性を有するようになる。 次に、上記実施例の如く得られたサイリスタ素
子のSi基体即ちｐベース層となるｐ型層１３のラ
イフタイムが、従来即ち第１図ａ〜ｄのようにし
て得られたサイリスタ素子のｐベース層となるｐ
型層１３のライフタイムより、具体的にどの程度
良好であるかを第２図の実施例を用いて第５図を
参照して説明する。この第５図は従来の第１図ａ
〜ｄ及び本発明一実施例の第２図ａ〜ｅに対応の
a′〜d′，a″〜e″に対するサイリスタ素子のｎベー
ス層となるｎ型層１１のライフタイム（μsec）
を示した曲線図で、点線が従来の場合、実線が本
発明一実施例の場合である。この第５図から明ら
かなように、従来の場合はSi基体のｎベース層と
なるｎ型層のライフタムが0.6〜1.1μsec・位
で、一方本発明の一実施例の場合はｎ型層のライ
フタイムが1.1〜1.3μsec・位であつた。即ち従
来の場合は目標値の1.2μsec.にみたないものが
多く且つバラツキが大きかつた。これに対し本発
明の一実施例の場合は目標値の値にほとんど達成
し且つバラツキも少なかつた。このようにライフ
タイムが目標値にほとんど達成し且つバラツキも
少なく（再現性が良い）なつた理由としては、上
述した如くリンを拡散した後に再びリンを透過す
る薄膜でマスクしたシリコン半導体基体１１をリ
ンを含む雰囲気中で熱処理することによつて、Si
基体中に再拡散された重金属及び外部の重金属が
再び雰囲気中のリンによつて吸着され、この後に
850℃位の温度で金拡散を施しても、リンを拡散
する直後のSi基体中の重金属が少なくらる為であ
る。なお第５図におけるライフタイムの測定は闘
ダイオード電圧降下法によつて行つたもので、又
この第５図に示すのは700℃上の熱処理工程を有
する所のライフタイムの変化である。このように
ｎベース層となるｎ型層のライフタイムはほぼ目
標値になるが、ｐベース層となるｐ型層１３ライ
フタイムは残念ながら直接測定する手段が現在の
ところ見当らないが、ｎ型層のライフタイムから
計算により求める方法や素子特性から類推する方
法により十分に判る。よく用いられる計算式は
【式】で、τPB(X)はｐ型層の
深さの関数であるライフタイム、τNBはｎ型層１
１のライフタイム、ＣNBはｎ型層１１の不純物濃
度、ＣPB(X)はｐ型層１３の深さの関数である不
純物濃度を各々表わす。ｐ型層の平均的なライフ
タイムPBは
１のライフタイム、ＣNBはｎ型層１１の不純物濃
度、ＣPB(X)はｐ型層１３の深さの関数である不
純物濃度を各々表わす。ｐ型層の平均的なライフ
タイムPBは
【式】を用いれば簡単
に見積れる。ここでPBはｐ型層の平均不純物で
ある。 第５図に示した実験に用いた試料はＣNB＝４×
1013cm-3・PB＝４×1017cm-3であるからPB＝
τNB／100となるから、第５図に示すｎ型層のラ
イフタイムを１／100にすればｐ型層のライフタ
イムが得られる。ただし、金拡散工程におけるラ
イフタイムは、上記の関係式を用いることはでき
ず、選択的に金拡散されるｎ型層のライフタイム
は前工程より下がるが、金拡散の影響が殆ど及ば
ないｐ型層のライフタイムは前工程の値が殆ど維
持されることになる。 従つて第５図によれば、本発明のｐ型層ライフ
タイムは従来例に比べて約40倍もの大きさにな
る。なお本発明のリンを含む雰囲気での熱処理温
度はリンのゲツター効果を考慮すると700−1200
℃の範囲が適当である。 第６図にサイリスタの順方向阻止特性を従来ａ
と本発明の一実施例ｂとを比較して示し、第７図
に順方向導通特性を同様に従来ａと本発明の一実
施例とを比較して示す。このうち第６図からは順
方向阻止電圧が本発明の一実施例の方法が従来
（第１図）方法に比べ、約２倍増加することが判
り、第７図からはアノード電流1000Aでのオン電
圧が約1/2に減少していることが判る。以上説明
したように本発明によれば、スイツチング特性
（時間的）を少し良く（複数個並列接続した場合
は上記したような作用効果がある）し、高耐圧化
及び低熱損失化が可能となり、さらに製造工程に
おける再現性と制御範囲が改善される。 以上第２図の実施例を用いて説明したが第３
図、第４図の実施例においても同様である。 なお、上記実施例において、サイリスタに適用
したが、本発明の方法はトランジスタ、GTO或
いは光サイリスタ等の固別素子、またバイポーラ
IC等のバイポーラ半導体素子に適用できること
は勿論である。また上記実施例において、金拡散
前の熱処理工程で代表的なものだけを考えたが、
本発明の方法は、リン拡散工程とライフタイムキ
ラー拡散工程との間に、熱酸化工程、ｐ型拡散工
程、CVD工程等何等かの熱処理工程が介在して
も本発明の作用効果は損われない。 さらに上記実施例において、金拡散を施したサ
イリスタについて適用したが、金拡散を施さない
バイポーラ半導体素子についても同様に適用でき
る。
ある。 第５図に示した実験に用いた試料はＣNB＝４×
1013cm-3・PB＝４×1017cm-3であるからPB＝
τNB／100となるから、第５図に示すｎ型層のラ
イフタイムを１／100にすればｐ型層のライフタ
イムが得られる。ただし、金拡散工程におけるラ
イフタイムは、上記の関係式を用いることはでき
ず、選択的に金拡散されるｎ型層のライフタイム
は前工程より下がるが、金拡散の影響が殆ど及ば
ないｐ型層のライフタイムは前工程の値が殆ど維
持されることになる。 従つて第５図によれば、本発明のｐ型層ライフ
タイムは従来例に比べて約40倍もの大きさにな
る。なお本発明のリンを含む雰囲気での熱処理温
度はリンのゲツター効果を考慮すると700−1200
℃の範囲が適当である。 第６図にサイリスタの順方向阻止特性を従来ａ
と本発明の一実施例ｂとを比較して示し、第７図
に順方向導通特性を同様に従来ａと本発明の一実
施例とを比較して示す。このうち第６図からは順
方向阻止電圧が本発明の一実施例の方法が従来
（第１図）方法に比べ、約２倍増加することが判
り、第７図からはアノード電流1000Aでのオン電
圧が約1/2に減少していることが判る。以上説明
したように本発明によれば、スイツチング特性
（時間的）を少し良く（複数個並列接続した場合
は上記したような作用効果がある）し、高耐圧化
及び低熱損失化が可能となり、さらに製造工程に
おける再現性と制御範囲が改善される。 以上第２図の実施例を用いて説明したが第３
図、第４図の実施例においても同様である。 なお、上記実施例において、サイリスタに適用
したが、本発明の方法はトランジスタ、GTO或
いは光サイリスタ等の固別素子、またバイポーラ
IC等のバイポーラ半導体素子に適用できること
は勿論である。また上記実施例において、金拡散
前の熱処理工程で代表的なものだけを考えたが、
本発明の方法は、リン拡散工程とライフタイムキ
ラー拡散工程との間に、熱酸化工程、ｐ型拡散工
程、CVD工程等何等かの熱処理工程が介在して
も本発明の作用効果は損われない。 さらに上記実施例において、金拡散を施したサ
イリスタについて適用したが、金拡散を施さない
バイポーラ半導体素子についても同様に適用でき
る。
第１図ａ〜ｄは従来のスイツチング素子の製造
方法を説明するための工程断面図、第２図ａ〜ｅ
は本発明の一実施例を説明するための工程断面
図、第３図ａ〜ｅ及び第４図ａ〜ｅは本発明の他
の実施を説明するための工程断面図、第５図は第
１図の製造工程に対応したライフタイムの変化と
第２図の製造工程に対応したライフタイムの変化
とを対比して示した曲線図、第６図は本発明の一
実施例（第２図）の順方向阻止特性ｂと従来（第
１図）の順方向阻止特性ａを対比して示した図、
第７図は本発明の一実施例（第２図）の順方向導
通特性と従来（第１図）の順方向導通特性を対比
して示した図である。 １１……ｎ型Si基体、１１……Si基体、１２…
…アノード層となるｐ型層、１３……ｐベース層
となるｐ型層、１４……リンガラス層、１５……
カソード層となるｎ型層、２６……熱酸化膜、３
７……低温酸化膜、４８……多結晶シリコン膜。
方法を説明するための工程断面図、第２図ａ〜ｅ
は本発明の一実施例を説明するための工程断面
図、第３図ａ〜ｅ及び第４図ａ〜ｅは本発明の他
の実施を説明するための工程断面図、第５図は第
１図の製造工程に対応したライフタイムの変化と
第２図の製造工程に対応したライフタイムの変化
とを対比して示した曲線図、第６図は本発明の一
実施例（第２図）の順方向阻止特性ｂと従来（第
１図）の順方向阻止特性ａを対比して示した図、
第７図は本発明の一実施例（第２図）の順方向導
通特性と従来（第１図）の順方向導通特性を対比
して示した図である。 １１……ｎ型Si基体、１１……Si基体、１２…
…アノード層となるｐ型層、１３……ｐベース層
となるｐ型層、１４……リンガラス層、１５……
カソード層となるｎ型層、２６……熱酸化膜、３
７……低温酸化膜、４８……多結晶シリコン膜。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも１つのpn接合を有する半導体基
板の少なくとも一方の面にリンを透過し且つ前記
基体にリンが拡散されない厚さの薄膜を形成する
工程と、該工程により得られた半導体基体の両面
からリンを含む雰囲気中で熱処理する工程と、該
工程終了後前記薄膜の一部あるいは全部を除去す
る工程とを備えたことを特徴とする半導体素子の
製造方法。 ２ 半導体基体の少なくとも一方の面に形成する
薄膜が熱酸化膜であることを特徴とする特許請求
の範囲第１項記載の半導体素子の製造方法。 ３ 半導体基体の少なくとも一方の面に形成する
薄膜が低温酸化膜であることを特徴とする特許請
求の範囲第１項記載の半導体素子の製造方法。 ４ 半導体基体の少なくとも一方の面に形成する
薄膜が多結晶シリコン膜であることを特徴とする
特許請求の範囲第１項記載の半導体素子の製造方
法。 ５ 前記リンの熱処理工程の温度が700〜1200℃
であることを特徴とする特許請求の範囲第１項記
載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15430979A JPS5678128A (en) | 1979-11-30 | 1979-11-30 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15430979A JPS5678128A (en) | 1979-11-30 | 1979-11-30 | Manufacture of semiconductor element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5678128A JPS5678128A (en) | 1981-06-26 |
| JPS6119104B2 true JPS6119104B2 (ja) | 1986-05-15 |
Family
ID=15581292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15430979A Granted JPS5678128A (en) | 1979-11-30 | 1979-11-30 | Manufacture of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5678128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05346102A (ja) * | 1992-06-11 | 1993-12-27 | Sailor Pen Co Ltd:The | 垂直エアシリンダの制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4826993B2 (ja) * | 2004-04-22 | 2011-11-30 | 信越半導体株式会社 | ｐ型シリコン単結晶ウェーハの製造方法 |
-
1979
- 1979-11-30 JP JP15430979A patent/JPS5678128A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05346102A (ja) * | 1992-06-11 | 1993-12-27 | Sailor Pen Co Ltd:The | 垂直エアシリンダの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5678128A (en) | 1981-06-26 |
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