JPS61187348A - Manufacture of semiconductor device - Google Patents

Abstract

PURPOSE:To establish flattened connection between upper and lower wirings by a method wherein an insulating film is formed by self-alignment surrounding a metal column previously formed in a through-hole penetrating the lower-layer wiring. CONSTITUTION:On an Si substrate 11, an Al wiring 15 is formed with the intermediary of an SiO2 film 12 and then its top is covered by a resist 14. A process follows of forming SiO2 films 31, 32 by means of a microwave electron cyclotron method or the like. Etching is accomplished of the SiO2 film 31 by using Ar ions for the exposure of the sides of the resists 14. The resist 14 is then subjected to incineration in O2 plasma. An Mo film is deposited and then a resist mask 17 is formed, whereafter etching is accomplished by using Cl2+O2 for the formation of an Mo column 16. The microwave electron cyclotron method is applied again for the deposition of an SiO2 film 18 under an RF bias. Ar ions are used then to completely remove the SiO2 film 18 positioned on the resist mask 17. A remaining resist 17' is incinerated in O2 plasma for the realization of a flattened wiring provided with Mo built in a through- hole. In this design, a multilayer wiring is obtained wherein flattened connection is established between upper and lower wirings without increasing the number of manufacturing processes or subjecting the lower-layer wiring to etching.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高密度な半導体装置の多層配線において、下
層配線上のスルーホール部分に金属柱をあらかじめ形成
し、その周囲に絶縁膜を自己整合的に形成することによ
って、平坦な上下配線接続可能ならしめた半導体装置の
製造法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention involves forming metal pillars in advance in through-hole portions on lower-layer wiring in multilayer wiring of high-density semiconductor devices, and forming a self-insulating film around the metal pillars. The present invention relates to a method for manufacturing a semiconductor device that enables flat upper and lower wiring connections by forming the semiconductor device in a consistent manner.

（発明の概要） 本発明は半導体装置の多層配線形成において、下層配線
を形成した後、スルーホール形成位置に金属柱を形成す
る工程と、加工に用いた該金属柱上のレジストを残した
まま自己整合的に絶縁膜を形成する工程と、上記レジス
ト上の絶縁膜がなくなるまでドライエツチングする工程
と、レジストを剥離除去する工程を少くとも含むことに
よシ従来のようなレジスト等の塗布工程を全く必要とせ
ず、グロセスの増加なく、又下層の配線等を全くエツチ
ングすることのない祈念な平坦スルーホール配線を実現
しうる半導体装置の製造法である。(Summary of the Invention) The present invention involves a step of forming a metal pillar at a through hole formation position after forming a lower layer wiring in the formation of multilayer wiring of a semiconductor device, and a step of forming a metal pillar while leaving the resist on the metal pillar used for processing. By including at least a step of forming an insulating film in a self-aligned manner, a step of dry etching until the insulating film on the resist is removed, and a step of peeling off the resist, the conventional resist coating step can be avoided. This is a method of manufacturing a semiconductor device that can realize ideally flat through-hole wiring without requiring any etching, without increasing grossness, and without etching the underlying wiring.

（従来技術及び発明が解決しようとする問題点）ＬＳＩ
の高密度化に伴ない多層配線技術の確立が望まれている
。従来の多層配線は、第１層の金属配線を形成した後、
ＣＶＤ法によシ層間絶縁膜を形成し、スルーホールの窓
開けを行なった後、第２層配線を形成し、さらに多層に
重ねる場合は、上記の工程をくり返すものであった。(Prior art and problems to be solved by the invention) LSI
Establishment of multilayer wiring technology is desired as the density increases. In conventional multilayer wiring, after forming the first layer of metal wiring,
After forming an interlayer insulating film by the CVD method and opening a window for a through hole, a second layer wiring is formed, and when stacking more layers, the above steps are repeated.

このため、上層配線は（（イ）下層配線等によって生じ
た凸部の段差部分、（ロ）スルーホールの穴の段差部分
で断線しやすくなる欠点をもっていた。For this reason, the upper layer wiring has the disadvantage that it is easily disconnected at (a) a stepped portion of a convex portion caused by a lower layer wiring, etc., and (b) a stepped portion of a through hole.

この対策として、種々の絶縁膜の平坦化法が提案されて
いる。−例として、（特願昭間−６１０６６）は、第１
層配線形成後レジストを除去せずに５僕質に方向性を有
するｓｓｏ２ｇを堆積し、レジスト側壁のエツチング速
度の早い線膜をスライドエッチで除去し、レジストを露
出させ、このレジストを剥離し、同時に上層の５ｓ０２
１１１１を除去する、所謂、リフトオフ＠によって配線
間にＳ　ｓＯ２ｄを埋め込み平坦化する方法である。又
、最近、バイアスス・ｆフタ法として、ス・ぐンタリン
グで絶縁膜を形成する場合、試料基板側にもＲＦ電圧を
印加し、人ｒイオ／を基板側にも入射させ人ｒイオンに
よるエツチング速度が傾斜した部分の絶縁膜の方がエツ
チングが早いことを利用し絶縁膜表面を平坦に形成する
方法がある。As a countermeasure against this problem, various methods for planarizing the insulating film have been proposed. - For example, (Patent Application Shoma-61066) is the first
After layer wiring is formed, directional SSO2G is deposited on the 5th layer without removing the resist, the line film with a fast etching rate on the side wall of the resist is removed by slide etching, the resist is exposed, and this resist is peeled off. At the same time upper layer 5s02
This is a method in which S sO2d is buried between the wirings and flattened by the so-called lift-off @, in which the 1111 is removed. In addition, recently, when forming an insulating film by S Guntering as a bias f-lid method, an RF voltage is also applied to the sample substrate side, and human r ions are incident on the substrate side as well, resulting in etching by human r ions. There is a method of forming the surface of the insulating film to be flat by utilizing the fact that the insulating film is etched faster in the portion where the etching speed is inclined.

しかし、これらの技術は、下層配線上に平坦に絶縁膜を
形成するものであり、上記の断線原因の（イ）である配
線段差部での問題を解決しようとしたものであシ、スル
ーホール部での断線問題には何らの解決手段を与えてい
をい。今後のＬＳＩの改組化、大規模化に向けてスルー
ホールの形状はより歇細になるとともに、その数は膨大
なものとなり、ここでの断線の解消手段の開発はＬＳＩ
の高集積化を達成するもつとも重大な鍵となるといって
も過言でない。最近、タングステンの選択成長技術をス
ルーホールの埋め込みに応用した報告がなされている。However, these technologies form a flat insulating film on the lower wiring, and are intended to solve the problem (a) of the wiring step, which is the cause of disconnection, and do not require through-holes. Please provide some solution to the disconnection problem in the department. As LSIs are reorganized and scaled up in the future, the shape of through-holes will become thinner and the number of through-holes will become enormous.
It is no exaggeration to say that this is the most important key to achieving high integration. Recently, there have been reports on the application of tungsten selective growth technology to filling through holes.

これは、ｗＦ′６と）１２の混合ガス雰囲気中で５ｊｆ
Ａｔの上にのみタングステンが成長し、８＄０２膜上に
は成長しないという反応を利用したものである。しかし
、この方法は選択成長のおこる条件が歇妙であるほかｓ
＜ｏ２！［上の欠陥部分等でもＷの成長がおこり、制御
性、再現性が困難であると考えられる。This is 5jf in a mixed gas atmosphere of wF'6 and )12.
This method utilizes a reaction in which tungsten grows only on At and not on the 8$02 film. However, with this method, the conditions for selective growth are unstable and
<o2! [W growth also occurs in the defective areas above, making controllability and reproducibility difficult.

さらに、他方、スルーホールの平坦化技術として次のよ
うな方法が従来検討されてきている。Furthermore, on the other hand, the following methods have been conventionally studied as techniques for flattening through holes.

その技術の基本ｌロセスを第６図（入）〜（Ｃ）に示す
。第６図（入）は、段差を有する基板１上に配線２が・
やターニングによシ形成され、さらにその上に金属柱３
が形成されている。第６図（Ｂ）は、スピンオン法等に
より樹脂系の眉間膜材料４を塗布し平坦化したものであ
る。第６図（Ｃ）は、第６図（Ｂ）の層間＠材料４を・
ｆツクエツチングにより金属柱を露出形成したものであ
る。この方法の具体的実施例としては、１９７３年佐藤
等（昭和化年度電子通信学会全国大会）は、金属柱を形
成し、眉間膜材料４として樹脂を使い、物理エツチング
によりパックエツチングを行なっている。同じようにエ
ル・ピ・♂−ツマン（Ｌ、Ｂ、Ｒｏｔｈｍａｎ　：　Ｊ
、Ｅｌｓｅｔｒｏｃｈｅｍ、Ｓｅｅ。The basic process of this technology is shown in FIGS. Figure 6 (in) shows wiring 2 on a board 1 having a step.
A metal pillar 3 is formed on top of the metal pillar 3.
is formed. In FIG. 6(B), a resin-based glabellar membrane material 4 is applied and flattened by a spin-on method or the like. Figure 6(C) shows the interlayer @ material 4 in Figure 6(B).
The metal pillars are exposed and formed by f-quetting. As a specific example of this method, in 1973, Sato et al. (National Conference of the Institute of Electronics and Communication Engineers, 1973) formed metal pillars, used resin as the glabellar membrane material 4, and performed pack etching by physical etching. . Similarly, L, B, Rothman: J
, Elsetrochem, See.

ｖｏｔ、１３０．Ｎｏ５．ｐＨ３２〜１１３６．Ｍａｙ
　１９８３　）は眉間膜材料４としてポリイずドを用い
、パンクエツチングを反応性イオンエツチングにより行
なっている。vot, 130. No.5. pH32-1136. May
(1983) uses polyimide as the glabellar membrane material 4, and performs puncture by reactive ion etching.

また、第６図（Ａ）の工程後、第６図（Ｂ）の工程を採
用している例もある。第６図（Ｄ）は、絶縁膜５として
ＣＶＤ法等によシ堆積し、その後レジスト６を塗布し平
坦化したものである。さらに、絶縁膜５とレジストロと
が同じニッチフグレートになる条件で／インクエッチン
グによシ金属柱を露出したものである。この方法の具体
的な実施例として、イ・アール・ノルキイン（Ｅ。There is also an example in which the step shown in FIG. 6(B) is adopted after the step shown in FIG. 6(A). In FIG. 6(D), an insulating film 5 is deposited by CVD or the like, and then a resist 6 is applied and planarized. Further, the metal pillars are exposed by ink etching under the condition that the insulating film 5 and resistor have the same niche rate. As a specific example of this method, I.R. Norkiin (E.

Ｒ，５ｉｒｋｉｎ　Ｊ、Ｅ１ｅｃｔｒｏｃｈ＠ｍ、Ｓｏ
ｅ、ｖｏｌ　１３１．Ｎｏｌ。R,5irkin J,E1ectroch@m,So
e, vol 131. Nol.

ｐ１２３−１２５．ハｎ　１９８４　）は層間膜材料４
として、ＣＶＤ法による５ｊ０２＋貞を用い、第５の材
料としてフォトレジストを用い、ノ譬ツクエッチングヲ
反応性イオンエツチングによ）行なっている。以上のこ
れらの技術は、樹脂塗布あるいは、膜堆積レジスト塗布
、エツチングと非常に多くの工程並びに装置を必要とす
る欠点がある。又、レジストあるいは、樹脂による完全
な平坦化は困難であること、エツチング工程においても
ウェファ内でのエツチング均一性が±１０−程度を覚悟
しなければならず上層の金属柱をすべて露出させるには
かなりのオーバエツチングをする必要があり、上層の金
属柱、およびそのまわりの堆積膜なかなりエツチングし
てしまう可能性がある。樹脂やレジストの汚染問題も大
きい。p123-125. Han 1984) is an interlayer film material 4.
5j02+ film by CVD method, a photoresist is used as the fifth material, and the photo-etching is performed by reactive ion etching. These techniques described above have the disadvantage that they require a large number of steps and equipment, including resin coating, film deposition, resist coating, and etching. In addition, it is difficult to achieve complete planarization using resist or resin, and in the etching process, it is necessary to be prepared that the etching uniformity within the wafer is about ±10, and in order to expose all the metal pillars on the upper layer, it is necessary to prepare for the etching uniformity within the wafer. Significant overetching is required, and there is a possibility that the overlying metal pillar and the deposited film around it will be considerably etched. Contamination of resin and resist is also a major problem.

同じように、スルーホールの平坦化技術として、（特願
昭５９−１１６６７０　）を使つ九例もある。Similarly, there are nine examples of using (Japanese Patent Application No. 116670/1982) as a through-hole flattening technique.

この技術は、金属柱形成後レジストをステンシルとして
、絶縁５１１堆積に方向性を有する堆積法を利用したも
ので、リフトオフによりスルーホール部の平坦化を実現
しようとし念ものである。This technique utilizes a directional deposition method for depositing the insulator 511 using a resist as a stencil after forming the metal pillars, and is intended to flatten the through-hole portion by lift-off.

この技術は、リフトオフ時にくさびが生じるので、ＣＶ
’Ｄ法により絶縁膜を堆積し、くさびを埋め込み、その
後、・シックエツチングによす金属柱の上部を露出して
いる。この手法も、プロセスが増加することや、金属柱
の露出において、難点がある。This technique produces a wedge at lift-off, so CV
An insulating film is deposited by the 'D method to embed the wedge, and then the upper part of the metal pillar is exposed for thick etching. This method also has drawbacks in that it increases the number of processes and exposes the metal pillars.

（問題点を解決するための手段） 本発明は上述の欠点を改善するために提案されたもので
、従来のようなレジスト等の塗布工程を全く必要とせず
、プロセスの増加なく、又下層の配線等を全くエツチン
グすることのない新たな平坦スルーホール配線を実現し
うる半導体装置の製造法を提供することを目的とする。(Means for Solving the Problems) The present invention was proposed to improve the above-mentioned drawbacks, and does not require any coating process of resist or the like as in the past, does not increase the number of processes, and eliminates the need for the coating of the underlying layer. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can realize a new flat through-hole wiring without etching any wiring or the like.

次に本発明の詳細な説明する。なお実施例は一つの例示
であって、本発明の精神を逸脱しない範囲で、種々の変
更あるいは改良を行いうろことは云うまでもない。Next, the present invention will be explained in detail. It should be noted that the embodiments are merely illustrative, and it goes without saying that various changes and improvements may be made without departing from the spirit of the present invention.

第１図に本発明の第１の実施例を示す。第１図（入）は
通常のプロセスを経て、能動素子等の形成された半導体
基板１１上に絶縁膜１２を堆積し、その上に、下層配線
１５を通常の堆積法で形成し、リングラフィ工程により
・９ターニングを行ないレジスト／９ターフ１４を形成
し、エツチングによシ加工し、下層配線Ｌ５を形成した
後、薄膜堆積に方向性を有し、平坦部では重膜、段差部
で線膜が形成される堆積法により絶縁膜３１．３２を堆
積したものである。たとえば、このような膜堆積法とし
てマグネトロンス・臂ツタ法、イオンビーム堆積法、マ
イクロ波電子サイクロトン堆積法等がある。この実施例
では、マイクロ波電子サイクロトン堆積法（以下、ＥＣ
Ｒ堆積法と呼ぶ）を使用し、Ｓ　ｓＯ２漢を堆積した。FIG. 1 shows a first embodiment of the present invention. In FIG. 1 (in), an insulating film 12 is deposited on a semiconductor substrate 11 on which active elements etc. are formed through a normal process, and a lower wiring 15 is formed thereon by a normal deposition method. According to the process: After performing 9 turning to form a resist/9 turf 14, processing by etching and forming the lower layer wiring L5, thin film deposition has directionality, with a heavy film in flat areas and a line in stepped areas. Insulating films 31 and 32 are deposited using a deposition method for forming films. For example, such film deposition methods include the magnetron vine method, the ion beam deposition method, and the microwave electron cyclotron deposition method. In this example, a microwave electron cycloton deposition method (hereinafter referred to as EC
(referred to as R deposition method) was used to deposit S sO2.

ここで、　　ＥＣＲ堆積法とは、基板温度を１００℃以
下に保ち真空度１０　　”１０　　Ｔｏｒｒで５＝ｏ２
ＪＥを堆積することができる。この実施例では、下層配
線として紅を５０００Ｘス・母ツタ法で形成し、レジス
ト膜厚を１．５μｍ形成したり、ｃｃｔ４がスを使って
ドライエツチングした。又、　ＥＣＲ堆積法によりＳ　
ｓ　Ｏ２膜を７０００！　（後の工程での５ｉ０２’Ａ
のエツチングｆを２０００Ｘ見込んだ堆積り堆積した。Here, the ECR deposition method means keeping the substrate temperature below 100°C and vacuum level 10'' at 10 Torr, 5 = o2.
JE can be deposited. In this example, the lower layer wiring was formed by using a 5000X base metal vine method, and a resist film thickness of 1.5 μm was formed, and dry etching was performed using a CCT4 base. In addition, S by the ECR deposition method.
s O2 membrane 7000! (5i02'A in the later process
The etching f of 2000X was taken into consideration.

第１図（８）の工程は、　Ａｒイオン等によシ絶縁膜３
１をエツチングし、レジスト１４の測置を露出させた後
、ドライもしくはウェット法によ勺しソスト１４を剥離
除去し、絶縁ＩＩ！Ｉ３１と下層配線１５とを平坦な構
造ならしめたものである。この実施例では、ＥＣＲＩ！
　ＩｔにＲＦ／−？イアスを印加し、Ａｒイオンによυ
Ｓ　ｉ　Ｏ２嘆をエツチングし、レジスト１４を露出さ
せた。ここで、第４図に、Ａｒイオンに対するｓｓｏ２
ｇのエツチングレートを示している。トノ実施例では、
Ａｒ　ｔｏ　ＳＣＣＭ　、　ＲＦ−４ワー２００Ｗでエ
ラチングレー）　２５０Ｘ／分でＳ　ｉ　Ｏ２模を２０
００芙エツチングした。さらに、０２ｆラズマによシレ
ジストを剥離し、第１図（Ｂ）の構造を実現した。In the process of FIG. 1 (8), the insulating film 3 is
After etching the resist 14 to expose the exposed portion of the resist 14, the resist 14 is peeled off using a dry or wet method, and the insulation II! The I31 and the lower layer wiring 15 are made into a flat structure. In this example, ECRI!
RF/-? Apply IA, and by Ar ions, υ
The SiO2 film was etched to expose the resist 14. Here, in Fig. 4, sso2 for Ar ions is shown.
It shows the etching rate of g. In the tonneau example,
Ar to SCCM, RF-4 power at 200W and eratin gray) SiO2 model at 250X/min for 20
00 fu etched. Furthermore, the resist was removed using 02f plasma to achieve the structure shown in FIG. 1(B).

ここで、アセト／もしくはＪ−１００によるレジスト剥
離も可能である。さらに、第１図（Ｂ）の構造を得るた
めに、レジスト等のステンシルを用いず・々イアスス・
ダック法等によシ直接形成しても良い。次に第１図（Ｃ
）に示すように、金属膜を通常の金属の堆積法で形成し
、レジスト１７を塗布後／４ターニングをし、エツチン
グによシ金属柱１６を形成する。この実施例ではＭｏ　
ｆ　５０００Ｘス・４ツタ法で堆積し、レジスト膜厚を
１．５μｍ形成し、フォトリングラフィ工程によＦ）　
ｐｚター二／グし、Ｃｔ２＋Ｏ２によシトライエツチン
グした。ここで、金属柱１６のエツチング中に下層の金
属がエツチングされてしまわないことが重要である。こ
の実施例では、金属柱材料としてＭ。Here, it is also possible to remove the resist using acetate/or J-100. Furthermore, in order to obtain the structure shown in FIG.
It may also be formed directly by the duck method or the like. Next, Figure 1 (C
), a metal film is formed by a normal metal deposition method, a resist 17 is applied, a quarter turn is performed, and a metal pillar 16 is formed by etching. In this example, Mo
Deposited by f 5000X x 4 vine method to form a resist film thickness of 1.5 μm, and photolithographic process F)
The mixture was subjected to pz-turning and citric etching with Ct2+O2. Here, it is important that the underlying metal is not etched during the etching of the metal pillars 16. In this example, M is used as the metal column material.

を採用した。との理由はＭｏのドライエツチングの条件
であるＣＣｔ２＋０２テはＡＬとＳ　ｓ　Ｏ２ｐｘｉ）
ｘ全くエツチングされないことを見い出したためである
。さらに、ＭｏはλｔのエツチングガスであるＣＣ２４
ではほとんどエツチングされない。また、同じくＣＣＬ
４に対してＳ　ｓ　Ｏ２膜もエツチング時の選択比が１
０以上とエツチングされる置が少なく全く問題とならな
い。It was adopted. The reason for this is that the dry etching conditions for Mo (CCt2+02te are AL and SsO2pxi)
This is because it was discovered that no etching occurs at all. Furthermore, Mo is CC24 which is an etching gas of λt.
There is almost no etching. Also, CCL
Compared to 4, the etching selectivity of the S s O2 film is 1.
If it is 0 or more, there are few places that are etched and there is no problem at all.

このためＭｏと人ｔではどちらを配線材料、金属柱材料
として用いても良い。人ｔと滅０の抵抗率は、それぞれ
２．７　Ｘ　１０−’Ω傭、５．７　ｘ　１０−’Ｏｃ
ｍでありどちらもＬＳＩの配線材料として最もすぐれた
ものである。入ｔとＭｏの組合せの他に、人ｔとＷ、Ｗ
とＭｏの上記のような性質を有する組合せも使用できる
。ＷのエツチングがスとしてＳＦ６を使うとｋＡ　、Ｍ
ｏ　、　Ｓ　４０２はエツチングされないことがわかっ
ている。ところで、従来の多層配線技術は下層配線形成
後層間絶縁膜を形成し、これにスルーホールを形成し、
これを通して下層配線と上層配線の電気的接続をとるた
め露光工程における合わせずれ分だけ下層配線の部分を
広くしておく必要があった。これはスルーホール位置が
配線上からずれるとスルーホールエツチング中に下層配
線の周囲の絶縁膜をエツチングしてしまうためである。Therefore, either Mo or metal may be used as the wiring material and the metal pillar material. The resistivities of humans and humans are 2.7 x 10-'Ω and 5.7 x 10-'Oc, respectively.
m, and both are the most excellent wiring materials for LSI. In addition to the combination of t and Mo, there are also combinations of person t, W, and W.
A combination of Mo and Mo having the above properties can also be used. When etching of W is performed using SF6, kA, M
o, S 402 is known not to be etched. By the way, in the conventional multilayer wiring technology, after forming the lower layer wiring, an interlayer insulating film is formed, and through holes are formed in this.
In order to establish an electrical connection between the lower layer wiring and the upper layer wiring through this, it was necessary to widen the lower layer wiring by the amount of misalignment in the exposure process. This is because if the through hole position deviates from the wiring, the insulating film around the lower layer wiring will be etched during through hole etching.

通常この広げ巾を０、５μｒｎ　”　１．０μｍ程度必
要であり、配線の高密度化を妨げる大きな要因であった
。本方法では、金属柱を先に形成し、その周りに自己整
合的に絶縁膜を形成するため下層配線の幅をスルーホー
ル部分だけ広げる必要が全くなく、これまでの多層配線
技術に比べて大幅な高集積化が可能である。さらに金属
柱の位置自体が下層配線からある程度ずれても問題がな
く、又マスク合わせ余裕度が非常に大きいｆロセスであ
るという特徴を有する。第１図（１））は、ＥＣＲ堆積
法で絶縁膜１８を形成した。第１図（ε）は入ｒイオン
によシ絶縁膜■８及びレジス）　１７のエツチングを行
なう。Normally, this width is required to be about 0.5μrn" 1.0μm, which is a major factor preventing high wiring density. In this method, a metal pillar is first formed, and then insulation is formed around it in a self-aligned manner. In order to form a film, there is no need to widen the width of the lower layer wiring only at the through-hole area, and it is possible to achieve a much higher degree of integration than with conventional multilayer wiring technology.Furthermore, the position of the metal pillar itself can be adjusted to some extent from the lower layer wiring. The f process has the characteristics that there is no problem even if there is misalignment, and the margin for mask alignment is very large. In Fig. 1 (1)), the insulating film 18 was formed by the ECR deposition method. Fig. 1 (ε ) is etching of insulating film (8) and resist (17) by r ions.

この時、レジスト上の絶縁ＦＩ１．１８を完全になくな
るまでエツチングすることが発明の大きな特徴である。At this time, a major feature of the invention is that the insulating FI 1.18 on the resist is etched until it is completely removed.

これによシ次の０２ｆラズマによるアッシャ−で金属柱
を露出できることになり、これまで大きな問題であった
リフトオフ操作を全く必要としない。ここでＥＣＲ堆積
法で絶縁膜■８を形成するときに通常は、平坦部では重
膜、側壁部では線膜が形成される。しかし、ＩＣＲ装置
の基板電極にＨＦバイアスを印加しながら、絶縁膜１８
を形成すると側壁部は線膜から′ａ膜となる。ただし、
最初からＨＦバイアスを印加すると０２ｆラズマでレジ
ストがアッシャ−されるので、初期の段階ではＲＦ−４
イアスを印加せずに約１０００Ｘ程度絶縁模を堆積した
後、ＲＦ’バイアスの印加を始める。第５図は、ＲＦ’
バイアスを横軸とし、スライドエッチ後の段差部の堆積
膜厚を縦軸としたものである。縦軸の正符号は（ロ）図
に示すように、くさび部分（段差部分）の絶縁膜がスラ
イドエッチ後に残っていることを意味し、負符号はｅつ
図に示すようにスライドエッチにより除去されてくさび
が生じることを示している。即ち、Ｃはくさび幅である
。第５図よＦ）　ＲＦｔ４イアスが２００　Ｗ程度にな
るとスライドエッチによシ段差部の絶縁膜は除去されず
、エツチングレートが速い線膜からエツチングレートの
遅い重膜になっていることがわかる。ＥＣＲ堆積法にＲ
Ｆ’バイアスを印加しながら絶縁膜を堆積した場合の利
点は、（１段差部において疎膜が密偵になっていること
により、絶縁膜の反応性エツチング後にくさびが生じな
い、（ロ）絶縁膜を堆積しなからレジスト周囲及び上部
の絶縁膜をエツチングするので、レジスト周囲の絶＆［
の厚さが、ＨＦバイアスを印加しない時に比・咬して薄
い。（・つ絶縁Ｉ莫堆積途中でＨＦバイアスの・ｆワー
を上げてニッチ／グレートの比率を増加させることによ
り第１図（ＩＥ）工程を行うことができる、等である。This allows the metal column to be exposed by the next asher using the 02f plasma, and there is no need for a lift-off operation, which has been a big problem in the past. When forming the insulating film (18) by the ECR deposition method, normally a heavy film is formed on the flat portions and a line film is formed on the side wall portions. However, while applying HF bias to the substrate electrode of the ICR device, the insulating film 18
When , the side wall portion changes from a linear film to an 'a film. however,
If HF bias is applied from the beginning, the resist will be ashered by 02f plasma, so in the initial stage, RF-4
After depositing an insulating pattern of about 1000X without applying bias, application of RF' bias is started. Figure 5 shows RF'
The horizontal axis represents the bias, and the vertical axis represents the deposited film thickness at the step portion after slide etching. The positive sign on the vertical axis means that the insulating film in the wedge part (step part) remains after slide etching, as shown in figure (b), and the negative sign means that it is removed by slide etching as shown in figure e. This shows that a wedge is created when the That is, C is the wedge width. It can be seen that when the RFt4 ias becomes about 200 W, the insulating film at the stepped portion is not removed by slide etching, and the film changes from a linear film with a fast etching rate to a heavy film with a slow etching rate. R for ECR deposition method
The advantages of depositing an insulating film while applying the F' bias are: (2) the sparse film is dense at the first step, so no wedges are formed after reactive etching of the insulating film; Since the insulating film around and above the resist is etched without depositing
The thickness is comparatively thinner when no HF bias is applied. (The process shown in FIG. 1 (IE) can be carried out by increasing the niche/grate ratio by increasing the f of the HF bias in the middle of the insulating film deposition, etc.).

この工程では、絶縁膜形成時にＨＦバイアスを印加せず
絶縁膜形成後ＲＦバイアスを印加し、第１１図（Ｅ）の
構造を実現するか、もしくは絶縁膜形成時にＲＦバイア
スス印加し、第１図（Ｅ）の構造を実現してもどちらで
も良い。この工程で、最も重要なことは、レジスト上の
絶縁膜１８が完全になくなう走時、平坦部分の絶Ｒａの
高さと金属柱の高さがそろうことが条件である。この実
施例では、絶縁膜１８として５＝ｏ２ｄｌをＥＣＲ堆積
法により　７０００Ｘ堆積（人ｒイオ／によるエツチン
グ量２０００Ｘ分を余分に堆積した。）した。次に、入
ｒがス１１０５ＣＣ。In this step, an RF bias is applied after the insulating film is formed without applying an HF bias when forming the insulating film to achieve the structure shown in FIG. It does not matter which structure (E) is realized. In this step, the most important condition is that the height of the absolute Ra of the flat portion and the height of the metal pillar are the same during the travel time when the insulating film 18 on the resist is completely removed. In this example, as the insulating film 18, 5=o2dl was deposited at 7000X by the ECR deposition method (an extra layer of 2000X was deposited for the amount of etching by human rio/). Next, input r is 1105CC.

ＲＦｔ４イアス２００　Ｗでエツチレー）　２５０Ｘ／
％によ＃）８＄０２漢を２０００！エツチングすること
によシレゾス）　１７’を露出させた。２０００Ｘのエ
ツチング量は、ス・々ツタ効率が傾糾している所の方が
２〜３倍程度良いことから決めた値である。その後、Ｏ
プラズマでレジスト１７’をエツチングし剥離した。そ
の結果が第１図（Ｆ）である。これらの工程によりスル
ーホール部分に金属を埋めこんだ平坦配線が実現された
。第２層目配線以降は、これらの工程をくり返せば良い
。本発明は、以上の説明で明らかなように金属柱を曙光
、エツチング工程で形成（スルーホールの逆・母ターン
であるから露光回数の増加嫁ない。）した後に、九だち
に絶縁膜形成装置に入れ、■絶縁膜堆積、■ＲＦ印加に
よる段差部側面露出、■０□プラズマによるレジスト剥
離とすべて同一真空処理装置内で行なうことができ、一
台の装置でプロセスを行うことができかつ全ドライプロ
セスである。という大きな特徴を有する。従来技術のよ
うに、真空槽内で堆積し大気中でレジスト等を塗布し、
又真空槽内でエツチングするという゛工程を全く必要と
しないことは明らかである。工程数からみれば、金属の
ドライエツチング後、レジスト剥離を行なう前に絶縁膜
形成装置の中へ１回いれるだけである。また、金属柱の
下地の影響もなくスルーホール周囲の絶縁膜表面が平坦
化され、・守ツクエッチｙグによる金属柱上部の露出で
はないので、本プロセスは金属性露出が容易で平坦性を
保障するプロセスである。RFt4 Iasu 200W (Etschley) 250X/
%Yo #) 8$02 Han for 2000! By etching, part 17' of the silicone resin was exposed. The etching amount of 2000X was determined based on the fact that the etching efficiency is about 2 to 3 times better in areas where the starburst efficiency is high. After that, O
The resist 17' was etched and peeled off using plasma. The result is shown in FIG. 1(F). Through these steps, flat wiring with metal embedded in the through-holes was realized. After the second layer wiring, these steps may be repeated. As is clear from the above explanation, in the present invention, after the metal pillar is formed by a dawning and etching process (because it is a reverse/mother-turn pattern of a through hole, there is no increase in the number of exposures), an insulating film is immediately formed. ■Insulating film deposition, ■Exposing the side surface of the stepped portion by applying RF, and ■Resist stripping using 0□ plasma can all be performed in the same vacuum processing equipment. It is an entirely dry process. It has this great feature. As in conventional technology, resist is deposited in a vacuum chamber and resist is applied in the atmosphere.
It is also clear that the etching process in a vacuum chamber is not required at all. In terms of the number of steps, it is only necessary to put it into the insulating film forming apparatus once after dry etching the metal and before stripping off the resist. In addition, the surface of the insulating film around the through hole is flattened without being affected by the underlying metal pillar, and the upper part of the metal pillar is not exposed by protective etching, so this process makes it easy to expose the metal and guarantees flatness. It is a process of

以上の実施例は、レジストをステ／シルとし次場合であ
るが、レジスト以外のステ／シルでも可能である。第２
図に、レジスト以外のステンシルの場合の実施例を示す
。尚、（Ｂ）工程までは第１図と同じである。＠２図（
Ｃ）は、ス・母ツタ法で金属１６を形成後ステ／シル層
１９を堆積し、リングラフィ工程によ）レジスト加をノ
やターニングシ、エツチングによシステンシル層１９を
加工し、その後ドライエツチング〈よす金属柱１６を形
成したものである。本実施例では、ステ／シル層として
アモルファスシリコンヲ用いた。具体的には、ス・Ｉツ
タ法でＭＯを５０００１准積した後、　ＥＣＲ堆積法に
ようアモルファスシリコンを５０００Ｘ堆積した。ステ
／シル層としては、下層の金属層のエツチングマスクと
なるけ料でされば良く、ポリシリコン、Ｓ＜０２，５（
３Ｎ４漠が考えられる。その後、レジストを１．０μｍ
形成しリングラフィ工程により・ぐターニングし、ＣＦ
４＋０□でアモルファスＳｉをエツチングし、サラに、
Ｃｔ２＋Ｏ□でＭｏをエツチングし、レゾス）ｆｉｌＪ
離して金属柱を形成した（＃ｃ２図（Ｇ））。その後、
第１の実権例と同じようにＥＣＲ堆積法にょシ絶縁＠１
８を形成した（第２図（Ｄ））。次に、第２図ＣＥ）に
示すように人ｒイオ／によシ絶縁膜１８をエツチングし
ステ／シル層１９′を露出した。In the above embodiments, the resist is a sticker/sil, but it is also possible to use stickers/sils other than the resist. Second
The figure shows an example in the case of a stencil other than resist. Note that the steps up to step (B) are the same as in FIG. 1. @Figure 2 (
In C), the stencil layer 19 is deposited after forming the metal 16 by the sintering method, and the stencil layer 19 is processed by resist application (by phosphorography process), turning, and etching, and then Dry etching (forming the metal pillars 16). In this example, amorphous silicon was used as the sticker/sil layer. Specifically, after 5000x of MO was deposited using the S.I. method, amorphous silicon was deposited at 5000x using the ECR deposition method. The sticker/sil layer may be made of a material that serves as an etching mask for the underlying metal layer, and may be made of polysilicon, S<02,5(
3N4 desert can be considered. After that, the resist is 1.0 μm thick.
Formed and turned by phosphorography process, CF
Etching the amorphous Si with 4+0□,
Etch Mo with Ct2+O□ and res) filJ
They were separated to form a metal pillar (#c2 (G)). after that,
Similar to the first practical example, the ECR deposition method was used for insulation @1
8 (Fig. 2(D)). Next, as shown in FIG. 2 (CE), the ion/resistance insulating film 18 was etched to expose the step/sil layer 19'.

最後に、ＣＦ４＋０□によシアモルファスシリコンをエ
ツチングすることにより第２図（Ｆ）の加工形状が得ら
れる。このプロセスの特徴は、ステ／シル層がレジスト
でないので、（イ）絶縁膜堆積時の基板温度に左右され
ない。（レジストを使用した場合、２００℃以下でなけ
ればならない。）このため、絶縁膜の形成法として、ス
・やツタ法、バイアスス・ぜツタ法、　ＣｖＤ法等種々
の方法が使用可能となる。（ロ）レジストによる汚染が
問題とならない等である。尚、本実施例では、金属柱エ
ツチング後、レジストを剥離して工程を進めたが、レジ
ストを剥離せずに工程を進めても良い。この場合は、第
１の実施例に比較して、人ｒイオンでのエツチング中レ
ジストをオーバーエツチングしても下地の金属柱をエツ
チングする心配はなく、エツチングにおけるマーノンが
大きくとれる特徴を有する。Finally, by etching the shear amorphous silicon with CF4+0□, the processed shape shown in FIG. 2(F) is obtained. The feature of this process is that since the step/sil layer is not a resist, (a) it is not affected by the substrate temperature during the deposition of the insulating film; (If a resist is used, the temperature must be 200° C. or lower.) Therefore, various methods such as the suction and ivy method, the bias and ivy method, and the CvD method can be used to form the insulating film. (b) Contamination by resist is not a problem. In this embodiment, the process was carried out after removing the resist after etching the metal pillars, but the process may be carried out without removing the resist. In this case, compared to the first embodiment, even if the resist is over-etched during etching with human R ions, there is no concern that the underlying metal pillars will be etched, and the etching can have a large marnon.

以上示した実施例において、下層配線と金属柱は異種金
属であったが、下層配線と金属柱の間にＷｉ模の異種金
属をはさむことによシ両者を同一金属とした場合のプロ
セスも実現できることは言うまでもない。この場合の実
施例を第３図に示す。第３図（Ａ）は下層配線２１の形
成時に薄膜の異種金属２２も含めて・やターニングした
後平坦化した。この実施例では、下層配線としてｋｌを
５０００！、薄・貞としてＭｏを１００ＯＸ、ス・ぐツ
タ法により堆積し、リングラフィ工程後Ｃｔ２＋０２で
Ｗｌｏをエツチングし、次にＣＣＬ４で人ｔをエツチン
グした。その後、第１の実施例と同様に平坦化したもの
である。Ｗ２Ｏ層の役割は上層の人ｔの金属柱の加工時
に下層の入を配線のエツチングを防ぐためである。第３
図（Ｂ）は下層配線２１と同じ金４材料を堆積し、リン
ゲライエ程を行ない、エツチングにより金属住田を形成
し念ものである。この実施例では２人ｔをス・臂ツタ法
により５０００Ｘ堆積し、リングラフィ工程後ＣＣｔ４
でｋｌをエツチングし金蛎柱を形成したものである。In the example shown above, the lower layer wiring and the metal pillar were made of different metals, but by sandwiching Wi-like different metals between the lower layer wiring and the metal pillar, it is also possible to realize a process in which both are made of the same metal. It goes without saying that it can be done. An example in this case is shown in FIG. In FIG. 3(A), when forming the lower layer wiring 21, the thin film of the different metal 22 was also slightly turned and then flattened. In this example, kl for the lower layer wiring is 5000! , Mo was deposited as a thin film at 100 OX by the S-GUTSUTA method, and after the phosphorography step, Wlo was etched with Ct2+02, and then Wlo was etched with CCL4. Thereafter, it was flattened in the same manner as in the first embodiment. The role of the W2O layer is to prevent etching of wiring in the lower layer when processing the metal pillars in the upper layer. Third
Figure (B) shows a method in which the same gold material as the lower layer wiring 21 is deposited, a Ringerier process is performed, and a metal layer is formed by etching. In this example, 2 people t was deposited at 5000X by the S-arm ivy method, and after the phosphorography process, CCt4
The kl was etched to form a golden cylindrical column.

同じように、同一金属で下層配線と金属柱を形成する方
法を示す。第４図（Ｃ）は、下層配線２１を形成後＠ｌ
の実施例と同じように平坦化し、次に薄膜の異種金属ｎ
を堆積し、さらに下層配線２１と同一金属の金属を堆積
したものである。Similarly, a method of forming lower layer wiring and metal pillars using the same metal will be shown. FIG. 4(C) shows @l after forming the lower layer wiring 21.
It was planarized in the same manner as in the example, and then a thin film of different metal n was formed.
is deposited, and the same metal as the lower layer wiring 21 is further deposited.

この実施例で酸、下層配線２１として人ｔを５０００Ｘ
ス・９ツタ法で堆積し、リングラフィ工程後ＣＣｔ　４
でエツチングし、第１の実施例と同じように平坦化し、
次にＭＯを１００ＯＸ、人ｔを５０００Ｘス・４ンタ法
で堆積したものである。第４図（Ｄ）は。In this example, the acid was used as the lower layer wiring 21 at 5000X.
CCt 4
and planarized in the same manner as in the first example.
Next, MO was deposited at 100× and 5000× was deposited using the 4-meter method. Figure 4(D) is.

リングラフィ工程を行ない、金属材料と薄膜の異種金属
２２をエツチングし、金属柱ｎを形成したものである。A phosphorography process is performed to etch the metal material and the thin film of dissimilar metal 22 to form metal pillars n.

この実施例では、リングラフィ工程後入ｔをＣＣｔ４で
エツチングし、Ｍｏ　’４１’　Ｃ２ｚ＋Ｏでエツチン
グＬ金属性２３を形成した。本デ０セスの特徴は、金属
柱田のエッチ７７時に、リングラフィ工程で合わせずれ
があっても下層配線２１が薄、僕の異種金ｌｌＩ４：２
２で保護されているので、下層配線２１がエツチングさ
れないという利点がある。In this example, after the phosphorography step, the etched t was etched with CCt4, and the etched L metallic 23 was formed with Mo '41' C2z+O. The feature of this process is that the lower layer wiring 21 is thin even if there is misalignment in the phosphorography process during the etch 77 of the metal pillar, and it is possible to keep the lower layer wiring 21 thin, even if there is a misalignment in the phosphorography process.
2, there is an advantage that the lower layer wiring 21 is not etched.

（発明の効果） 以上説明したように本発明は、今後の１ＬＳＩのかなめ
の技術である多層配線技術の最も問題であるスルーホー
ル部の平坦化を実現したものであり、次のような利点が
ある。(Effects of the Invention) As explained above, the present invention realizes the flattening of the through-hole section, which is the most problematic aspect of multilayer wiring technology, which will be a key technology for 1LSI in the future, and has the following advantages. be.

（ａ）　　スルーホール部分の金属電極配線と眉間絶縁
膜が平坦化される。(a) The metal electrode wiring and glabellar insulating film in the through-hole portion are flattened.

（ｂ）　　今後の微細プロセスで最も技術的に困難が予
ｉされるスルーホールの開ロエ糧を必要としない。(b) There is no need for through-hole opening, which is expected to be the most technically difficult process in future microprocesses.

（ｃ）　　柱をつくるための金属デーをするほかは、通
常プロセスと比較して露光回数、プロセスの増加はない
。(c) There is no increase in the number of exposures or process steps compared to the normal process, except for metal testing to create the pillars.

（ｄ）　　スルーホール部分と眉間絶縁膜との位ｔｒ！
Ａ係が自己整合される。通常はスルーホールの露光工程
で位置合わせにより・ぐター／を形成し、エツチングに
よシ開口する。このため位置合わせ精度、エツチング時
のオー・シエツチ量等余裕をみこみ、スルーホール直下
の下層本発明によれば自己整合的にコンタクトが形成さ
れるのでその必要がなく歳細化に有効である。(d) The distance between the through hole part and the eyebrow insulating film tr!
Section A is self-aligned. Normally, a gap is formed by positioning during the through-hole exposure process, and then opened by etching. For this reason, according to the present invention, a contact is formed in a self-aligned manner in the lower layer directly under the through hole, taking into account margins such as alignment accuracy and the amount of etching during etching, so this is not necessary and is effective in reducing the thickness.

（ｅ）　　全ドライプロセスであシ、最後のレジスト剥
ｊＩｌあるいはステ／シル層のエツチングで自動的例金
属面が露出される。・シックエッチで露出する必要がな
いので、柱の長さに依存せずに金ｍ面を露出できる。(e) For all dry processes, the final resist stripping or etching of the sticker/silk layer automatically exposes the metal surface.・Since there is no need to expose by thick etching, the gold surface can be exposed without depending on the length of the pillar.

（ｆ）　　金属材を厚くできるので、従来よ）も眉間膜
な厚くできることにより眉間容渣を低減゛°できる。(f) Since the metal material can be made thicker, the glabellar membrane can be made thicker than the conventional method, and the glabellar volume can be reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の半導体装置の製造法の一実施例、第２
図及び第３図は本発明の他の実施例。 第４図は５ｓ０２　ＩＸのＡｒによるエツチング特性、
第５図はＳ（段差におけるＳ　ｓＯ２膜をスライドエッ
チ直後の被覆特性、第６図は従来のスルーホールの平坦
化技術を示す。 １・・・基板２２・・・配線、３・・・金属柱、４・・
・層間体基板、＋２　、３１　、１８・・・絶縁膜、１
５・・・下層配線、１６−・・金属柱、１４１１７１１
７’　、　２０−Ｌ／　Ｚス）、１９；１９’・・・ス
テンシル層％２１・・・下層配線、２２・・・薄膜の異
種金属、２３・・・金属柱。FIG. 1 shows an embodiment of the method for manufacturing a semiconductor device according to the present invention, and FIG.
Figures 3 and 3 show other embodiments of the present invention. Figure 4 shows the etching characteristics of 5s02 IX with Ar.
Fig. 5 shows the coating characteristics of the S sO2 film immediately after slide etching on the step, and Fig. 6 shows the conventional through-hole planarization technique. 1...Substrate 22...Wiring, 3...Metal Pillar, 4...
・Interlayer substrate, +2, 31, 18...insulating film, 1
5... Lower layer wiring, 16-... Metal pillar, 1411711
7', 20-L/Z), 19; 19'...Stencil layer %21...Lower wiring, 22...Thin film of different metal, 23...Metal pillar.

Claims (2)

【特許請求の範囲】[Claims] （１）半導体装置の多層配線形成において、下層配線を
形成した後、スルーホール形成位置に金属柱を形成する
工程と、加工に用いた該金属柱上のレジストを残したま
ま自己整合的に絶縁膜を形成する工程と、上記レジスト
上の絶縁膜がなくなるまでドライエッチングする工程と
、レジストを剥離除去する工程を少くとも含むことを特
徴とする半導体装置の製造法。(1) In the formation of multilayer wiring for semiconductor devices, after forming the lower layer wiring, there is a process of forming metal pillars at the through hole formation positions, and self-aligned insulation while leaving the resist on the metal pillars used for processing. A method for manufacturing a semiconductor device, comprising at least the steps of forming a film, dry etching until the insulating film on the resist is removed, and peeling off the resist. （２）半導体装置の多層配線形成において、下層配線を
形成した後、スルーホール形成位置にステンシル層と金
属柱の２層からなる柱を形成する工程と、加工に用いた
該ステンシル層上のレジストを剥離する工程と、前記の
柱の周囲に自己整合的に絶縁膜を形成する工程と、表面
を上記ステンシル層上の絶縁膜がなくなるまでドライエ
ッチングする工程と、ステンシル層をエッチング除去す
る工程とを含むことを特徴とする半導体装置の製造法。(2) In the formation of multilayer wiring for semiconductor devices, after forming the lower wiring, there is a step of forming a pillar consisting of two layers, a stencil layer and a metal pillar, at the through-hole formation position, and a resist on the stencil layer used for processing. a step of forming an insulating film around the pillar in a self-aligned manner, a step of dry etching the surface until the insulating film on the stencil layer is removed, and a step of removing the stencil layer by etching. A method for manufacturing a semiconductor device, comprising: