JPS61183757A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS61183757A JPS61183757A JP60021832A JP2183285A JPS61183757A JP S61183757 A JPS61183757 A JP S61183757A JP 60021832 A JP60021832 A JP 60021832A JP 2183285 A JP2183285 A JP 2183285A JP S61183757 A JPS61183757 A JP S61183757A
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- JP
- Japan
- Prior art keywords
- parity
- chip
- random access
- access memory
- memory circuit
- Prior art date
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、常時、誤りのないデータの読み出し、書込
みが必要とされるメモリ回路に関するものである。
みが必要とされるメモリ回路に関するものである。
第３図は従来のメモリ回路を示す系統図であり、図にお
いて、１はチップ１ｔ１２はチップ１セレクト信号（以
下Ｃ８Ｉと呼ぶ）、３はアドレスＡＯ〜ＡＩ％４はパリ
ティＲＡＭＩｐ（パリティランダムアクセスメモリ）４
．５は書込み指定信号（以下し實と呼ぶ）、６はデータ
ＤＯ〜Ｄ７、Ｔはパリティビット（以下ＤＰと呼ぶ）、
８はアウトプットイネーブル信号（以下ＯＥと呼ぶ）、
９はチップ２ｔ、 １０はチップｎｔである。上記チッ
プ１ｔ１、チップ２ｔ９〜チップｎｔ１０によりランダ
ムアクセスメモリが構成される。
いて、１はチップ１ｔ１２はチップ１セレクト信号（以
下Ｃ８Ｉと呼ぶ）、３はアドレスＡＯ〜ＡＩ％４はパリ
ティＲＡＭＩｐ（パリティランダムアクセスメモリ）４
．５は書込み指定信号（以下し實と呼ぶ）、６はデータ
ＤＯ〜Ｄ７、Ｔはパリティビット（以下ＤＰと呼ぶ）、
８はアウトプットイネーブル信号（以下ＯＥと呼ぶ）、
９はチップ２ｔ、 １０はチップｎｔである。上記チッ
プ１ｔ１、チップ２ｔ９〜チップｎｔ１０によりランダ
ムアクセスメモリが構成される。
次に上記回路構成からなるメモリ回路の書込み時におけ
る動作について説明する。まず、チップｌｔｌを指定す
るＣ８Ｉ ２と、チップ１ｔ１内のセルを指定するアド
レスＡｏ −Ａｉ ３とが発生する。これらのＣ８Ｉ
２とアドレスＡＱ−Ａｉ３は、パリティＲＡＭＩ、４に
も同時に入力され、書込み対象のチップ、セルに対応し
たパリティＲＡＭＩ、４の番地を指定する。次にＲ／′
％ｖ５によって書込みモードとなり、さらにデータＤｏ
−８７６の発生によってチップ１ｔ１内の指定セルに
データが書込まれる。上記データＤＯ〜０７６の発生と
同時にＤＰ７が発生し、書込みの対象となるチップ、セ
ルに対応するパリティＲＡＭＩ、４の番地に、パリティ
ビットが書込まれる。次に読み出し時の動作について説
明する。
る動作について説明する。まず、チップｌｔｌを指定す
るＣ８Ｉ ２と、チップ１ｔ１内のセルを指定するアド
レスＡｏ −Ａｉ ３とが発生する。これらのＣ８Ｉ
２とアドレスＡＱ−Ａｉ３は、パリティＲＡＭＩ、４に
も同時に入力され、書込み対象のチップ、セルに対応し
たパリティＲＡＭＩ、４の番地を指定する。次にＲ／′
％ｖ５によって書込みモードとなり、さらにデータＤｏ
−８７６の発生によってチップ１ｔ１内の指定セルに
データが書込まれる。上記データＤＯ〜０７６の発生と
同時にＤＰ７が発生し、書込みの対象となるチップ、セ
ルに対応するパリティＲＡＭＩ、４の番地に、パリティ
ビットが書込まれる。次に読み出し時の動作について説
明する。
チップ１ｔ１内のセルを指定するまでの動作は書込み時
と同一であるため、ここでは省略する。千ツブ１ｔ１内
のセルおよび読み出しの対象となるチップ、セルに対応
するパリティＲＡＭ １Ｐ４０番地が指定されると、次
にＯＥが働き、データＤｏ −０７６が読み出されると
同時にＤＰ７も読み出される。
と同一であるため、ここでは省略する。千ツブ１ｔ１内
のセルおよび読み出しの対象となるチップ、セルに対応
するパリティＲＡＭ １Ｐ４０番地が指定されると、次
にＯＥが働き、データＤｏ −０７６が読み出されると
同時にＤＰ７も読み出される。
以上の動作は上記チップ１ｔ１に限らず千ツブ２ｔ９〜
チップｎｔ１０についても全く同様の動作が行なわれる
。
チップｎｔ１０についても全く同様の動作が行なわれる
。
従来の回路は以上のように構成されているので、各チッ
プＩｔ −ｎｔに対応するチップパリティＲＡＭ１、〜
ｎｐのチップを上記チップｉｔ ’＝ ｎｔとは別に夫
々持つ必要があシ、部品実装上などにおいて効率が悪い
という問題点があった。
プＩｔ −ｎｔに対応するチップパリティＲＡＭ１、〜
ｎｐのチップを上記チップｉｔ ’＝ ｎｔとは別に夫
々持つ必要があシ、部品実装上などにおいて効率が悪い
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、従来２つ以上必要であったチップのパリティ
ＲＡＭ １．〜ｎ、を１つのチップに収容し、実装効率
を向上したメモリ回路を得ることを目的とする。
たもので、従来２つ以上必要であったチップのパリティ
ＲＡＭ １．〜ｎ、を１つのチップに収容し、実装効率
を向上したメモリ回路を得ることを目的とする。
この発明に係るメモリ回路は、パリティランダムアクセ
スメモリに対する垂直パリティピット書込みの際に、書
込み対象となるランダムアクセスメモリのパリティビッ
ト以外のパリティビットを書き変えることなく、対象と
なるランダムアクセスメモリのパリティビットのみを書
込み、かつ上記パリティランダムアクセスメモリ１１チ
ップで構成したものである。
スメモリに対する垂直パリティピット書込みの際に、書
込み対象となるランダムアクセスメモリのパリティビッ
ト以外のパリティビットを書き変えることなく、対象と
なるランダムアクセスメモリのパリティビットのみを書
込み、かつ上記パリティランダムアクセスメモリ１１チ
ップで構成したものである。
この発明におけるメモリ回路は、パリティラン ・ダ
ムアクセスメモリを１チップに収容し、対象となる２ノ
ダムアクセスメモリのパリビットのみをパリティランダ
ムアクセスメモリに書き込むようにしたため、実装効率
が向上する。
ムアクセスメモリを１チップに収容し、対象となる２ノ
ダムアクセスメモリのパリビットのみをパリティランダ
ムアクセスメモリに書き込むようにしたため、実装効率
が向上する。
以下、この発明の一実施例を図について説明する。
図中、１〜３．５〜１０は第３図の同一符号のものと同
一または相当部分を示す。
一または相当部分を示す。
第１図において、１１はパリティＲＡＭ、 １２はパ
リティＲＡＭセレクト信号（以下Ｃ８Ｐと呼ぶ）、１３
はパリティＲＡＭアウトプットイネーブル信号（以下（
ＯＫ）ｐと呼ぶ）、１４はパリティＲＡＭ書込指定信号
（以下（ＶＷ＞ｐと呼ぶ）、１５はチップ１パリテイビ
ットライン（以下ＤＰＩと呼ぶ）、１６はチップｎパリ
ティビットライン（以下ＤＰｎと呼ぶ）、１７はチップ
２パリテイピツト（以下Ｆ／Ｆ２ｔと呼ぶ）、１８はチ
ック−ｎパリティピット（以下Ｆ／Ｐｎｔと呼ぶ）、１
９はチップ１パリテイビット（以下Ｆ／Ｆ′１ｔと呼ぶ
）、２０は基準クロックＣＬＫ、２１は書込み指定（以
下Ｆ’／Ｆ Ｗと呼ぶ）、２２はゲートである。
リティＲＡＭセレクト信号（以下Ｃ８Ｐと呼ぶ）、１３
はパリティＲＡＭアウトプットイネーブル信号（以下（
ＯＫ）ｐと呼ぶ）、１４はパリティＲＡＭ書込指定信号
（以下（ＶＷ＞ｐと呼ぶ）、１５はチップ１パリテイビ
ットライン（以下ＤＰＩと呼ぶ）、１６はチップｎパリ
ティビットライン（以下ＤＰｎと呼ぶ）、１７はチップ
２パリテイピツト（以下Ｆ／Ｆ２ｔと呼ぶ）、１８はチ
ック−ｎパリティピット（以下Ｆ／Ｐｎｔと呼ぶ）、１
９はチップ１パリテイビット（以下Ｆ／Ｆ′１ｔと呼ぶ
）、２０は基準クロックＣＬＫ、２１は書込み指定（以
下Ｆ’／Ｆ Ｗと呼ぶ）、２２はゲートである。
次に書込み時の動作について第２図を用いて説明する。
まず、チップ１ｔ１を指定するためのＣ８１２、さらに
チップ１ｔ１内のセルを指定するためのアドレスＡ、−
Ａｉ３が発生する。これらの信号はパリティＲＡＭ １
１にも上記アドレスＡＱ−Ａｉ３、および上記Ｃ８Ｉ
２を入力するＮＡＮＤのＩＣＩを介してＣ３Ｐ１２とし
て同時に入力され、対応するセルを指定することになる
。ここで、第２図のタイムチャートに示されるように、
（ＯＫ）ｐ １３ 、（Ｒ／Ｗ）ｐｌ ４が夫々ローレ
ベル信号（以下ＬトＩｌｌ：）、ノ・イレベル信号（以
下Ｈと呼ぶ）となっているのでパリティＲＡＭ １１に
より、書込み前のデータがＤＰＩ １５〜ＤＰｎ １６
のラインに出力される。次にチップ１ｔ１のＲ／Ｗ ５
、および書込みのデータＤＯ−Ｄ７６が出力されるとＤ
Ｐ７が生成される。また、Ｒ／Ｗ５の発生により、Ｆ／
’Ｆ’ ２ｔ １７ ｓ Ｆ／’Ｆ ｎｔ １ Ｂは書
込み前のデータをラッチする。ＦＦ１ｊ１９はＣ８Ｉ
２のＨ論理によ、９、ＤＰ７のり、Ｈが自身のＳ、Ｒ端
子１７８ 、１７Ｈに入力されるため、その出力はＤＰ
７Ｃ）Ｌ、Ｈに従って決定される。
チップ１ｔ１内のセルを指定するためのアドレスＡ、−
Ａｉ３が発生する。これらの信号はパリティＲＡＭ １
１にも上記アドレスＡＱ−Ａｉ３、および上記Ｃ８Ｉ
２を入力するＮＡＮＤのＩＣＩを介してＣ３Ｐ１２とし
て同時に入力され、対応するセルを指定することになる
。ここで、第２図のタイムチャートに示されるように、
（ＯＫ）ｐ １３ 、（Ｒ／Ｗ）ｐｌ ４が夫々ローレ
ベル信号（以下ＬトＩｌｌ：）、ノ・イレベル信号（以
下Ｈと呼ぶ）となっているのでパリティＲＡＭ １１に
より、書込み前のデータがＤＰＩ １５〜ＤＰｎ １６
のラインに出力される。次にチップ１ｔ１のＲ／Ｗ ５
、および書込みのデータＤＯ−Ｄ７６が出力されるとＤ
Ｐ７が生成される。また、Ｒ／Ｗ５の発生により、Ｆ／
’Ｆ’ ２ｔ １７ ｓ Ｆ／’Ｆ ｎｔ １ Ｂは書
込み前のデータをラッチする。ＦＦ１ｊ１９はＣ８Ｉ
２のＨ論理によ、９、ＤＰ７のり、Ｈが自身のＳ、Ｒ端
子１７８ 、１７Ｈに入力されるため、その出力はＤＰ
７Ｃ）Ｌ、Ｈに従って決定される。
次に基準クロックＣＬＫ ２ Ｇの立上が９に同期して
Ｆ／Ｆ Ｗ ２１がラッチされ、（Ｒ／Ｗ）、１４がＬ
（口−レベル）となってゲート２２が開き、夫々のノ（
リテイビットが書込まれることになる。
Ｆ／Ｆ Ｗ ２１がラッチされ、（Ｒ／Ｗ）、１４がＬ
（口−レベル）となってゲート２２が開き、夫々のノ（
リテイビットが書込まれることになる。
以上のようにしてチップ２ｔ９〜チップｎｔ１ｏのパリ
ティビットは書き変えることなく、チップ１ｔ１のパリ
ティビットを書き変えることが可能となる。また、チッ
プ２ｔ９〜チップｎｔ１０についても同様のことが言え
る。また、読み出し時は上記書き変え時の動作を従来の
回路の動作と同様に読み変えるように動作する。
ティビットは書き変えることなく、チップ１ｔ１のパリ
ティビットを書き変えることが可能となる。また、チッ
プ２ｔ９〜チップｎｔ１０についても同様のことが言え
る。また、読み出し時は上記書き変え時の動作を従来の
回路の動作と同様に読み変えるように動作する。
なお、上記実施例では、チップＩＡ１〜チップｎＡ１０
とパリティＲＡＭ １１は同一種のものを想定している
が、アドレスＡＱ −Ａｉ ３によって決まるセル数は
チップ２ｔ９〜チップｎｔ１０のセル数よ）も大きけれ
ばよく、セルのビット構成数は少なくとも実装されるチ
ップ数を満たせばよいことになる。
とパリティＲＡＭ １１は同一種のものを想定している
が、アドレスＡＱ −Ａｉ ３によって決まるセル数は
チップ２ｔ９〜チップｎｔ１０のセル数よ）も大きけれ
ばよく、セルのビット構成数は少なくとも実装されるチ
ップ数を満たせばよいことになる。
また、チップ１ｔ１〜ｎｔ１ｏの実装数によっては、パ
リティＲＡＭ １１１に必要数並列に増加することも可
能である。
リティＲＡＭ １１１に必要数並列に増加することも可
能である。
以上のように、この発明によれば、パリティビットを収
容するチップパリティ用のＲＡＭを夫々のチップｉｔ
’＝ ｎｔに対応して持つ必要がなく、１つのチップに
収容したので装置が安価にでき、回路実装の効率の高い
メモリ回路が得られる効果がある。
容するチップパリティ用のＲＡＭを夫々のチップｉｔ
’＝ ｎｔに対応して持つ必要がなく、１つのチップに
収容したので装置が安価にでき、回路実装の効率の高い
メモリ回路が得られる効果がある。
第１図は、この発明の一実施例によるメモリ回路を示す
系統図、第２図は、この発明の一実施例のタイミングチ
ャート、第３図は、従来のメモリ回路を示す系統図であ
る。 図において、１ 、９〜１０はチップＩｔ ｓ ２ｔ−
”ｔ（ランダムアクセスメモリ）、４．１１はパリティ
ＲＡＭＩ、（パリティランダムアクセスメモリ）である
。 なお、各図中、同一符号は同一または相当部分を示す。
系統図、第２図は、この発明の一実施例のタイミングチ
ャート、第３図は、従来のメモリ回路を示す系統図であ
る。 図において、１ 、９〜１０はチップＩｔ ｓ ２ｔ−
”ｔ（ランダムアクセスメモリ）、４．１１はパリティ
ＲＡＭＩ、（パリティランダムアクセスメモリ）である
。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 少なくとも２チップ以上のランダムアクセスメモリを備
えるとともに、これら各ランダムアクセスメモリに対応
する１ビット垂直パリテイが収容されるパリテイランダ
ムアクセスメモリが付加されるメモリ回路において、前
記パリテイランダムアクセスメモリは複数の前記ランダ
ムアクセスメモリの１ビット垂直パリテイを収容すると
ともに１チップで形成されていることを特徴とするメモ
リ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021832A JPS61183757A (ja) | 1985-02-08 | 1985-02-08 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021832A JPS61183757A (ja) | 1985-02-08 | 1985-02-08 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183757A true JPS61183757A (ja) | 1986-08-16 |
Family
ID=12066042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021832A Pending JPS61183757A (ja) | 1985-02-08 | 1985-02-08 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183757A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7407187B2 (en) | 2003-01-17 | 2008-08-05 | Toyota Jidosha Kabushiki Kaisha | Two-wheeled vehicle and chassis braking system |
-
1985
- 1985-02-08 JP JP60021832A patent/JPS61183757A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7407187B2 (en) | 2003-01-17 | 2008-08-05 | Toyota Jidosha Kabushiki Kaisha | Two-wheeled vehicle and chassis braking system |
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