JPS61181270A - 記録ヘッド駆動回路 - Google Patents
記録ヘッド駆動回路Info
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- JPS61181270A JPS61181270A JP60019985A JP1998585A JPS61181270A JP S61181270 A JPS61181270 A JP S61181270A JP 60019985 A JP60019985 A JP 60019985A JP 1998585 A JP1998585 A JP 1998585A JP S61181270 A JPS61181270 A JP S61181270A
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- heat generating
- signal
- storage element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、発熱ヘッド駆動方法及び発熱ヘッド駆動回路
に係り、特に高速のデータ転送が可能かつ中間調記録に
好適な発熱ヘッド駆動方法及び発熱ヘッド駆動回路に関
する。
に係り、特に高速のデータ転送が可能かつ中間調記録に
好適な発熱ヘッド駆動方法及び発熱ヘッド駆動回路に関
する。
従来、発熱ヘッド駆動方法及び発熱ヘッド駆動回路につ
いてぼ、IBEE Trans、 On Consum
erEIeCfroniCs、 Vol、+、+XEE
−28,A3.351 (AIJgust1982)に
おけるTokumaru等による’AI)owerfu
13213it Thermal Printing
I−Tead DriverLSI”と題する文献にお
いて論じられている。
いてぼ、IBEE Trans、 On Consum
erEIeCfroniCs、 Vol、+、+XEE
−28,A3.351 (AIJgust1982)に
おけるTokumaru等による’AI)owerfu
13213it Thermal Printing
I−Tead DriverLSI”と題する文献にお
いて論じられている。
第8図に、従来の発熱ヘッド駆動回路を用いた熱発色及
び熱転写記録装置の簡単なブロック図を示す。画像源1
げ半導体メモリ、磁気ディスクなどにより構成されるメ
モリで、ここに一時蓄えられた記録データは、制御回路
2内に含捷れ記録装置全体を制御するマイクロプロセッ
サユニットのデータパスライン6を介し、信号変換回路
12にパラレルに転送される。信号変換回路12では、
制御回路2の指令に応じて転送された記録データをパラ
レルからシリアルに変換し、発熱ヘッド駆動回路3に転
送し、この記録データに応じて発熱抵抗体°アレイ11
を発熱させ記録する。
び熱転写記録装置の簡単なブロック図を示す。画像源1
げ半導体メモリ、磁気ディスクなどにより構成されるメ
モリで、ここに一時蓄えられた記録データは、制御回路
2内に含捷れ記録装置全体を制御するマイクロプロセッ
サユニットのデータパスライン6を介し、信号変換回路
12にパラレルに転送される。信号変換回路12では、
制御回路2の指令に応じて転送された記録データをパラ
レルからシリアルに変換し、発熱ヘッド駆動回路3に転
送し、この記録データに応じて発熱抵抗体°アレイ11
を発熱させ記録する。
この発熱抵抗体の発生する熱エネルギにより、感熱紙上
に塗られた薬品が反応して発色する方式が熱発色記録方
式で中間調記録も可能であるが、主としてファクシミリ
及び簡易プリンタ等に用いられている。一方熱転写記録
方式は、発熱抵抗体の熱エネルギにより転写紙上に塗ら
れたインクが、溶融又は昇華して記録紙上に転写し、画
像を得る方式で、マルチカラー化と、中間調及び中間調
をカラー化したフルカラー記録に適した方式として注目
されている。
に塗られた薬品が反応して発色する方式が熱発色記録方
式で中間調記録も可能であるが、主としてファクシミリ
及び簡易プリンタ等に用いられている。一方熱転写記録
方式は、発熱抵抗体の熱エネルギにより転写紙上に塗ら
れたインクが、溶融又は昇華して記録紙上に転写し、画
像を得る方式で、マルチカラー化と、中間調及び中間調
をカラー化したフルカラー記録に適した方式として注目
されている。
ファクシミリやラインプリンタに用いる発熱ヘッドぼ、
多数の発熱抵抗体がアVイ状に並べられており、この発
熱抵抗体アレイ11と駆動回路)の接続性の観点から、
駆動回路3を集積してICQ、Integrated
circuit) 化し、同一基板上に配置する形式
の発熱ヘッド4が普及している。
多数の発熱抵抗体がアVイ状に並べられており、この発
熱抵抗体アレイ11と駆動回路)の接続性の観点から、
駆動回路3を集積してICQ、Integrated
circuit) 化し、同一基板上に配置する形式
の発熱ヘッド4が普及している。
従来の発熱ヘッド駆動回路3の構成及び動作タイミング
について、それぞれ第9図及び第10図により説明する
。
について、それぞれ第9図及び第10図により説明する
。
第9図はIC化した駆動回路の素子の一例を示している
。、V@動出力数ぼ例えば32個で、例えば2048個
の発熱抵抗体を有する発熱ヘッドを駆動する時にば、第
9図のICを64個カスケードに接続する。駆動回路は
、マスター譬スレーブ型記憶素子20−1.20−2.
・・・・・・、20−32をカスケードに接続したシフ
トレジスタ13、記憶素子21−1.21−2.・・・
・・・21−32から成りシフトレジスタ13の各ビッ
ト出力を一時記憶する記憶素子ブロック7、及び論理積
ゲート22−1.22−2・・・・・・22−32と発
熱抵抗体を駆動する出力トランジスタ23−1.23−
2・・・・・・23−32から成る出力バッファりなど
により構成されている。
。、V@動出力数ぼ例えば32個で、例えば2048個
の発熱抵抗体を有する発熱ヘッドを駆動する時にば、第
9図のICを64個カスケードに接続する。駆動回路は
、マスター譬スレーブ型記憶素子20−1.20−2.
・・・・・・、20−32をカスケードに接続したシフ
トレジスタ13、記憶素子21−1.21−2.・・・
・・・21−32から成りシフトレジスタ13の各ビッ
ト出力を一時記憶する記憶素子ブロック7、及び論理積
ゲート22−1.22−2・・・・・・22−32と発
熱抵抗体を駆動する出力トランジスタ23−1.23−
2・・・・・・23−32から成る出力バッファりなど
により構成されている。
このような構成の1駆動回路を用いた駆動素子を実装し
た発熱ヘッドを用い、熱発色またぼ熱転写記録方式によ
り中間調画像を記録する方法として、発熱抵抗体に印加
する電力の通電時間を制御するパルス幅制御が有効であ
る。
た発熱ヘッドを用い、熱発色またぼ熱転写記録方式によ
り中間調画像を記録する方法として、発熱抵抗体に印加
する電力の通電時間を制御するパルス幅制御が有効であ
る。
64個の駆動素子をカスケードに接続し、2048個の
発熱抵抗体を駆動して濃淡64階調の中間調画像を記録
する時の制御信号と記録データのタイミングチャートが
第10図で第9図の回路構成図と合わせて、動作を示す
。まず、クロックCL Kにより、1ライン、1階調分
の記録データDATAをシリアルにシフトレジスタに転
送し、その後ラッチ信号LATCHにより、記憶素子ブ
ロック7に記憶する。この記憶動作に伴って記憶素子ブ
ロック7の各出力Qからデータが出力される。第9図の
回路でn、”Hlgh” レベルの記録データが伝達さ
れた論理積ゲート22−1〜32が各出力トランジスタ
23−1〜32を駆動して発熱抵抗体を発熱させる。こ
の発熱抵抗体の発熱時間幅は論理積ゲート22−1.2
2−2・・・・・・22−32に共通に入力される記録
信号S T Bと記憶素子21−1〜32の各出力の、
′命埋債により決定される。
発熱抵抗体を駆動して濃淡64階調の中間調画像を記録
する時の制御信号と記録データのタイミングチャートが
第10図で第9図の回路構成図と合わせて、動作を示す
。まず、クロックCL Kにより、1ライン、1階調分
の記録データDATAをシリアルにシフトレジスタに転
送し、その後ラッチ信号LATCHにより、記憶素子ブ
ロック7に記憶する。この記憶動作に伴って記憶素子ブ
ロック7の各出力Qからデータが出力される。第9図の
回路でn、”Hlgh” レベルの記録データが伝達さ
れた論理積ゲート22−1〜32が各出力トランジスタ
23−1〜32を駆動して発熱抵抗体を発熱させる。こ
の発熱抵抗体の発熱時間幅は論理積ゲート22−1.2
2−2・・・・・・22−32に共通に入力される記録
信号S T Bと記憶素子21−1〜32の各出力の、
′命埋債により決定される。
従って、記録信号STBを“L o w”レベルに維持
することにより、次の階調の記録データが記憶素子21
−1〜32から出力されるまで、前の階調の出力状態を
持続する。
することにより、次の階調の記録データが記憶素子21
−1〜32から出力されるまで、前の階調の出力状態を
持続する。
上記の如く、1階調毎にシフトレジスタ口に1ライン分
の階調データを転送するため、64階調記録では、64
回のジインデータ転送が必要である。
の階調データを転送するため、64階調記録では、64
回のジインデータ転送が必要である。
また、各階調の最小記録時間げ、シフトレジスタUに1
階調分のラインデータを転送する時間により決定される
。4MHzの高速の転送速度で2048ビツトのシフト
レジスタ13にデータを転送すると約0.5 m sの
時間が必要で、この時間が各階調の最小記録時間となる
。64階調を上記条件で記録すると、1ラインの記録に
最短でも32m5を必要とする。したがって、各階調の
記録時間を短縮し、高速記録と多階調記録を同時に実現
するには、より高速の転送りロックで動作する駆動IC
が必要であるが、現状のIC製造プロセス技術では十分
とはいえない。
階調分のラインデータを転送する時間により決定される
。4MHzの高速の転送速度で2048ビツトのシフト
レジスタ13にデータを転送すると約0.5 m sの
時間が必要で、この時間が各階調の最小記録時間となる
。64階調を上記条件で記録すると、1ラインの記録に
最短でも32m5を必要とする。したがって、各階調の
記録時間を短縮し、高速記録と多階調記録を同時に実現
するには、より高速の転送りロックで動作する駆動IC
が必要であるが、現状のIC製造プロセス技術では十分
とはいえない。
以上の1うに、従来の発熱ヘッド駆動ICは、記録デー
タをシリアルに転送するため、発熱ヘッド上の配線数を
少くできるなどの有利な点もあるが、より高速の記憶速
度及び中間調記録などの高機能化を目指す場合、記憶デ
ータの転送速度が問題になる。これらの問題点に対処す
る方法の1つとして、第11図に示す如く、発熱ヘッド
4中のシフトレジスタ13を分割し、複数入力とするこ
とにより、記録データの高速転送を実現する方式が提案
されている。しかし、第11図に示すように、信号変換
回路12−nが記録データの分割数に等しく必要である
ことと、画像源1から各信号変換回路12−nに記録デ
ータを分配する手段が必要で、回路規模が大幅に増大す
るという問題点があった。
タをシリアルに転送するため、発熱ヘッド上の配線数を
少くできるなどの有利な点もあるが、より高速の記憶速
度及び中間調記録などの高機能化を目指す場合、記憶デ
ータの転送速度が問題になる。これらの問題点に対処す
る方法の1つとして、第11図に示す如く、発熱ヘッド
4中のシフトレジスタ13を分割し、複数入力とするこ
とにより、記録データの高速転送を実現する方式が提案
されている。しかし、第11図に示すように、信号変換
回路12−nが記録データの分割数に等しく必要である
ことと、画像源1から各信号変換回路12−nに記録デ
ータを分配する手段が必要で、回路規模が大幅に増大す
るという問題点があった。
本発明の目的は、主として中間調画像記録を熱発色ま′
fc、ニ熱転写記録によりおこなう記録装置において、
発熱ヘッドへの情報伝達速度の高速化、クロック周波数
の低速化及び記録時間の短縮を信号変換回路の回路規模
を拡大させることなく実現する発熱ヘッド駆動方法及び
発熱ヘッド駆動回路を提供するにある。
fc、ニ熱転写記録によりおこなう記録装置において、
発熱ヘッドへの情報伝達速度の高速化、クロック周波数
の低速化及び記録時間の短縮を信号変換回路の回路規模
を拡大させることなく実現する発熱ヘッド駆動方法及び
発熱ヘッド駆動回路を提供するにある。
本発明発熱ヘッド4@動方法の特徴は、濃淡画像の階調
数に応じたタイミングで、発熱抵抗体の発熱の開始ま−
fcは停止を指示する制御信号(以下階調信号と称す)
を各発熱抵抗体につき、1度伝達するだけで階調制御が
可能な発熱ヘッド駆動方法とすることにより、発熱抵抗
体と階調信号を同数としたことにある。
数に応じたタイミングで、発熱抵抗体の発熱の開始ま−
fcは停止を指示する制御信号(以下階調信号と称す)
を各発熱抵抗体につき、1度伝達するだけで階調制御が
可能な発熱ヘッド駆動方法とすることにより、発熱抵抗
体と階調信号を同数としたことにある。
一*fc1本発明発熱ヘッド、鳴動回路の特徴は、発熱
ヘッド駆動ICの階調信号入力端子を複数とし、かつラ
ッチを主体とした記憶素子に階調信号だけを選択的に書
き込み可能とする機能を備えたことにより、情報量転送
速度の高速化と、中間調画像記録装置の信号変換回路の
簡略化、クロック周波数の低速化及び記録時間の大幅な
短縮を可能としく9) たものである。
ヘッド駆動ICの階調信号入力端子を複数とし、かつラ
ッチを主体とした記憶素子に階調信号だけを選択的に書
き込み可能とする機能を備えたことにより、情報量転送
速度の高速化と、中間調画像記録装置の信号変換回路の
簡略化、クロック周波数の低速化及び記録時間の大幅な
短縮を可能としく9) たものである。
以下、本発明の一実施例を第1図、第2図により説明す
る。
る。
第1図は本発明に成る発熱ヘッド駆動回路を用いた熱発
色及び熱転写記録装置の簡単な構成図を示す。基本構成
に第8図の従来例とほぼ同様であるが、複数の階調信号
入力端子を設けるとともに、階調信号の入力端子数に等
しい数の記憶素子を1つのブロックとする2段から成る
記憶素子ブロック群7及び9、画像源1から伝達され信
号変換回路12において、バイナリ信号からピット信号
に変換した階調信号だけを第2段の記憶素子ブロック群
9に伝達記憶する選択的書き込み回路8、及び出力バッ
ファアレイ10により発熱ヘッド駆動回路3を構成した
点が異なる。
色及び熱転写記録装置の簡単な構成図を示す。基本構成
に第8図の従来例とほぼ同様であるが、複数の階調信号
入力端子を設けるとともに、階調信号の入力端子数に等
しい数の記憶素子を1つのブロックとする2段から成る
記憶素子ブロック群7及び9、画像源1から伝達され信
号変換回路12において、バイナリ信号からピット信号
に変換した階調信号だけを第2段の記憶素子ブロック群
9に伝達記憶する選択的書き込み回路8、及び出力バッ
ファアレイ10により発熱ヘッド駆動回路3を構成した
点が異なる。
第1図の発熱ヘッド駆動回路3の内、IC1個分の回路
の一実施例を第2図に示す。回路構成の詳細を以下に示
す。シフトレジスタの約2分の1のトランジスタ数で構
成可能なラッチゲート32個から成る記憶素子32−1
.32−2・・・・・・32−8.・・・・・・35−
1・・・・・・、35−8を8個ずつの4ブロツクに分
割し、第1段の記憶素子ブロック群7を形成し、各記憶
素子ブロックの相対する入力端子を相互に接続して8個
の階調信号入力り。
の一実施例を第2図に示す。回路構成の詳細を以下に示
す。シフトレジスタの約2分の1のトランジスタ数で構
成可能なラッチゲート32個から成る記憶素子32−1
.32−2・・・・・・32−8.・・・・・・35−
1・・・・・・、35−8を8個ずつの4ブロツクに分
割し、第1段の記憶素子ブロック群7を形成し、各記憶
素子ブロックの相対する入力端子を相互に接続して8個
の階調信号入力り。
〜D7の各端子に接続する。ブロック選択回路5として
マスター〇スレーブ型記憶素子30番1〜30・4をカ
スケードに接続したシフトレジスタで構成し、各ビット
出力を第1段の記憶素子ブロック群7の各ブロックの書
込み端子CKに接続している。第1段の記憶素子ブロッ
ク群7の各出力Q+ −t −Q+−32を、各々ラッ
チ信号LATCHと一し積ゲー)36@1〜36−32
に入力すると同時に、32(固のラッチゲート37・1
〜4008により構成される第2段の記憶素子ブロック
群9の信号入力端子りに入力している。第2段の記憶素
子ブロック群9の各出力Q2−1〜Qz−szl’j、
発熱抵抗体に電力を供給して駆動する駆動トランジスタ
39・−1〜39−32の制御信号STBとともに負の
論理和ゲート38・1〜38φ32に接続されている。
マスター〇スレーブ型記憶素子30番1〜30・4をカ
スケードに接続したシフトレジスタで構成し、各ビット
出力を第1段の記憶素子ブロック群7の各ブロックの書
込み端子CKに接続している。第1段の記憶素子ブロッ
ク群7の各出力Q+ −t −Q+−32を、各々ラッ
チ信号LATCHと一し積ゲー)36@1〜36−32
に入力すると同時に、32(固のラッチゲート37・1
〜4008により構成される第2段の記憶素子ブロック
群9の信号入力端子りに入力している。第2段の記憶素
子ブロック群9の各出力Q2−1〜Qz−szl’j、
発熱抵抗体に電力を供給して駆動する駆動トランジスタ
39・−1〜39−32の制御信号STBとともに負の
論理和ゲート38・1〜38φ32に接続されている。
また第2段の記憶素子ブロック群9には、記憶素子を初
期化するリセット信号l5ETが入力されている。
期化するリセット信号l5ETが入力されている。
本実施例忙よれば、階調信号入力端子を8人力とし、デ
ータ転送を8ビツトパラレルで転送とすることにより、
1クロツクで8個のデータ転送が可能となり、従来のシ
フトレジスタ方式に比較し、同一時間内に、8倍の情報
量を転送できる。
ータ転送を8ビツトパラレルで転送とすることにより、
1クロツクで8個のデータ転送が可能となり、従来のシ
フトレジスタ方式に比較し、同一時間内に、8倍の情報
量を転送できる。
抗体に供給する電力パルスの時間幅を個々の抵抗体毎に
制御し、各抵抗体に与える印加エネルギを変えて、発熱
量を制御するパルス幅制御方式が有効である。
制御し、各抵抗体に与える印加エネルギを変えて、発熱
量を制御するパルス幅制御方式が有効である。
第4図にパルス幅制御方式を用い、熱発色または熱転写
記録方式により画像を記録した時のパルス幅と記録濃度
の一般的な特性を示す。横軸にパルス幅、縦軸に記録濃
度をとると、記録濃度は第4図に示す如くS字型特性を
示す。紙の地濃度DOも含め10段階の濃度レベル(1
0階調の中間調レベル)を記録する場合には、紙の地濃
度式と最高濃度D9を9等分した各点に対応するパルス
幅0−t9を発熱抵抗体に印加することにより、10階
調の濃淡画像の記録が可能となる。例えば、’I+j2
1t3などの短いパルス幅を抵抗体に与えると、それぞ
れD+ 、D2 、Dsの低い濃度のドツトを印画しN
t7+ ts+ te!どの長い:・ノ、クル
ス幅を抵抗体に与えると、それぞれD?+覧 \ 記録することにより、濃淡画像を記録でき・る。
記録方式により画像を記録した時のパルス幅と記録濃度
の一般的な特性を示す。横軸にパルス幅、縦軸に記録濃
度をとると、記録濃度は第4図に示す如くS字型特性を
示す。紙の地濃度DOも含め10段階の濃度レベル(1
0階調の中間調レベル)を記録する場合には、紙の地濃
度式と最高濃度D9を9等分した各点に対応するパルス
幅0−t9を発熱抵抗体に印加することにより、10階
調の濃淡画像の記録が可能となる。例えば、’I+j2
1t3などの短いパルス幅を抵抗体に与えると、それぞ
れD+ 、D2 、Dsの低い濃度のドツトを印画しN
t7+ ts+ te!どの長い:・ノ、クル
ス幅を抵抗体に与えると、それぞれD?+覧 \ 記録することにより、濃淡画像を記録でき・る。
このようなパルス幅制御方式による中間調記録を、本発
明の一実施例となる発熱ヘッド駆動回路を用いて実現す
る場合の説明図を第5図及び第6図に示す。第、5図に
示すように、回路構成は第2図実施例と同様であるが説
明を容易にするため、発熱抵抗体R1〜R4を4ビツト
とし、ドライバICも記録データDI、Dzの2人力、
第1段及び第2段ラッチブロックLBI〜LB4も各々
2個の計4ピットの構成で説明する。甘だ記録階調数も
階調09階調11階調29階調31階調4の5階調とし
、発熱抵抗体R1が0階調、発熱抵抗体R2が1階調、
発熱抵抗体R3が2階調、発熱抵抗体R4が4階調の濃
度を記録する場合について、第6図のタイミングチャー
トにより説明する。
明の一実施例となる発熱ヘッド駆動回路を用いて実現す
る場合の説明図を第5図及び第6図に示す。第、5図に
示すように、回路構成は第2図実施例と同様であるが説
明を容易にするため、発熱抵抗体R1〜R4を4ビツト
とし、ドライバICも記録データDI、Dzの2人力、
第1段及び第2段ラッチブロックLBI〜LB4も各々
2個の計4ピットの構成で説明する。甘だ記録階調数も
階調09階調11階調29階調31階調4の5階調とし
、発熱抵抗体R1が0階調、発熱抵抗体R2が1階調、
発熱抵抗体R3が2階調、発熱抵抗体R4が4階調の濃
度を記録する場合について、第6図のタイミングチャー
トにより説明する。
まず、第21段のラッチブロックLB3及ヒLB41余
VセットパルスRESBTにより初期化すると、BE2
と記録データD!、Dzを第6図に示すタイミングで転
送すると、BE、1の立下がりで、ラッチブロックLB
1に記録データDt 、D2ののち発熱抵抗体R1,R
2に送るべき第1階調のデータDll−1及びDI R
−1が書き込まれ、ラッチブロックLBIに制御信号Q
ll−1及びQ目−1を出力する。またBE2の立下が
りで、ラッチブロックLB2に記録データD+ 、、D
zのうち発熱抵抗体R,3,R,4に送るべき第1階調
のデータD21−1及びD22−1が書き込まれ、ラッ
チブロックLB2は制御信号Q21−1及びQ22−1
を出力する。これら第1段のラッチブロックLBI、
LB2の出力を第2段のラッチブロックLB3.LB4
に書き込むラッチ信号Lg、TCHi選択的書込み回路
を形成するゲートGlにより選択的に伝達される。すな
わち第1段のラッチブロックLBI、LB2の出力がI
T t−+ igh II レベル(”Higtl’
″ レベルデー′調のラッチ信号L1の立上がりで第2
段のラッチブロックに書込まれる。従って、第2段のラ
ッチブロックLB3.LB4の出力Q3+ + Q32
+ Q41 +Q42id第1階調ラ第1信調ラツチ
信!1lQ3+だけがtl L ow IIから”I−
I i g h ” レベルに変化する。第2段のラ
ッチブロックLB3.LB4の出力が′”Higll”
のビットは発熱抵抗体の駆動信号STBにかかわらず
、駆動を停止する。従って、Q31の信号が伝達される
発熱抵抗体R1は第1階調データ以後、Q31が’Hi
gll” レベルであり、電力が一度も供給されず全
く発熱しないため、階調Oとなる。他の抵抗体について
は、第1階調の第2段ラッチブロック出力Q12.Q4
1 +Q、、szがI r、 0WjJレベルとなり、
駆動信号STBの″′LOW#レベルに応じて発熱する
ため少くとも第1階調以上のドツトを印画する。第2階
調以後も、全く同様に信号が伝達され発熱抵抗体の発熱
または発熱停止を制御できる。第2階調の記録データD
+ 1−21D1□−z、D+−z+D22−2のうち
、発熱抵抗体R1に伝達されるデータがDll−21几
2にはDI2−2・・・・・・R4にはD22−2
が伝達される。これらの信号のうち、−+i駆駆動停止
倍信号伝達したDll−2の信号は″LoWAルベルで
もat Ht g h # レベルでも良い。たとえ
” L o w”レベルを伝達しても選択的書き込み回
路を形成する負の論理積ゲートG1により、’Low”
レベル信号は第2段のラッチブロックLB3への書き込
みが禁止されるため、第2段ラッチブロックの出力Qa
ti”High”レベルを維持する。
VセットパルスRESBTにより初期化すると、BE2
と記録データD!、Dzを第6図に示すタイミングで転
送すると、BE、1の立下がりで、ラッチブロックLB
1に記録データDt 、D2ののち発熱抵抗体R1,R
2に送るべき第1階調のデータDll−1及びDI R
−1が書き込まれ、ラッチブロックLBIに制御信号Q
ll−1及びQ目−1を出力する。またBE2の立下が
りで、ラッチブロックLB2に記録データD+ 、、D
zのうち発熱抵抗体R,3,R,4に送るべき第1階調
のデータD21−1及びD22−1が書き込まれ、ラッ
チブロックLB2は制御信号Q21−1及びQ22−1
を出力する。これら第1段のラッチブロックLBI、
LB2の出力を第2段のラッチブロックLB3.LB4
に書き込むラッチ信号Lg、TCHi選択的書込み回路
を形成するゲートGlにより選択的に伝達される。すな
わち第1段のラッチブロックLBI、LB2の出力がI
T t−+ igh II レベル(”Higtl’
″ レベルデー′調のラッチ信号L1の立上がりで第2
段のラッチブロックに書込まれる。従って、第2段のラ
ッチブロックLB3.LB4の出力Q3+ + Q32
+ Q41 +Q42id第1階調ラ第1信調ラツチ
信!1lQ3+だけがtl L ow IIから”I−
I i g h ” レベルに変化する。第2段のラ
ッチブロックLB3.LB4の出力が′”Higll”
のビットは発熱抵抗体の駆動信号STBにかかわらず
、駆動を停止する。従って、Q31の信号が伝達される
発熱抵抗体R1は第1階調データ以後、Q31が’Hi
gll” レベルであり、電力が一度も供給されず全
く発熱しないため、階調Oとなる。他の抵抗体について
は、第1階調の第2段ラッチブロック出力Q12.Q4
1 +Q、、szがI r、 0WjJレベルとなり、
駆動信号STBの″′LOW#レベルに応じて発熱する
ため少くとも第1階調以上のドツトを印画する。第2階
調以後も、全く同様に信号が伝達され発熱抵抗体の発熱
または発熱停止を制御できる。第2階調の記録データD
+ 1−21D1□−z、D+−z+D22−2のうち
、発熱抵抗体R1に伝達されるデータがDll−21几
2にはDI2−2・・・・・・R4にはD22−2
が伝達される。これらの信号のうち、−+i駆駆動停止
倍信号伝達したDll−2の信号は″LoWAルベルで
もat Ht g h # レベルでも良い。たとえ
” L o w”レベルを伝達しても選択的書き込み回
路を形成する負の論理積ゲートG1により、’Low”
レベル信号は第2段のラッチブロックLB3への書き込
みが禁止されるため、第2段ラッチブロックの出力Qa
ti”High”レベルを維持する。
以上、本実施例によれば、ラッチを主体とし、選択的書
久込み回路と2段のラッチブロックを組合せた回路構成
とすることにより、発熱を停止したい任意のビットに、
任意の階調数で”High”レベルの階調信号を1画素
につき1度伝達するだけで、9所望のパルス幅で発熱抵
抗体を駆動できる。
久込み回路と2段のラッチブロックを組合せた回路構成
とすることにより、発熱を停止したい任意のビットに、
任意の階調数で”High”レベルの階調信号を1画素
につき1度伝達するだけで、9所望のパルス幅で発熱抵
抗体を駆動できる。
従って、信号変換回数を階調数に依らず画素数と等しく
減少したことにより、信号変換回路のクロック周波数の
低速化またに処理の高速化が可能でトを示す。信号及び
タイミングは第6図とほぼ同様で、階調数を64階調に
、ビット数全32ビツトの駆動ICを64詞カスケード
に接続し2048ビツトに拡張した例を示している。デ
ータの流れについては、第6図とほぼ同様なので省略す
る。
減少したことにより、信号変換回路のクロック周波数の
低速化またに処理の高速化が可能でトを示す。信号及び
タイミングは第6図とほぼ同様で、階調数を64階調に
、ビット数全32ビツトの駆動ICを64詞カスケード
に接続し2048ビツトに拡張した例を示している。デ
ータの流れについては、第6図とほぼ同様なので省略す
る。
一般的に、・64階調の画像の平均階調数は、20階調
から30階調の画像が多い。従って、従来のシフトレジ
スタ方式或いは選択的書込み回路を持たないパラレル入
力方式の如く、各階調毎に゛記録指示データを送る方式
では、画像源に蓄えられた1画素分の濃淡情報から平均
20から30個の記録指示データを信号変換回路で作成
する必要がある。一方、本実施例においてぼ、1画素分
の濃淡情報について1個の発熱停止指示データを信号変
換回路で作成すれば良〈従来のシフトレジスタ方式に比
較し、比較的少い回路規模で信号変換回路において作成
する階調信号の数を約20分の1以下に縮少することが
可能である。従って、信号変換回路のクロック周波数を
低くすることが可能となるため、回路の高速動作による
誤動作を防止することと、画像源及び信号変換回路のメ
モリのアクセス時間などにより決定する1ラインの最小
記録時間を大幅に短縮することが可能である。
から30階調の画像が多い。従って、従来のシフトレジ
スタ方式或いは選択的書込み回路を持たないパラレル入
力方式の如く、各階調毎に゛記録指示データを送る方式
では、画像源に蓄えられた1画素分の濃淡情報から平均
20から30個の記録指示データを信号変換回路で作成
する必要がある。一方、本実施例においてぼ、1画素分
の濃淡情報について1個の発熱停止指示データを信号変
換回路で作成すれば良〈従来のシフトレジスタ方式に比
較し、比較的少い回路規模で信号変換回路において作成
する階調信号の数を約20分の1以下に縮少することが
可能である。従って、信号変換回路のクロック周波数を
低くすることが可能となるため、回路の高速動作による
誤動作を防止することと、画像源及び信号変換回路のメ
モリのアクセス時間などにより決定する1ラインの最小
記録時間を大幅に短縮することが可能である。
本実施例の如く、階調信号入力端子を複数とすることと
、選択的書込み回路を併用することにより、大画面、高
精細、多階調記録においても、信号変換回路における変
換時間及び発熱ヘッドへのデータ転送時間を、クロック
周波数を上げることなく大幅に短縮することが可能で、
記録時間の大幅短縮を実現できる。また信号変換回路も
1式で済み、回路規模を増大させることもない。
、選択的書込み回路を併用することにより、大画面、高
精細、多階調記録においても、信号変換回路における変
換時間及び発熱ヘッドへのデータ転送時間を、クロック
周波数を上げることなく大幅に短縮することが可能で、
記録時間の大幅短縮を実現できる。また信号変換回路も
1式で済み、回路規模を増大させることもない。
第12図に本発明の他の実施例の回路図を示す。
基本構成は、第2図の本発明の実施例とほぼ同様である
が、選択的書込み回路8を、入力端子り。
が、選択的書込み回路8を、入力端子り。
〜D7と第1段の記憶素子ブロック群7の間に配置する
とともに、第2段の記憶素子ブロックを省略した点が異
なる。なお、負の論理和ゲート40ンのL階調記録時の
タイミングチャートを示す。
とともに、第2段の記憶素子ブロックを省略した点が異
なる。なお、負の論理和ゲート40ンのL階調記録時の
タイミングチャートを示す。
クロックCLKとデータD o = D 7のタイミン
グが多少異る他は、第7図に示す本発明の実施例と同様
である。すなわちクロックCLKがLowレベルで記憶
素子ブロックにデータを転送している間は、データDo
−D7を保持する必要がある。
グが多少異る他は、第7図に示す本発明の実施例と同様
である。すなわちクロックCLKがLowレベルで記憶
素子ブロックにデータを転送している間は、データDo
−D7を保持する必要がある。
このため第2図に示す本発明の実施例に比較し、動作条
件に多少の制約は加わるが、従来のシフトレジスタ方式
に比較して約2分の1の回路規模で、情報量転送速度を
8倍にすることができる。
件に多少の制約は加わるが、従来のシフトレジスタ方式
に比較して約2分の1の回路規模で、情報量転送速度を
8倍にすることができる。
また、本発明の実施例でに、ブロック選択回路を全てシ
フトレジスタにより構成したが、シフトレジスタの・代
わりに、デコーダを用いても全く同様の効果を示す。更
に、デコーダを用いることにより、階調信号を任意の記
憶素子ブロックにランダムに伝達することが可能で、よ
り一層データ転送時間を短縮することが可能で、記録の
高速化を実現できる。
フトレジスタにより構成したが、シフトレジスタの・代
わりに、デコーダを用いても全く同様の効果を示す。更
に、デコーダを用いることにより、階調信号を任意の記
憶素子ブロックにランダムに伝達することが可能で、よ
り一層データ転送時間を短縮することが可能で、記録の
高速化を実現できる。
本発明によれば、従来のシフトレジスタ方式に対して、
複数のデータを同時に転送する機能を有するので、情報
量転送速度の大幅な高速化が可能である。
複数のデータを同時に転送する機能を有するので、情報
量転送速度の大幅な高速化が可能である。
また、階調信号だけを選択的に書き込む機能を具備した
ことで、画素の濃淡情報と信号変換回数を同一としたこ
とにより、信号変換回路のクロック周波数を低速化を可
能とともに、信号変換回路の回路規模を増大させること
なく、信号変換時間を大幅に短縮する効果がある。
ことで、画素の濃淡情報と信号変換回数を同一としたこ
とにより、信号変換回路のクロック周波数を低速化を可
能とともに、信号変換回路の回路規模を増大させること
なく、信号変換時間を大幅に短縮する効果がある。
第1図は本発明の画像記録装置の一例を示すブロック図
、第2図は本発明駆動ICの実施例の回路図、第4図は
パルス幅と記録?a変の関係を示す特性図、第5図及び
第6図は、それぞれ本発明駆動ICを用いた中間調記録
方式を説明する回路図及びタイミングチャート、第7図
は本発明、駆動■ICを用いた64階調の中間調画像記
録時タイミングチャート、第8図は従来の画像記録装置
の一例を示すブロック図、第9図〜第11図ぼそれぞれ
、従来の駆動ICの実施例の回路図、64階調記録タイ
ミングチャート及び池の従来例を示すブロック図、第1
2図及び第3図に、本発明の1vi動■Cの他の実施例
のそれぞれ回路図及び中間調画像記録タイミングチャー
トである。 1・・・画像源、2・・・制御回路、3・・・駆動回路
、4・・・発熱ヘッド、5・・・ブロック選択回路、6
・・・マイコンパス、7・・・第1段記憶素子ブロック
群、8・・・選択的書込み回路、且・・・第2段記憶素
子ブロック群、10・・・出力バッファアレイ、11・
・・発熱抵抗体プレイ、12・・・信号変換回路、13
・・・シフトレジスタ。
、第2図は本発明駆動ICの実施例の回路図、第4図は
パルス幅と記録?a変の関係を示す特性図、第5図及び
第6図は、それぞれ本発明駆動ICを用いた中間調記録
方式を説明する回路図及びタイミングチャート、第7図
は本発明、駆動■ICを用いた64階調の中間調画像記
録時タイミングチャート、第8図は従来の画像記録装置
の一例を示すブロック図、第9図〜第11図ぼそれぞれ
、従来の駆動ICの実施例の回路図、64階調記録タイ
ミングチャート及び池の従来例を示すブロック図、第1
2図及び第3図に、本発明の1vi動■Cの他の実施例
のそれぞれ回路図及び中間調画像記録タイミングチャー
トである。 1・・・画像源、2・・・制御回路、3・・・駆動回路
、4・・・発熱ヘッド、5・・・ブロック選択回路、6
・・・マイコンパス、7・・・第1段記憶素子ブロック
群、8・・・選択的書込み回路、且・・・第2段記憶素
子ブロック群、10・・・出力バッファアレイ、11・
・・発熱抵抗体プレイ、12・・・信号変換回路、13
・・・シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 1、発熱ヘッド上に実装した発熱ヘッド駆動素子を用い
、前記発熱ヘッド上の複数の発熱抵抗体に加える電力の
通電時間を、画像の濃淡情報に応じて前記各発熱抵抗体
毎に制御することにより、中間調画像を記録する発熱ヘ
ッド駆動方法において、前記各発熱抵抗体への通電の開
始または停止のいずれか一方を指示する第1の制御信号
を、全ての前記発熱抵抗体について共通とし、他の一方
を指示する第2の制御信号を、前記画像の濃淡情報が示
す濃度レベル、すなわち階調数に応じたタイミングで前
記発熱ヘッドに伝達する階調信号とし、この階調信号と
前記第1の制御信号により、濃度レベルに応じた時間幅
で前記発熱抵抗体を、駆動したことを特徴とする発熱ヘ
ッド駆動方法。 2、発熱ヘッド上に実装され、階調信号により複数の発
熱抵抗体に選択的に電力を供給する発熱ヘッド駆動回路
において、複数の階調信号入力端子と前記階調信号入力
端子と同数の記憶素子を単位ブロックとする第1の記憶
素子ブロック群と、前記階調信号を前記第1の記憶素子
ブロック群の各記憶素子ブロックに選択的に伝達するブ
ロック選択手段と、前記第1の記憶素子ブロック群また
は、新たに設けた第2の記憶素子ブロック群に、前記階
調信号だけを選択的に書き込み可能とする手段と、前記
各記憶素子に対応して設置し、前記発熱抵抗体を前記第
1の制御信号と前記階調信号とに応じて発熱させる出力
バッファを具備したことを特徴とする発熱ヘッド駆動回
路。 3、前記階調信号を前記第1の各記憶素子ブロックに選
択的に伝達する手段として、シフトレジスタの各ビット
出力を前記各記憶素子ブロックの選択信号としたことを
特徴とする特許請求の範囲第2項記載の発熱ヘッド駆動
回路。 4、前記階調信号を前記第1の各記憶素子ブロックに選
択的に伝達する手段として、デコーダの各出力を前記各
記憶素子ブロックの選択信号としたことを特徴とする特
許請求の範囲第2項記載の発熱ヘッド駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60019985A JPH0787518B2 (ja) | 1985-02-06 | 1985-02-06 | 記録ヘッド駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60019985A JPH0787518B2 (ja) | 1985-02-06 | 1985-02-06 | 記録ヘッド駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61181270A true JPS61181270A (ja) | 1986-08-13 |
JPH0787518B2 JPH0787518B2 (ja) | 1995-09-20 |
Family
ID=12014472
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60019985A Expired - Lifetime JPH0787518B2 (ja) | 1985-02-06 | 1985-02-06 | 記録ヘッド駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0787518B2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59192344U (ja) * | 1983-06-09 | 1984-12-20 | 株式会社東芝 | サ−マルヘツド制御回路 |
JPS601976A (ja) * | 1983-06-17 | 1985-01-08 | Alps Electric Co Ltd | 階調記録装置 |
JPS601975A (ja) * | 1983-06-17 | 1985-01-08 | Alps Electric Co Ltd | 階調記録装置 |
-
1985
- 1985-02-06 JP JP60019985A patent/JPH0787518B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59192344U (ja) * | 1983-06-09 | 1984-12-20 | 株式会社東芝 | サ−マルヘツド制御回路 |
JPS601976A (ja) * | 1983-06-17 | 1985-01-08 | Alps Electric Co Ltd | 階調記録装置 |
JPS601975A (ja) * | 1983-06-17 | 1985-01-08 | Alps Electric Co Ltd | 階調記録装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0787518B2 (ja) | 1995-09-20 |
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