JPS61175734A - 処理選択方式 - Google Patents
処理選択方式Info
- Publication number
- JPS61175734A JPS61175734A JP1575885A JP1575885A JPS61175734A JP S61175734 A JPS61175734 A JP S61175734A JP 1575885 A JP1575885 A JP 1575885A JP 1575885 A JP1575885 A JP 1575885A JP S61175734 A JPS61175734 A JP S61175734A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- instruction
- register
- subroutine
- bit information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラムにより制御可能な処理装置、特に
一つの処理系で実行される一つ又は複数のサブルーチン
の選択方式に関するものである。
一つの処理系で実行される一つ又は複数のサブルーチン
の選択方式に関するものである。
従来、プログラムにより制御可能な処理装置において、
割込み要因や処理の内容により該処理装置の処理プログ
ラムが幾つかの処理系に分けられ、また該処理系の一つ
一つの処理シーケンスが一つの処理単位であるサブルー
チンの集合で処理可能な場合がある。そのような場合、
処理シーケンスが成る状態にあって割込み等により該処
理シーケンスに制御が来た時、該処理シーケンス内にそ
こで行うべき処理のサブルーチンをコールする命令を処
理の数だけ置くやり方がある(第4図)。しかし、この
方法では新しく処理系を追加する要求が出た場合、この
サブルーチンをコールする命令群を追加せねばならず、
大きな処理系の追加では修正量が多いこと及び修正が容
易でないこと等の欠点がある。そこで、各処理シーケン
ス毎に実行されるべき一つまたは複数のサブルーチンを
指定したビット情報を処理シーケンス、毎に持ち、各処
環シーケンスに制御が来たとき該ビット情報によりサブ
ルーチンを選択し、実行する方法が考えられるが、通常
の命令でこの方法を行うと、ビット毎に判断して分岐し
なくてはならないのでプログラムのステップ数が増え、
処理効率が悪い。
割込み要因や処理の内容により該処理装置の処理プログ
ラムが幾つかの処理系に分けられ、また該処理系の一つ
一つの処理シーケンスが一つの処理単位であるサブルー
チンの集合で処理可能な場合がある。そのような場合、
処理シーケンスが成る状態にあって割込み等により該処
理シーケンスに制御が来た時、該処理シーケンス内にそ
こで行うべき処理のサブルーチンをコールする命令を処
理の数だけ置くやり方がある(第4図)。しかし、この
方法では新しく処理系を追加する要求が出た場合、この
サブルーチンをコールする命令群を追加せねばならず、
大きな処理系の追加では修正量が多いこと及び修正が容
易でないこと等の欠点がある。そこで、各処理シーケン
ス毎に実行されるべき一つまたは複数のサブルーチンを
指定したビット情報を処理シーケンス、毎に持ち、各処
環シーケンスに制御が来たとき該ビット情報によりサブ
ルーチンを選択し、実行する方法が考えられるが、通常
の命令でこの方法を行うと、ビット毎に判断して分岐し
なくてはならないのでプログラムのステップ数が増え、
処理効率が悪い。
本発明は、上記の考察に基づくものであって、処理効率
の高いこと及び修正や追加が容易なこと等の特徴を有す
る処理選択方式を捷供することを目的としている。
の高いこと及び修正や追加が容易なこと等の特徴を有す
る処理選択方式を捷供することを目的としている。
そしてそのため本発明の処理選択方式は、プログラム及
び制御情報を格納するメモリ並びに該プログラムを実行
するプロセッサを持つ情報処理システムにおいて、複数
のサブルーチンから選択された該サブルーチンの処理を
時系列に行うに、該サブルーチンの個々の区別をピント
情報として表し、該ビット情報を格納する手段と、該ビ
ット情報をビット単位に出力する手段と該サブルーチン
の個々を呼出す命令群を持ち前記ビット情報をビット単
位に出力する手段によって前記命令群を選択することを
特徴とするものである。
び制御情報を格納するメモリ並びに該プログラムを実行
するプロセッサを持つ情報処理システムにおいて、複数
のサブルーチンから選択された該サブルーチンの処理を
時系列に行うに、該サブルーチンの個々の区別をピント
情報として表し、該ビット情報を格納する手段と、該ビ
ット情報をビット単位に出力する手段と該サブルーチン
の個々を呼出す命令群を持ち前記ビット情報をビット単
位に出力する手段によって前記命令群を選択することを
特徴とするものである。
以下、本発明を図面を参照しつつ説明する。第1図に本
発明によるプログラム・リストの例を示す。JSXは、
本発明による命令でQレジスタ(シフトレジスタで構成
される)に入っているサブルーチン選択ビット情報に従
って飛び先アドレスを変える命令である。JSJ?は、
通常のサブルーチン・コール命令であり、この命令の次
の命令のアドレスをスタックに退避して、オペランドの
アドレスに飛ぶ命令である。RTXは、本発明による命
令であり、Qレジスタに入っているサブルーチン選択ビ
ット情報とスタックに入っている命令アドレスとにより
復帰アドレスを作成して復帰する命令である。RTXは
、第1図に示されていないが、各サブルーチンの最後に
存在するものである。なお、Qレジスタとして動作でき
るシフトレジスタが複数個ある場合、JSX及びR↑に
命令は特定のシフトレジスタを指定する必要がある。シ
フトレジスタが1個しかない場合には、JSX及びRT
X命令は特定のシフトレジスタを指定する必要はない。
発明によるプログラム・リストの例を示す。JSXは、
本発明による命令でQレジスタ(シフトレジスタで構成
される)に入っているサブルーチン選択ビット情報に従
って飛び先アドレスを変える命令である。JSJ?は、
通常のサブルーチン・コール命令であり、この命令の次
の命令のアドレスをスタックに退避して、オペランドの
アドレスに飛ぶ命令である。RTXは、本発明による命
令であり、Qレジスタに入っているサブルーチン選択ビ
ット情報とスタックに入っている命令アドレスとにより
復帰アドレスを作成して復帰する命令である。RTXは
、第1図に示されていないが、各サブルーチンの最後に
存在するものである。なお、Qレジスタとして動作でき
るシフトレジスタが複数個ある場合、JSX及びR↑に
命令は特定のシフトレジスタを指定する必要がある。シ
フトレジスタが1個しかない場合には、JSX及びRT
X命令は特定のシフトレジスタを指定する必要はない。
第2図は成る処理シーケンスでQレジスタに入れられた
サブルーチン選択ビット情報の例を示す。
サブルーチン選択ビット情報の例を示す。
この例の場合、JSXではQレジスタのビット情報によ
り左から第2番目の1を読み出し、左からの変位を求め
、JSXの次の命令アドレスとその変位により飛び先ア
ドレスを決定し、第1図の■の命令に飛び、JSR5Y
ORi2ニより5YOR32(7)サブルーチンに飛ぶ
。5YORi2サブルーチンの内の処理が終わると、R
TXにより次のサブルーチン選択ビットを読み出し、そ
のビット位置の増分と現在スタックされているアドレス
とにより復帰アドレスを決定し、■の位置に復帰し、そ
このJSR5YORi5によりサブルーチン5YORi
5に飛ぶ。以下、同様に5YORill及び5YOR3
15の処理が行われ、この処理シーケンスは終了する。
り左から第2番目の1を読み出し、左からの変位を求め
、JSXの次の命令アドレスとその変位により飛び先ア
ドレスを決定し、第1図の■の命令に飛び、JSR5Y
ORi2ニより5YOR32(7)サブルーチンに飛ぶ
。5YORi2サブルーチンの内の処理が終わると、R
TXにより次のサブルーチン選択ビットを読み出し、そ
のビット位置の増分と現在スタックされているアドレス
とにより復帰アドレスを決定し、■の位置に復帰し、そ
このJSR5YORi5によりサブルーチン5YORi
5に飛ぶ。以下、同様に5YORill及び5YOR3
15の処理が行われ、この処理シーケンスは終了する。
第3図はJSX /RTXの命令の実行に関係するハー
ドウェアを示す図である。lはQレジスタを構成するシ
フトレジスタ、2はQレジスタからの桁あふれ、3はカ
ウンタ、4はカウンタがらの桁あふれ、5はスタック、
6はマルチプレクサ、7は飛び先/復帰アドレス・レジ
スタ、8はJSX /RTχ指示ビット、9は+1回路
、1oは一1回路、11は加算器をそれぞれ示している
。JSにやRTX命令ではQレジスタ1を左に1ビツト
ずつシフトする。カウンタ3はQレジスタ1を1ビツト
ずつシフトするのに同期して+1される。桁あふれ2に
1のビットが入ると、そのシフト動作は終り、そのシフ
ト量から1を減算した値とスタック5の中のアドレスが
加えられ、マルチプレクサ6に出力される。マルチプレ
クサ6はJSX /RTX指示ビット8によって制御さ
れ、JSX /RTχ命令の場合は加算器11からのデ
ータを、それ以外の場合はスタック5からの出力を飛び
先/復帰アドレス・レジスタ7に出力する。JSχ命令
ではスタック5にJSX命令の次の命令のアドレスを退
避しておく。
ドウェアを示す図である。lはQレジスタを構成するシ
フトレジスタ、2はQレジスタからの桁あふれ、3はカ
ウンタ、4はカウンタがらの桁あふれ、5はスタック、
6はマルチプレクサ、7は飛び先/復帰アドレス・レジ
スタ、8はJSX /RTχ指示ビット、9は+1回路
、1oは一1回路、11は加算器をそれぞれ示している
。JSにやRTX命令ではQレジスタ1を左に1ビツト
ずつシフトする。カウンタ3はQレジスタ1を1ビツト
ずつシフトするのに同期して+1される。桁あふれ2に
1のビットが入ると、そのシフト動作は終り、そのシフ
ト量から1を減算した値とスタック5の中のアドレスが
加えられ、マルチプレクサ6に出力される。マルチプレ
クサ6はJSX /RTX指示ビット8によって制御さ
れ、JSX /RTχ命令の場合は加算器11からのデ
ータを、それ以外の場合はスタック5からの出力を飛び
先/復帰アドレス・レジスタ7に出力する。JSχ命令
ではスタック5にJSX命令の次の命令のアドレスを退
避しておく。
桁あふれ4に1のビットが入ったときも、シフト動作は
停止する。
停止する。
第3図の動作について説明する。第1図のような命令列
があり、且つQレジスタ1に格納されているビット列が
第2図で示すようなパターンのものであるとする。複数
のサブルーチン選択ビット情報はサブルーチン選択テー
ブルに格納されており、その内の所望のサブルーチン選
択ビット情報がQレジスタ1に格納される。JSX Q
命令が実行されると、■の命令のアドレスがスタック5
に格納され、Qレジスタ1に第2図のビット・パターン
がセットされ、Qレジスタ1の内容が1ビツトずつ左シ
フトされる。2ビツトシフトされると、桁あふれ2に1
がセットされるのでシフト動作が停止される。この時、
カウンタ3の内容は2になっている。桁あふれ2に1が
セントされてシフト動作が停止すると、カウンタ3の値
(現在は2)を−1した値(減算結果は1)とスタック
5の値(■の命令を示す)とが加算され、加算結果(■
の命令を示す)がマルチプレクサ6を経由して飛び先/
復帰アドレス・レジスタ7にセットされ、■のJSR5
YORi2の命令が実行される。■のJSR5YORi
2の実行が開始されと、■のアドレスがスタック5にセ
ットされ、サブルーチン5YORi2が実行される。サ
ブルーチン5YORi2の中のRTX命令が実行される
と、シフトレジスタ1の左シフト動作が開始され、3ビ
ツト左シフトされると、桁あふれ2に1がセットされ、
シフト動作が停止する。この時、カウンタ3の内容は3
を示している。なお、カウンタ3はカウントを開始する
際、初期値にリセットされてからカウントを開始するも
のである。
があり、且つQレジスタ1に格納されているビット列が
第2図で示すようなパターンのものであるとする。複数
のサブルーチン選択ビット情報はサブルーチン選択テー
ブルに格納されており、その内の所望のサブルーチン選
択ビット情報がQレジスタ1に格納される。JSX Q
命令が実行されると、■の命令のアドレスがスタック5
に格納され、Qレジスタ1に第2図のビット・パターン
がセットされ、Qレジスタ1の内容が1ビツトずつ左シ
フトされる。2ビツトシフトされると、桁あふれ2に1
がセットされるのでシフト動作が停止される。この時、
カウンタ3の内容は2になっている。桁あふれ2に1が
セントされてシフト動作が停止すると、カウンタ3の値
(現在は2)を−1した値(減算結果は1)とスタック
5の値(■の命令を示す)とが加算され、加算結果(■
の命令を示す)がマルチプレクサ6を経由して飛び先/
復帰アドレス・レジスタ7にセットされ、■のJSR5
YORi2の命令が実行される。■のJSR5YORi
2の実行が開始されと、■のアドレスがスタック5にセ
ットされ、サブルーチン5YORi2が実行される。サ
ブルーチン5YORi2の中のRTX命令が実行される
と、シフトレジスタ1の左シフト動作が開始され、3ビ
ツト左シフトされると、桁あふれ2に1がセットされ、
シフト動作が停止する。この時、カウンタ3の内容は3
を示している。なお、カウンタ3はカウントを開始する
際、初期値にリセットされてからカウントを開始するも
のである。
加算器11には、3−1=2と、スタック5から読み出
された■のアドレスが入力されるので、加算器11の出
力は■を示す。そして、加算器11の出力はマルチプレ
クサ6を経由して飛び先/復帰アドレス・レジスタ7に
セントされ、■の命令が実行される。なお、上述の説明
では、命令の長さは1バイトとしているが、命令の長さ
がnバイトのときには、(カウンタの値−1)×nを加
算器11の左側入力端子に入力すべきことは当然である
。
された■のアドレスが入力されるので、加算器11の出
力は■を示す。そして、加算器11の出力はマルチプレ
クサ6を経由して飛び先/復帰アドレス・レジスタ7に
セントされ、■の命令が実行される。なお、上述の説明
では、命令の長さは1バイトとしているが、命令の長さ
がnバイトのときには、(カウンタの値−1)×nを加
算器11の左側入力端子に入力すべきことは当然である
。
以上の説明から明らかなように、本発明によれば、処理
効率が高く且つ修正/追加が容易な処理選択方式を得る
ことが出来る。
効率が高く且つ修正/追加が容易な処理選択方式を得る
ことが出来る。
第1図は本発明によるプログラム・リストの1例を示す
図、第2図はQレジスタに入れられたサブルーチン選択
ビット情報の例を示す図、第3図は本発明のJSX /
RTX命令の実行に関係するハードウェアを示す図、第
4図は従来のプログラム・リストの1例を示す図である
。 1・・・Qレジスタを構成するシフトレジスタ、2・・
・Qレジスタからの桁あふれ、3・・・カウンタ、4・
・・カウンタからの桁あふれ、5・・・スタック、6・
・・マルチプレクサ、7・・・飛び先/復帰アドレス・
レジスタ、8・・・JSX /RTX指示ビット、9・
・・+1回路、10・・・−1回路、11・・・加算器
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 @ 了SRSイ0RLI6 第1図 響 :JSf2 S’t’ 丁SRSY Jsg 9Y 丁SRSY 0にし2 0λし5 012乙11 0R乙15
図、第2図はQレジスタに入れられたサブルーチン選択
ビット情報の例を示す図、第3図は本発明のJSX /
RTX命令の実行に関係するハードウェアを示す図、第
4図は従来のプログラム・リストの1例を示す図である
。 1・・・Qレジスタを構成するシフトレジスタ、2・・
・Qレジスタからの桁あふれ、3・・・カウンタ、4・
・・カウンタからの桁あふれ、5・・・スタック、6・
・・マルチプレクサ、7・・・飛び先/復帰アドレス・
レジスタ、8・・・JSX /RTX指示ビット、9・
・・+1回路、10・・・−1回路、11・・・加算器
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 @ 了SRSイ0RLI6 第1図 響 :JSf2 S’t’ 丁SRSY Jsg 9Y 丁SRSY 0にし2 0λし5 012乙11 0R乙15
Claims (1)
- プログラム及び制御情報を格納するメモリ並びに該プロ
グラムを実行するプロセッサを持つ情報処理システムに
おいて、複数のサブルーチンから選択された該サブルー
チンの処理を時系列に行うに、該サブルーチンの個々の
区別をビット情報として表し、該ビット情報を格納する
手段と、該ビット情報をビット単位に出力する手段と該
サブルーチンの個々を呼出す命令群を持ち前記ビット情
報をビット単位に出力する手段によって前記命令群を選
択することを特徴とする処理選択方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1575885A JPS61175734A (ja) | 1985-01-30 | 1985-01-30 | 処理選択方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1575885A JPS61175734A (ja) | 1985-01-30 | 1985-01-30 | 処理選択方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61175734A true JPS61175734A (ja) | 1986-08-07 |
Family
ID=11897679
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1575885A Pending JPS61175734A (ja) | 1985-01-30 | 1985-01-30 | 処理選択方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61175734A (ja) |
-
1985
- 1985-01-30 JP JP1575885A patent/JPS61175734A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR840007187A (ko) | 서브루틴 및 인터럽트용 프로그램 카운터 스택킹 방법 및 장치 | |
JPS59133650A (ja) | マイクロコンピユ−タおよびマイクロコンピユ−タのネツトワ−クならびにこれらを動作させる方法 | |
EP0220682B1 (en) | Data processing system | |
FI90149C (fi) | Vektorbehandlingssystem | |
EP0240606B1 (en) | Pipe-line processing system and microprocessor using the system | |
JPS61175734A (ja) | 処理選択方式 | |
JPH0418635A (ja) | ディジタル信号プロセッサ | |
JP2003507815A (ja) | 保存及び戻りフラグを具備する割込みのサービス | |
JPH0642206B2 (ja) | コンカレント処理命令を有するマイクロプロセツサ | |
US5687380A (en) | Macro service processing of interrupt requests in a processing system where a single interrupt is generated for a plurality of completed transactions | |
KR100396189B1 (ko) | 디지털신호 처리장치 및 그 제어방법 | |
JPS61182135A (ja) | 処理選択方法 | |
JPS63141131A (ja) | パイプライン制御方式 | |
JP2758624B2 (ja) | マイクロプログラムの調速方式 | |
EP0359823A1 (en) | Method and apparatus for controlling the execution of microprogram | |
JPS5916054A (ja) | マイクロ・プロセツサ | |
KR100329780B1 (ko) | 인터럽트 응답 시간을 줄인 인터럽트 처리 장치 | |
JPS61141041A (ja) | コンピユ−タシステムにおけるプログラム起動方法 | |
JP2845780B2 (ja) | データ転送制御回路 | |
JPS6375833A (ja) | 情報処理装置 | |
JPH0462093B2 (ja) | ||
JPH0731596B2 (ja) | 条件付きサブルーチン呼出し方式 | |
JPH01154234A (ja) | 割込み制御装置 | |
JPH0544689B2 (ja) | ||
JPS6010342A (ja) | 汎用レジスタのリロ−ド制御方式 |