JPS61172375A - Nonvolatile semiconductor memory device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はメモリセルとして浮遊ゲートと二つの制御ゲ
ートを有するトランジスタを用い、電気的にデータの書
き換えが可能な不揮発性半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a nonvolatile semiconductor memory device that uses a transistor having a floating gate and two control gates as a memory cell and allows data to be electrically rewritten.
［発明の技術的背景］
浮遊ゲートを有し、電気的にデータの書き換えが可能な
メモリセル用のトランジスタとしては例えば第８図に示
すようなものが知られている。第８図（ａ）はこのトラ
ンジスタのパターン平面図であり、第８図（ｂ）は同図
（ａ）のＡ−Ａ’線に沿った断面図であり、第８図（Ｃ
）は同図（ａ＞のＢ−８’線に沿った断面図である。こ
のトランジスタは例えばｐ型のシリコン半導体基板１１
上に形成されたｎ４″型半導体領域をドレイン領域１２
およびソース領域１３としており、ソース領域１３には
ｎ＋型半導体領域１４が連続的に形成されている。[Technical Background of the Invention] For example, a transistor as shown in FIG. 8 is known as a memory cell transistor having a floating gate and in which data can be electrically rewritten. FIG. 8(a) is a pattern plan view of this transistor, FIG. 8(b) is a sectional view taken along line AA' in FIG. 8(a), and FIG.
) is a cross-sectional view taken along the line B-8' in the same figure (a>. This transistor is, for example, a p-type silicon semiconductor substrate 11
The n4″ type semiconductor region formed on the drain region 12
and a source region 13, and an n+ type semiconductor region 14 is continuously formed in the source region 13.
半導体基板１１上には絶縁膜１５を介して多結晶シリコ
ン層からなる浮遊ゲート１６が形成されている。A floating gate 16 made of a polycrystalline silicon layer is formed on the semiconductor substrate 11 with an insulating film 15 interposed therebetween.
この浮遊ゲート１６の一部は、トンネル電流が流れる得
る程度の厚みに調整された絶縁膜１１を介して上記ｎ＋
型半導体領域１４と重なり合っている。さらに上記浮遊
ゲート１６上には絶縁膜１８を介して多結晶シリコン層
からなる第１の制御ゲート１９が形成されている。この
第１の制御ゲート１９は上記ドレイン領域１２およびソ
ース領域１３の配列方向と並行する方向に延長形成され
ている。さらに上記第１の制御ゲート１９上には絶縁膜
２０を介して多結晶シリコン層からなる第２の制御ゲー
ト２１が形成されている。この第２の制御ゲート２１は
上記ドレイン領域１２およびソース領域１３相互間を横
切る方向に、かつ一部が上記第１の制御ゲート１９、浮
遊ゲート１６およびソース領域１３と連続的に形成され
ているｎ◆型半導体領域１４それぞれと重なり合うよう
に形成されている。なお、第８図中、２２はフィールド
絶縁膜である。A part of this floating gate 16 is connected to the n+
It overlaps with the type semiconductor region 14. Furthermore, a first control gate 19 made of a polycrystalline silicon layer is formed on the floating gate 16 with an insulating film 18 interposed therebetween. This first control gate 19 is formed to extend in a direction parallel to the arrangement direction of the drain region 12 and source region 13. Further, a second control gate 21 made of a polycrystalline silicon layer is formed on the first control gate 19 with an insulating film 20 interposed therebetween. The second control gate 21 is formed in a direction crossing the drain region 12 and the source region 13, and is partially continuous with the first control gate 19, the floating gate 16, and the source region 13. They are formed so as to overlap with each of the n◆ type semiconductor regions 14. In addition, in FIG. 8, 22 is a field insulating film.
このような構成のトランジスタは、浮遊ゲート１６と第
１および第２の制御ゲート１９および２１を有しており
、データの書き換えもしくは消去は、ソース領域１３、
第１および第２の制御ゲート１９および２１にそれぞれ
所定の電圧を印加してｎ＋型半導体領域１４と浮遊ゲー
ト１６との間で電荷の授受を行なうことによってなされ
ている。The transistor with such a configuration has a floating gate 16 and first and second control gates 19 and 21, and data can be rewritten or erased using the source region 13,
This is accomplished by applying predetermined voltages to the first and second control gates 19 and 21, respectively, and transferring charges between the n+ type semiconductor region 14 and the floating gate 16.
ところで、このようなセルトランジスタを用いて集積化
された不揮発性半導体記憶装置を構成する場合、従来で
は、セルトランジスタをマトリクス状に配置するととも
に、全てのソース領域１３を連続した一つの半導体領域
で形成するようにしている。By the way, when configuring an integrated nonvolatile semiconductor memory device using such cell transistors, conventionally, the cell transistors are arranged in a matrix and all the source regions 13 are formed into one continuous semiconductor region. I'm trying to form it.
［背景技術の問題点］
従来の記憶装置では上記のようにソース領域１３を連続
した一つの半導体領域で形成するようにしているので、
共通ソース領域ではソース拡散による大きな拡散抵抗お
よび基板との間での大きな接合容量が存在している。[Problems with Background Art] In conventional memory devices, the source region 13 is formed of one continuous semiconductor region as described above.
In the common source region, there is a large diffusion resistance due to source diffusion and a large junction capacitance with the substrate.
このような記憶装置ではデータ消去の際にソース領域に
高電圧を印加する必要がある。そして、一般にこの高電
圧は同一チップ上に設けられたチャージポンプ回路で発
生するため、電流供給能力は非常に小さい。このような
場合に上記のような抵抗および容１１または接合部での
リーク電流の影響によりソース電位が所望の電位に達す
るまでの時間が長くかかってしまう。この結果、従来の
装置ではデータの書き換え時間が遅くなるという欠点が
ある。また、この種の記憶装置ではデータ書き込みの直
後に、書き込まれたデータの確認を行なう目的でデータ
の読み出しを行なう場合が多い。そしてこのような場合
にも上記と同様の理由により、ソース電位が所望の電位
（データ読み出しの場合にはアース電位）に達するまで
の時間が長くなり、この結果、データ読み出しが遅くな
ってしまうという欠点がある。In such a memory device, it is necessary to apply a high voltage to the source region when erasing data. Since this high voltage is generally generated in a charge pump circuit provided on the same chip, the current supply capacity is extremely small. In such a case, it takes a long time for the source potential to reach the desired potential due to the influence of the resistance and leakage current at the capacitor 11 or the junction as described above. As a result, the conventional device has the disadvantage that data rewriting time is slow. Further, in this type of storage device, immediately after data is written, data is often read for the purpose of confirming the written data. In such a case, for the same reason as above, it takes a long time for the source potential to reach the desired potential (earth potential in the case of data readout), and as a result, data readout becomes slower. There are drawbacks.
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、データの書き換えおよび読み出しが高
速に行なえる不揮発性半導体記憶装置を提供することに
ある。[Object of the Invention] The present invention has been made in consideration of the above-mentioned circumstances, and its object is to provide a nonvolatile semiconductor memory device in which data can be rewritten and read at high speed.
［発明の概要］
上記目的を達成するためこの発明の不揮発性半導体記憶
装置にあっては、浮遊ゲートおよび二つの制御ゲートを
有するトランジスタをメモリセルとして用い、複数のメ
モリセルをマトリクス状に配列して集積化する際に、ソ
ースとなる半導体領域を二つのセル毎に共通にしかつそ
れぞれ分離して形成する゛ようにし、各ソースを導電性
の高い材料からなる配線を用いて２列づつ共通に接続す
るようにしている。[Summary of the Invention] In order to achieve the above object, a nonvolatile semiconductor memory device of the present invention uses a transistor having a floating gate and two control gates as a memory cell, and arranges a plurality of memory cells in a matrix. When integrating the sources, the semiconductor regions that serve as sources are made common to each two cells and formed separately from each other, and each source is made common to two rows using wiring made of a highly conductive material. I'm trying to connect.
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。[Embodiments of the invention] Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第７図（ａ）ないしくｄ）はこの発明に係る不揮発性半
導体記憶装置のメモリセルアレイ部分を製造する際の各
工程を示す断面図であり、第２図（ａ）ないしくｄ）お
よび第３図、第４図は同じく各工程を示すパターン平面
図である。このメモリセルアレイは次のようにして製造
される。7(a) to d) are cross-sectional views showing each process in manufacturing the memory cell array portion of the nonvolatile semiconductor memory device according to the present invention, and FIGS. 2(a) to d) and 3 and 4 are pattern plan views showing each process. This memory cell array is manufactured as follows.
まず、第１図（ａ）に示すように、ｐ型のシリコン半導
体基板３１の表面にヒ素（Ａｓ）を選択的にイオン注入
し、ｎ＋型半導体領域３２を形成する。First, as shown in FIG. 1A, arsenic (As) is selectively ion-implanted into the surface of a p-type silicon semiconductor substrate 31 to form an n + -type semiconductor region 32 .
次にゲート絶縁膜３３を例えば５００人の厚みに形成し
た後、このゲート絶縁膜３３に上記ｎ＋型半導体領域３
２の表面に通じる孔を開口し、この孔を埋めるように膜
厚１００人のトンネル絶縁膜３４を堆積形成する。この
工程が終了した時点では、上記ゲート絶縁膜３３および
トンネル絶縁膜３４が形成されている位置以外の所には
図示のように厚いフィールド絶縁膜３５が形成されてい
る。Next, after forming a gate insulating film 33 to a thickness of, for example, 500 nm, the n+ type semiconductor region 3 is formed on this gate insulating film 33.
A hole leading to the surface of the substrate 2 is opened, and a tunnel insulating film 34 having a thickness of 100 mm is deposited to fill the hole. At the end of this step, a thick field insulating film 35 is formed at locations other than those where the gate insulating film 33 and tunnel insulating film 34 are formed, as shown in the figure.
次に第１図（ｂ）に示すように、気相成長法により全面
に多結晶シリコン層３６を堆積形成し、さらにその上に
マスク材料３７を堆積し、このマスク材料３７を所望の
形状に残した後にこれを耐エツチング性マスクとして用
いた反応性イオンエツチング（ＲＩＥ）技術により上記
多結晶シリコン層３６をバターニングし、少なくとも一
部が上記トンネル絶縁膜３４上に位置するような浮遊ゲ
ート３６Ａを形成する。なお、このときの浮遊ゲート３
６Ａの平面形状を前記ｎ＋型半導体領域３２とともに第
２図（ａ）に示す。Next, as shown in FIG. 1(b), a polycrystalline silicon layer 36 is deposited on the entire surface by vapor phase growth, and a mask material 37 is further deposited on top of the polycrystalline silicon layer 36, and this mask material 37 is shaped into a desired shape. Then, the polycrystalline silicon layer 36 is buttered by reactive ion etching (RIE) technology using this as an etching-resistant mask to form a floating gate 36A such that at least a portion thereof is located on the tunnel insulating film 34. form. In addition, floating gate 3 at this time
The planar shape of 6A is shown in FIG. 2(a) together with the n+ type semiconductor region 32.
次に第１図（Ｃ）に示すように、全面に絶縁膜３８を堆
積形成した後、この上に気相成長法により多結晶シリコ
ン層３９を堆積し、さらにその上にマスク材料４０を堆
積し、このマスク材料４０を所望の形状に残した後、上
記と同様に反応性イオンエツチング技術を用いて上記多
結晶シリコン層３９を所望の形状にバターニングして第
１の制御ゲート３９Ａを形成する。このときの上記第１
の制御ゲート３９Ａの平面形状を第２図（ｂ）に示す。Next, as shown in FIG. 1C, after an insulating film 38 is deposited over the entire surface, a polycrystalline silicon layer 39 is deposited thereon by vapor phase growth, and a mask material 40 is further deposited thereon. After leaving this mask material 40 in a desired shape, the polycrystalline silicon layer 39 is patterned into a desired shape using the same reactive ion etching technique as described above to form the first control gate 39A. do. At this time, the above first
The planar shape of the control gate 39A is shown in FIG. 2(b).
次に第１１図（ｄ）に示すように、全面に絶縁膜４１を
堆積し、さらに多結晶シリコン層４２およびマスク材料
４３を順次堆積し、その後、マスク材料４３を所望の形
状に残した後にこれを耐エツチング性マスクとして用い
た反応性イオンエツチング（ＲＩＥ）技術により上記多
結晶シリコン層４２をバターニングして第２の制御ゲー
ト４２Ａを形成する。Next, as shown in FIG. 11(d), an insulating film 41 is deposited on the entire surface, a polycrystalline silicon layer 42 and a mask material 43 are sequentially deposited, and then, after leaving the mask material 43 in a desired shape, The polycrystalline silicon layer 42 is patterned by a reactive ion etching (RIE) technique using this as an etching-resistant mask to form a second control gate 42A.
なお、このときの第２の制御ゲート４２Ａの平面形状を
第２図（Ｃ）に示す。Note that the planar shape of the second control gate 42A at this time is shown in FIG. 2(C).
この後は、上記第２の制御ゲート４２Ａおよびこの上に
残されているマスク材料４３を拡散用のマスクとして用
いて、基板３１の表面にリンもしくはヒ素をイオン注入
することにより、第２図＜ｄ）に示すように、ｎ＋型の
半導体領域からなるドレイン領域４４およびソース領域
４５を形成する。この際、上記ドレイン領域４４および
ソース領域４５はそれぞれ、複数のセルトランジスタが
集積化されている第３図のパターン平面図に示すように
、二つのセル毎にそれぞれ分離された各ｎ“型半導体領
域４６および４７で構成するようにしている。After this, phosphorus or arsenic is ion-implanted into the surface of the substrate 31 using the second control gate 42A and the mask material 43 left thereon as a diffusion mask, as shown in FIG. As shown in d), a drain region 44 and a source region 45 made of n+ type semiconductor regions are formed. At this time, the drain region 44 and the source region 45 are each an n" type semiconductor separated for every two cells, as shown in the pattern plan view of FIG. 3 in which a plurality of cell transistors are integrated. It is made up of regions 46 and 47.
この後、全面にアルミニュームを堆積し、さらにこれを
バターニングして、第４図のパターン平面図に示すよう
に、複数のｎ＋型半導体領域４６どおしを接続する配線
４８および複数のｎ＋型半導体領域４７どおしを接続す
る配線４９をそれぞれ形成する。Thereafter, aluminum is deposited on the entire surface and then buttered to form a wiring 48 connecting the plurality of n+ type semiconductor regions 46 and a plurality of n+ type semiconductor regions 46, as shown in the pattern plan view of FIG. Wirings 49 connecting the type semiconductor regions 47 are respectively formed.
このような構成でなるメモリセルアレイではメモリセル
のソース領域が二つのセル毎に分離、され、各共通ソー
ス領域すなわち前記ｎ＋型半導体領域４７が導電性の高
いアルミニュームからなる配線４９によって接続され、
しかも面積は従来に比べ小さくなっているので、従来の
ようにソース領域を連続した一つの半導体領域で形成す
る場合に比較し、前記拡散抵抗および拡散容量や基板と
の間に生じる接合容量およびリーク電流等の値は極めて
小さなものとなる。このため、データ消去の際に高電圧
を印加する場合、ソース領域の電圧が所望の電位に達す
るまでの時間は従来よりも短縮される゛。In a memory cell array having such a configuration, the source regions of the memory cells are separated for every two cells, and each common source region, that is, the n+ type semiconductor region 47 is connected by a wiring 49 made of highly conductive aluminum.
Moreover, the area is smaller than before, so compared to the conventional case where the source region is formed from one continuous semiconductor region, the diffusion resistance and diffusion capacitance, and the junction capacitance and leakage that occur between the source region and the substrate are reduced. The values of current etc. become extremely small. Therefore, when applying a high voltage when erasing data, the time required for the voltage in the source region to reach a desired potential is shorter than in the past.
この結果、データの書き換え時間が高速化される。As a result, data rewriting time becomes faster.
また、データ書き込みの直後に、書き込まれたデ−タの
確認を行なう目的でデータの読み出しを行なう場合にも
上記と同様の理由により、ソース電位が所望の電位すな
わちアース電位に達するまでの時間が短縮化されてデー
タ読み出しの高速化が達成される。Also, when reading data for the purpose of confirming the written data immediately after writing data, for the same reason as above, the time required for the source potential to reach the desired potential, that is, the ground potential, is This shortens the time and speeds up data reading.
ざらに上記実施例の記憶装置はソース領域が配線４９に
よって接続されているところから、ソースをデコードす
ることができ、これにより高速のデータ書き込みや読み
出しを行なうことができる。Roughly speaking, the memory device of the above embodiment can decode the source because the source region is connected by the wiring 49, and thereby can perform high-speed data writing and reading.
この事は、同一集積回路内に電圧昇圧回路を設け、この
昇圧電圧によりデータの書き換えを行なうものでは、電
圧昇圧回路の負担が軽減され、チップサイズの減少にも
つながる。This means that if a voltage booster circuit is provided within the same integrated circuit and data is rewritten using the boosted voltage, the load on the voltage booster circuit is reduced and the chip size can be reduced.
第５図は上記のような構成のメモリセルアレイを用いた
半導体記憶装置の回路図である。図において、５０はそ
れぞれ前記第１図および第２図のようにソース、ドレイ
ン領域、浮遊ゲートおよび第１、第２の制御ゲートが設
けられているメモリセルである。メモリセルアレイ５１
はこれら複数のメモリセル５０を行方向および列方向に
マトリクス状に配列して構成されている。そして図中、
行方向に配列されている各１行分のメモリセル５０の第
２の制御ゲートは、第１の行デコーダ６１のデコード出
力が供給される複数の行線６２のうち対応する一つに並
列に接続されている。この第１の行デコーダ６１には行
アドレスが供給され、このアドレスに応じていずれか一
つの行線６２が選択駆動される。FIG. 5 is a circuit diagram of a semiconductor memory device using a memory cell array configured as described above. In the figure, reference numeral 50 denotes a memory cell provided with a source, a drain region, a floating gate, and first and second control gates as shown in FIGS. 1 and 2, respectively. Memory cell array 51
is constructed by arranging a plurality of memory cells 50 in a matrix in the row and column directions. And in the figure,
The second control gate of each row of memory cells 50 arranged in the row direction is connected in parallel to a corresponding one of the plurality of row lines 62 to which the decoded output of the first row decoder 61 is supplied. It is connected. A row address is supplied to the first row decoder 61, and one of the row lines 62 is selectively driven in accordance with this address.
同様に、図中、行方向に配列されている各１行分のメモ
リセル５１の第１の制御ゲートは、第２の行デコーダ６
３のデコード出力が供給されている複数の消去線６４の
うち対応する一つに並列に接続されている。この第２の
行デコーダ６３には行アドレスと書き込み用のデータが
供給され、これらアドレスおよびデータに応じていずれ
か一つの消去線８４が選択駆動される。また、図中、列
方向に配列されている各１列分のメモリセル５１のドレ
インは、複数の列線６５のうち対応する一つに並列に接
続されている。この複数の列線６５はゲートに第１の列
デコーダ６６のデコード出力が供給される複数の列選択
用の各ＭＯＳトランジスタ６７を介して上記列テコータ
ロ６に接続されている。上記列デコーダ６６には列アド
レスが供給され、このアドレスに応じて上記いずれか一
つのＭＯＳトランジスタ６７が選択駆動される。さらに
図中、列方向に配列され、互いに隣合う各２列分のメモ
リセル５１のソースは、複数のソース線６８のうち対応
する一つに並列に接続されている。この各ソース線６８
はアルミニュームからなる第４図中の前記配線４９によ
りそれぞれ構成されている。上記複数のソース線６８は
共通に接続されており、その共通接続点６９とアースと
の間にはＭＯＳトランジスタ７０が接続されている。Similarly, in the figure, the first control gate of each row of memory cells 51 arranged in the row direction is connected to the second row decoder 6.
They are connected in parallel to corresponding ones of the plurality of erase lines 64 to which decode outputs of No. 3 are supplied. A row address and write data are supplied to the second row decoder 63, and one of the erase lines 84 is selectively driven in accordance with these addresses and data. Further, in the figure, the drains of each column of memory cells 51 arranged in the column direction are connected in parallel to a corresponding one of the plurality of column lines 65. The plurality of column lines 65 are connected to the column line 6 through a plurality of column selection MOS transistors 67 whose gates are supplied with the decoded output of the first column decoder 66. A column address is supplied to the column decoder 66, and one of the MOS transistors 67 is selectively driven in accordance with this address. Further, in the figure, the sources of the memory cells 51 in two adjacent columns arranged in the column direction are connected in parallel to a corresponding one of the plurality of source lines 68. Each source line 68
are each constituted by the wiring 49 in FIG. 4 made of aluminum. The plurality of source lines 68 are connected in common, and a MOS transistor 70 is connected between the common connection point 69 and ground.
さらに７１は高電圧を発生する昇圧回路としてのチャー
ジポンプ回路であり、このチャージポンプ回路７１の高
電圧出力端子と上記ソース線６８の共通接続点６９との
間にはＭＯＳトランジスタ１２が挿入されている。Furthermore, 71 is a charge pump circuit as a booster circuit that generates a high voltage, and a MOS transistor 12 is inserted between the high voltage output terminal of this charge pump circuit 71 and the common connection point 69 of the source line 68. There is.
７３は上記第１および第２の行デコーダ６１および６３
、第１の列デコーダ６６のデコード動作、チャージポン
プ回路７１における高電圧発生動作、上記ＭＯＳトラン
ジスタ７０および７２のスイッチ動作を制御する制御回
路である。73 is the first and second row decoder 61 and 63
, a control circuit that controls the decoding operation of the first column decoder 66, the high voltage generation operation of the charge pump circuit 71, and the switching operation of the MOS transistors 70 and 72.
このような構成の記憶装置において、各メモリセル５０
からデータの読み出しを行なう場合には、制御回路７３
の制御の下に第１の行デコーダ６１、列デコーダ６６が
それぞれ動作可能状態にされ、かつＭｏ８ ）−ランジ
スタフ０がオン状態に、ＭｏＳトランジスタ７２がオフ
状態にされる。ＭｏＳトランジスタ７０がオン状態にさ
れることにより、全てのソース線６８がアース電位に放
電される。この状態で第１の行デコーダ６１および列デ
コーダ６６によりメモリセルアレイ５１内の一つのメモ
リセル５０が選択され、この後は選択されたセル５０の
浮遊ゲートの電荷蓄積状態に応じたデータが列デコーダ
６６を介して外部に読み出される。In a memory device having such a configuration, each memory cell 50
When reading data from the control circuit 73
Under the control of , the first row decoder 61 and column decoder 66 are each enabled, and Mo8)-Rangistaph 0 is turned on and the MoS transistor 72 is turned off. By turning on the MoS transistor 70, all source lines 68 are discharged to the ground potential. In this state, one memory cell 50 in the memory cell array 51 is selected by the first row decoder 61 and column decoder 66, and after this, data corresponding to the charge accumulation state of the floating gate of the selected cell 50 is sent to the column decoder. 66 to the outside.
他方、メモリセル５０のデータを消去する場合には、制
御回路７３の制御の下に第１および第２の行デコーダ６
１および６３がそれぞれ動作可能状態にされ、さらにチ
ャージポンプ回路７１も動作可能状態にされる。これと
共にＭｏ８）−ランジスタフ０がオフ状態に、Ｍｏ８）
−ランジスタフ２がオン状態にされる。ＭＯＳ ｌ−ラ
ンジスタフ２がオン状態にされることにより、全てのソ
ース線６８はチャージポンプ回路７１から出力される高
電圧により充電される。On the other hand, when erasing data in the memory cell 50, the first and second row decoders 6 are operated under the control of the control circuit 73.
1 and 63 are each enabled, and charge pump circuit 71 is also enabled. Along with this, Mo8)-Langistav 0 is turned off, Mo8)
- Langistav 2 is turned on. By turning on the MOS l-rangestaff 2, all the source lines 68 are charged with the high voltage output from the charge pump circuit 71.
この状態で第１および第２の行デコーダ６１および６３
によりメモリセルアレイ５１内の１行分のメモリセル５
０が選択され、この後は選択されたセル５０の浮遊ゲー
トから電荷の放出が行われる。すなわち、第１の行デコ
ーダ６１はそのときのアドレスに対応した一つの行線６
２のみを低電位に設定し、残りの行線６４を全て高電位
に設定する。第２の行デコーダ６３も、そのときのアド
レスに対応した一つの行線６４を低電位に設定し、残り
の行線６４を全て高電位に設定する。ここで選択された
メモリセル５０の第１および第２の制御ゲートは共に低
電位に設定されているので、その浮遊ゲートの電位は上
記第１および第２の制御ゲートとの間の容量結合により
低電位に設定される。このときソースは高電位に設定さ
れているので、前記第１図（ｄ）中のトンネル絶縁膜３
４を介してソースから浮遊ゲートに電流が流れ、この結
果として浮遊ゲートに予め蓄積されていた電荷（電子）
がソースに放出され、データの消去が行われる。このデ
ータ消去の際、各メモリセル５０のソースは従来のよう
に一つの半導体領域ではなく個々の半導体領域をアルミ
ニュームからなる配線で接続した構成にされているので
、チャージポンプ回路７１で発生される高電圧によりソ
ース線６８を充電する際の速度は従来よりも速くするこ
とができる。In this state, the first and second row decoders 61 and 63
Therefore, one row of memory cells 5 in the memory cell array 51
0 is selected, and after this, charges are discharged from the floating gate of the selected cell 50. That is, the first row decoder 61 selects one row line 6 corresponding to the address at that time.
2 is set to a low potential, and all remaining row lines 64 are set to a high potential. The second row decoder 63 also sets one row line 64 corresponding to the current address to a low potential, and sets all the remaining row lines 64 to a high potential. Since both the first and second control gates of the memory cell 50 selected here are set to a low potential, the potential of the floating gate is changed due to capacitive coupling between the first and second control gates. Set to low potential. At this time, since the source is set to a high potential, the tunnel insulating film 3 in FIG.
Current flows from the source to the floating gate through 4, and as a result, the charge (electrons) previously stored in the floating gate
is emitted to the source, erasing the data. When erasing data, the source of each memory cell 50 is not connected to a single semiconductor region as in the conventional case, but is configured by connecting individual semiconductor regions with wiring made of aluminum. Due to the high voltage, the speed at which the source line 68 is charged can be made faster than in the past.
第６図は上記のような構成のメモリセルアレイを用いた
この発明の他の実施例による半導体記憶装置の回路図で
ある。この実施例では、第５図の実施例回路のように複
数のソース線６８を共通接続点６９に直接接続する代り
に、各ソース線６８を複数の各ＭＯＳトランジスタ７４
を介して共通接続点６９に接続するようにしたものであ
る。上記ＭＯＳトランジスタ７４のゲートには第２の列
デコーダ７５のデコード出力が供給されている。この第
２の列デコーダ７５には列アドレスが供給されており、
そのときの列アドレスに応じていずれか一つのＭＯＳト
ランジスタ７４が選択に駆動される。なお、この第２の
列デコーダ７５のデコード動作も上記制御回路７３で制
御される。FIG. 6 is a circuit diagram of a semiconductor memory device according to another embodiment of the present invention using a memory cell array configured as described above. In this embodiment, instead of directly connecting a plurality of source lines 68 to a common connection point 69 as in the embodiment circuit of FIG.
It is configured to connect to the common connection point 69 via. A decode output from a second column decoder 75 is supplied to the gate of the MOS transistor 74. A column address is supplied to this second column decoder 75,
One of the MOS transistors 74 is selectively driven depending on the column address at that time. Note that the decoding operation of this second column decoder 75 is also controlled by the control circuit 73.
このような回路は、第２の列デコーダ７５１３よびＭＯ
Ｓトランジスタ７４によりソースをデコードするように
したものである。すなわち、データ消去の際には第２の
列デコーダ７５の出力によりＭＯＳトランジスタ７４が
順次オン状態にされ、各ソース線６８がチャージポンプ
回路７１からの高電圧により時分割で充電される。この
場合、ある時間において高電圧により充電されるソース
線６８はただの一つであるので、第５図の場合よりも速
くソース線６８を充電することができる。また、この実
施例回路において、データを読み出す場合には全てのＭ
ＯＳトランジスタ７４がオン状態にされて、全てのソー
ス線６８が前記共通接続点６９に接続される。Such a circuit includes the second column decoder 7513 and the M.O.
The source is decoded by an S transistor 74. That is, when erasing data, the MOS transistors 74 are sequentially turned on by the output of the second column decoder 75, and each source line 68 is charged by the high voltage from the charge pump circuit 71 in a time-division manner. In this case, since only one source line 68 is charged with the high voltage at a given time, the source line 68 can be charged more quickly than in the case of FIG. In addition, in this embodiment circuit, when reading data, all M
The OS transistor 74 is turned on and all source lines 68 are connected to the common connection point 69.
このとき、ＭＯＳ トランジスタ７０がオン状態にされ
て、全てのソース線６８がアース電位に設定される。At this time, MOS transistor 70 is turned on and all source lines 68 are set to ground potential.
第７図はこの発明のざらに他の実施例による記憶装置の
回路図である。上記第６図の実施例回路では、第２の行
デコーダ６３のデコード出力が供給される消去線６４に
は、行方向に配列されている１行毎のメモリセル５０の
第１の制御ゲートを接続するようにしている。これに対
して、この実施例回路では、第２の行デコーダ６３と同
様に構成されているデコーダ７６のデコード出力が供給
される消去線６４には、列方向に配列されている１列毎
のメモリセル５０の第１の制御ゲートを接続するように
したものである。FIG. 7 is a circuit diagram of a storage device according to another embodiment of the present invention. In the embodiment circuit shown in FIG. 6, the erase line 64 to which the decoded output of the second row decoder 63 is supplied has the first control gate of each row of memory cells 50 arranged in the row direction. I'm trying to connect. On the other hand, in this embodiment circuit, the erase line 64 to which the decoded output of the decoder 76, which is configured similarly to the second row decoder 63, is supplied with each column arranged in the column direction. The first control gate of the memory cell 50 is connected thereto.
［発明の効果］
以上説明したようにこの発明の不揮発性半導体記憶装置
によれば、浮遊ゲートおよび二つの制御ゲートを有する
トランジスタをメモリセルとして用い、複数のメモリセ
ルをマトリクス状に配列して集積化する際に、ソース領
域となる半導体領域を二つのセル毎に共通にしかつそれ
ぞれ分離して形成するようにし、ソース領域それぞれを
導電性の高い材料からなる配線を用いて接続するように
したので、データの書き換えおよび読み出しを高速に行
なうことができる。[Effects of the Invention] As explained above, according to the nonvolatile semiconductor memory device of the present invention, a transistor having a floating gate and two control gates is used as a memory cell, and a plurality of memory cells are arranged in a matrix and integrated. In this process, we made the semiconductor region that becomes the source region common to each of the two cells and formed them separately, and connected each source region using wiring made of a highly conductive material. , data can be rewritten and read at high speed.
第１図はこの発明に係る不揮発性半導体記憶装置のメモ
リセルアレイ部分の各製造工程を示す断面図、第２図、
第３図および第４図はそれぞれこの発明に係る不揮発性
半導体記憶装置のメモリセルアレイ部分の各製造工程を
示すパターン平面図、第５図はこの発明の一実施例によ
る記憶装置の回路図、第６図はこの発明の他の実施例に
よる記憶装置の回路図、第７図はこの発明のさらに他の
実施例による記憶装置の回路図、第８図は電気的にデー
タの書き換えが可能なメモリセル用トランジスタを示す
図である。
３１・・・ｐ型のシリコン半導体基板、３２・・・ｎ＋
型半導体領域、３３．３８・・・ゲート絶縁膜、３４・
・・トンネル絶縁膜、３５・・・フィールド絶縁膜、３
６．３９．４１・・・多結晶シリコン層、３６Ａ・・・
浮遊ゲート、３７．４０．４３・・・マスク材料、３９
Ａ・・・第１の制御ゲート、４２Ａ・・・第２の制御ゲ
ート、４４・・・ドレイン領域、４５・・・ソース領域
、４６．４７・・・ｎ＋型半導体領域、４８．４９・・
・アルミニュームの配線、５０・・・メモリセル、５１
・・・メモリセルアレイ、６１・・・第１の行デコーダ
、６２・・・行線、６３・・・第２の行デコーダ、６４
・・・消去線、６５・・・列線、６６ ・・・第１の列
デコーダ、６７、７０．７２．７４−ＭＯＳトランジス
タ、６８・・・ソース線、７１・・・チャージポンプ回
路、７３・・・制御回路、７５・・・第２の列デコーダ
、７６・・・デコーダ。
出願人代理人 弁理士 鈴 江 武 彦第１図
第２図
第７図
代ら
第８図1 is a sectional view showing each manufacturing process of a memory cell array portion of a nonvolatile semiconductor memory device according to the present invention; FIG.
3 and 4 are pattern plan views showing each manufacturing process of a memory cell array portion of a nonvolatile semiconductor memory device according to the present invention, and FIG. 5 is a circuit diagram of a memory device according to an embodiment of the present invention, and FIG. 6 is a circuit diagram of a storage device according to another embodiment of the invention, FIG. 7 is a circuit diagram of a storage device according to still another embodiment of the invention, and FIG. 8 is a memory in which data can be electrically rewritten. FIG. 3 is a diagram showing a cell transistor. 31...p-type silicon semiconductor substrate, 32...n+
type semiconductor region, 33.38...gate insulating film, 34.
...Tunnel insulating film, 35...Field insulating film, 3
6.39.41... Polycrystalline silicon layer, 36A...
Floating gate, 37.40.43...Mask material, 39
A... first control gate, 42A... second control gate, 44... drain region, 45... source region, 46.47... n+ type semiconductor region, 48.49...
・Aluminum wiring, 50...Memory cell, 51
...Memory cell array, 61...First row decoder, 62...Row line, 63...Second row decoder, 64
... Erase line, 65 ... Column line, 66 ... First column decoder, 67, 70.72.74-MOS transistor, 68 ... Source line, 71 ... Charge pump circuit, 73 . . . control circuit, 75 . . . second column decoder, 76 . . . decoder. Applicant's representative Patent attorney Takehiko Suzue Figure 1 Figure 2 Figure 7 and others Figure 8
Claims (5)
去ゲートを有し、行方向および列方向にマトリクス状に
配列された複数のメモリセルと、行方向に１列に配列さ
れた上記メモリセルの各制御ゲートが共通に接続される
行線と、列方向に１列に配列された上記メモリセルの各
ドレインが共通に接続される列線と、列方向あるいはに
行方向に１列に配列された上記メモリセルの各消去ゲー
トが共通に接続される消去ゲート線と、列方向に１列に
配列された上記メモリセルの各ソースが共通に接続され
るソース線とを具備したことを特徴とする不揮発性半導
体記憶装置。(1) A plurality of memory cells each having a source, a drain, a control gate, and an erase gate and arranged in a matrix in the row and column directions, and each control of the memory cells arranged in a column in the row direction a row line to which the gates are commonly connected; a column line to which the drains of the memory cells arranged in one column in the column direction are commonly connected; and a column line to which the drains of the memory cells arranged in one column are commonly connected; A non-volatile device comprising: an erase gate line to which erase gates of memory cells are commonly connected; and a source line to which sources of the memory cells arranged in a column are commonly connected. semiconductor memory device.
ルで共有されている特許請求の範囲第１項に記載の不揮
発性半導体記憶装置。(2) The nonvolatile semiconductor memory device according to claim 1, wherein the source line is shared by two memory cells adjacent in the row direction.
タ消去の際に高電圧が供給されるようにされている特許
請求の範囲第１項に記載の不揮発性半導体記憶装置。(3) The nonvolatile semiconductor memory device according to claim 1, wherein a high voltage is supplied to the source line when erasing data in the memory cell.
割され、データ消去の際には前記ソース線に対して時分
割で高電圧が供給されるように構成されている特許請求
の範囲第１項に記載の不揮発性半導体記憶装置。(4) The plurality of memory cells are divided into several blocks, and when erasing data, a high voltage is supplied to the source line in a time-sharing manner. The nonvolatile semiconductor memory device described in 2.
遊ゲートおよび二つの制御ゲートを有し、二つの制御ゲ
ートのいずれか一方が前記消去ゲートにされている特許
請求の範囲第１項に記載の不揮発性半導体記憶装置。(5) The nonvolatile memory cell according to claim 1, wherein each of the memory cells has a source, a drain, a floating gate, and two control gates, and one of the two control gates is used as the erase gate. semiconductor memory device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013757A JPS61172375A (en) | 1985-01-28 | 1985-01-28 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60013757A JPS61172375A (en) | 1985-01-28 | 1985-01-28 | Nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61172375A true JPS61172375A (en) | 1986-08-04 |
| JPH0122751B2 JPH0122751B2 (en) | 1989-04-27 |
Family
ID=11842119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60013757A Granted JPS61172375A (en) | 1985-01-28 | 1985-01-28 | Nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61172375A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003012878A1 (en) * | 2001-07-27 | 2003-02-13 | Renesas Technology Corp. | Semiconductor device |
-
1985
- 1985-01-28 JP JP60013757A patent/JPS61172375A/en active Granted
Cited By (11)
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| WO2003012878A1 (en) * | 2001-07-27 | 2003-02-13 | Renesas Technology Corp. | Semiconductor device |
| JPWO2003012878A1 (en) * | 2001-07-27 | 2004-11-25 | 株式会社ルネサステクノロジ | Semiconductor device |
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| US10354735B2 (en) | 2001-07-27 | 2019-07-16 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0122751B2 (en) | 1989-04-27 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |