JPH11177070A - Nonvolatile semiconductor storage device and its driving method - Google Patents
Nonvolatile semiconductor storage device and its driving methodInfo
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- JPH11177070A JPH11177070A JP34017997A JP34017997A JPH11177070A JP H11177070 A JPH11177070 A JP H11177070A JP 34017997 A JP34017997 A JP 34017997A JP 34017997 A JP34017997 A JP 34017997A JP H11177070 A JPH11177070 A JP H11177070A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＮＡＮＤ型フラッ
シュメモリ等の不揮発性半導体記憶装置及びその駆動方
法（書き込み方法および読み出し方法）に関する。特定
的に、本発明は、ＮＡＮＤ型メモリアレイにおいて繰り
返し配置の基本単位であるトランジスタ列（ストリン
グ）の省スペース化及び簡略化と、それに伴う駆動方法
の変更に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device such as a NAND flash memory and a driving method thereof (writing method and reading method). More specifically, the present invention relates to space saving and simplification of a transistor column (string), which is a basic unit of repetitive arrangement in a NAND type memory array, and a change in a driving method associated therewith.
【０００２】[0002]
【従来の技術】以前のＥＰＲＯＭ、フラッシュメモリ等
の不揮発性半導体記憶装置においては、チャンネルホッ
トエレクトロン注入によりフローティングゲートに電子
を注入してデータのプログラムを行うＮＯＲ型の不揮発
性半導体記憶装置が主流であった。しかし、ＮＯＲ型不
揮発性半導体記憶装置においては、２個のメモリトラン
ジスタで１個のビットコンタクトおよびソース線を共有
するため、高集積化が困難であり、大容量化が図れない
という問題があった。2. Description of the Related Art In the former non-volatile semiconductor memory devices such as EPROMs and flash memories, NOR type non-volatile semiconductor memory devices in which electrons are injected into a floating gate by channel hot electron injection to program data are mainly used. there were. However, in the NOR type nonvolatile semiconductor memory device, since one bit contact and one source line are shared by two memory transistors, there is a problem that high integration is difficult and a large capacity cannot be achieved. .
【０００３】以上の観点から、２つの選択トランジスタ
および複数個のメモリトランジスタを直列接続してトラ
ンジスタ列を構成し、列方向に隣接する２つのトランジ
スタ列で１個のビットコンタクトおよびソース線を共有
することにより、高集積化を実現したＮＡＮＤ型フラッ
シュメモリが提案された。In view of the above, two select transistors and a plurality of memory transistors are connected in series to form a transistor row, and one bit contact and one source line are shared by two adjacent transistor rows in the column direction. Accordingly, a NAND flash memory that achieves high integration has been proposed.
【０００４】図１０は、従来のＮＡＮＤ型フラッシュメ
モリのメモリセルアレイについて、その繰り返し構成単
位としてのトランジスタ列を４つ示す回路図である。ま
た、図１１は、図１０の左下に位置するトランジスタ列
を中心とした列方向断面図である。FIG. 10 is a circuit diagram showing four transistor rows as repetitive structural units in a memory cell array of a conventional NAND flash memory. FIG. 11 is a sectional view in the column direction centering on the transistor row located at the lower left of FIG.
【０００５】図１０のＮＡＮＤ型フラッシュメモリは、
便宜上、２本のビット線に接続されたトランジスタ列１
本に４個のメモリトランジスタが直列接続された場合を
例示しているが、実際のメモリセルアレイにおいては、
１本のトランジスタ列に直列接続されるメモリトランジ
スタは例えば１６個程度が一般的である。図１０におい
て、１００はメモリセルアレイ、ＢＬａ、ＢＬｂはビッ
ト線を示し、各ビット線ＢＬａ，ＢＬｂには、それぞれ
２本のトランジスタ列（ストリング）が接続されてい
る。ビット線ＢＬａに接続された第１のストリングは、
ビット線ＢＬａに接続された選択トランジスタＳ１１ａ
と、ソース線ＳＬに接続された選択トランジスタＳ１２
ａと、両選択トランジスタ間に直列接続された４個のメ
モリトランジスタＭ１１ａ〜Ｍ１４ａとからなる。ビッ
ト線ＢＬａに接続された第２のストリングは、ビット線
ＢＬａに接続された選択トランジスタＳ２１ａと、ソー
ス線ＳＬに接続された選択トランジスタＳ２２ａと、両
選択トランジスタ間に直列接続された４個のメモリトラ
ンジスタＭ２１ａ…とからなる。同様に、ビット線ＢＬ
ｂにも２本のストリングが接続されており、その第１の
ストリングは、ビット線ＢＬｂに接続された選択トラン
ジスタＳ１１ｂと、ソース線ＳＬに接続された選択トラ
ンジスタＳ１２ｂと、両選択トランジスタ間に直列接続
された４個のメモリトランジスタＭ１１ｂ〜Ｍ１４ｂと
からなる。ビット線ＢＬｂに接続された第２のストリン
グは、ビット線ＢＬｂに接続された選択トランジスタＳ
２１ｂと、ソース線ＳＬに接続された選択トランジスタ
Ｓ２２ｂと、両選択トランジスタ間に直列接続された４
個のメモリトランジスタＭ２１ｂ…とからなる。[0005] The NAND flash memory of FIG.
For convenience, a transistor array 1 connected to two bit lines
Although a case in which four memory transistors are connected in series to a book is illustrated, in an actual memory cell array,
Generally, for example, about 16 memory transistors are connected in series to one transistor row. In FIG. 10, reference numeral 100 denotes a memory cell array, BLa and BLb denote bit lines, and two transistor columns (strings) are connected to each of the bit lines BLa and BLb. The first string connected to the bit line BLa is
Select transistor S11a connected to bit line BLa
And the selection transistor S12 connected to the source line SL
and four memory transistors M11a to M14a connected in series between the selection transistors. The second string connected to the bit line BLa includes a selection transistor S21a connected to the bit line BLa, a selection transistor S22a connected to the source line SL, and four memories connected in series between the two selection transistors. The transistors M21a,. Similarly, the bit line BL
b, two strings are also connected. The first string of the first string includes a selection transistor S11b connected to the bit line BLb, a selection transistor S12b connected to the source line SL, and a series connection between the selection transistors. It comprises four connected memory transistors M11b to M14b. The second string connected to the bit line BLb is a select transistor S connected to the bit line BLb.
21b, the selection transistor S22b connected to the source line SL, and the four transistors connected in series between the two selection transistors.
.. Of the memory transistors M21b.
【０００６】選択トランジスタＳ１１ａおよびＳ１１ｂ
は、ともにビット線選択信号線ＳＧ１１により制御さ
れ、選択トランジスタＳ１２ａおよびＳ１２ｂは共にソ
ース線選択信号線ＳＧ１２により制御される。同様に、
選択トランジスタＳ２１ａおよびＳ２１ｂは、ともにビ
ット線選択信号線ＳＧ２１により制御され、選択トラン
ジスタＳ２２ａおよびＳ２２ｂは共にソース線選択信号
線ＳＧ２２により制御される。また、メモリトランジス
タＭ１１ａとＭ１１ｂ，Ｍ１２ａとＭ１２ｂ，Ｍ１３ａ
とＭ１３ｂ，Ｍ１４ａとＭ１４ｂは、それぞれワード線
ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ１４により制御さ
れる。同様に、メモリトランジスタＭ２１ａとＭ２１ｂ
は、ワード線ＷＬ２１により制御される。Selection transistors S11a and S11b
Are controlled by a bit line selection signal line SG11, and the selection transistors S12a and S12b are both controlled by a source line selection signal line SG12. Similarly,
Select transistors S21a and S21b are both controlled by bit line select signal line SG21, and select transistors S22a and S22b are both controlled by source line select signal line SG22. Further, the memory transistors M11a and M11b, M12a and M12b, M13a
And M13b, M14a and M14b are controlled by word lines WL11, WL12, WL13, WL14, respectively. Similarly, memory transistors M21a and M21b
Is controlled by the word line WL21.
【０００７】このように相互接続される各ストリングに
おいて、図１１の断面に示すように、例えばｎ型の半導
体基板２内の表面側に、例えばｐ型のウェル（ｐウェル
４）が形成され、当該ｐウェル４の表面側にトランジス
タ列が形成されている。In each of the strings interconnected in this way, for example, a p-type well (p-well 4) is formed on the surface side in the n-type semiconductor substrate 2 as shown in the cross section of FIG. A transistor row is formed on the surface side of the p well 4.
【０００８】メモリトランジスタＭ１１ａ〜Ｍ１４ａ
は、そのチャネル形成領域上に、トンネル絶縁膜８、フ
ローティングゲートＦＧ、ゲート間絶縁膜１０、コント
ロールゲートＣＧが積層されて構成されている。[0008] Memory transistors M11a to M14a
Is formed by stacking a tunnel insulating film 8, a floating gate FG, an inter-gate insulating film 10, and a control gate CG on the channel forming region.
【０００９】選択トランジスタＳ１１，Ｓ１２，Ｓ２１
ａは、メモリトランジスタと基本的には同じゲート積層
構造であるが、これら選択トランジスタでは、メモリト
ランジスタにおいてフローティングゲートＦＧとなる層
とコントロールゲートＣＧとなる層がゲート間絶縁膜１
０に設けられた接続孔を介して短絡されている。これに
より、通常の単層ゲートと同じく、ゲート絶縁膜上のゲ
ート電極層は全て同電位になっており、これによりビッ
ト線選択信号線ＳＧ１１，ＳＧ２１、及び、ソース線選
択信号線ＳＧ１２が構成されている。The selection transistors S11, S12, S21
a is basically the same gate lamination structure as the memory transistor, but in these select transistors, the layer that becomes the floating gate FG and the layer that becomes the control gate CG in the memory transistor are the inter-gate insulating films 1.
It is short-circuited through the connection hole provided in the zero. As a result, the gate electrode layers on the gate insulating film are all at the same potential, as in a normal single-layer gate, whereby the bit line selection signal lines SG11 and SG21 and the source line selection signal line SG12 are formed. ing.
【００１０】とくに図示しないが、このようなゲート電
極配置で各信号線が平行ストライプ状に行方向に延び、
この平行ストライプのスペース領域に位置するｐウェル
４の表面領域には、メモリトランジスタ及び選択トラン
ジスタのソース・ドレイン領域６ｂが形成されている。
一方の選択トランジスタＳ１１，Ｓ２１のゲート電極の
離間スペースに位置するｐウェル４の表面領域には、ト
ランジスタ列間で共通なドレイン不純物領域６ａが形成
されている。また、他方の選択トランジスタＳＧ１２の
ゲート電極外側に位置するｐウェル４の表面領域には、
隣接する他のトランジスタ列と共通で前記ソース線ＳＬ
をなすソース不純物領域６ｃが形成されている。Although not particularly shown, with such a gate electrode arrangement, each signal line extends in the row direction in a parallel stripe shape.
In the surface region of the p-well 4 located in the space region of the parallel stripe, source / drain regions 6b of the memory transistor and the selection transistor are formed.
A drain impurity region 6a common to the transistor rows is formed in the surface region of the p well 4 located in the space between the gate electrodes of the select transistors S11 and S21. The surface area of the p well 4 located outside the gate electrode of the other select transistor SG12 includes
The source line SL is shared with another adjacent transistor row.
Is formed.
【００１１】このような構成のトランジスタ列上は、例
えば酸化シリコンからなる層間絶縁層２２で覆われ、当
該層間絶縁層２２の上記ドレイン不純物領域６ａ上部分
に、ビットコンタクト孔２２ａが開孔している。ビット
コンタクトＢＣは、この層間絶縁層２２に開孔されたコ
ンタクト孔２２ａ内を、例えばＴｉ／ＴｉＮ等の密着層
を介在させてＷ等の金属プラグで埋め込むことにより形
成されている。ビットコンタクトＢＣによりトランジス
タ列と接続するかたちで、ビット線ＢＬａが層間絶縁層
２２上に配線されている。ビット線ＢＬａは、特に図示
しないが、通常、例えばＡｌ等の主配線層の上下を、反
射防止層（又は保護層）とバリアメタルで挟んだ３層構
造を有している。The transistor array having such a structure is covered with an interlayer insulating layer 22 made of, for example, silicon oxide, and a bit contact hole 22a is formed in a portion of the interlayer insulating layer 22 above the drain impurity region 6a. I have. The bit contact BC is formed by filling a contact hole 22a formed in the interlayer insulating layer 22 with a metal plug such as W through an adhesive layer such as Ti / TiN. The bit line BLa is wired on the interlayer insulating layer 22 in such a manner as to be connected to the transistor column by the bit contact BC. Although not particularly shown, the bit line BLa usually has a three-layer structure in which an upper and lower main wiring layer of, for example, Al is sandwiched between an antireflection layer (or a protection layer) and a barrier metal.
【００１２】一般的なＮＡＮＤ型フラッシュメモリにお
いて、消去動作は、メモリチップ全体、または、ワード
線を共有しているストリング行（ブロック）全体で一括
して行われる。ブロック一括消去の場合、選択したブロ
ックの選択トランジスタＳ１１ａ，Ｓ１１ｂ，Ｓ１２
ａ，Ｓ１２ｂをオフした状態で、選択ブロックのワード
線電位を全て０Ｖとし、非選択ブロックの全ワード線、
メモリアレイの基板側（本例では、ｎ型半導体基板２と
ｐウェル４の双方）に高電圧（例えば＋２０Ｖ程度）を
印加する。その結果、選択ブロックのメモリトランジス
タのみ、フローティングゲートＦＧから基板側に電子が
引き抜かれて、メモリトランジスタのしきい値（通常、
ゲート閾値電圧で定義）は負方向にシフトし、たとえば
−３Ｖ程度になる。In a general NAND flash memory, an erasing operation is performed collectively over the entire memory chip or the entire string row (block) sharing a word line. In the case of block erasing, the selection transistors S11a, S11b, S12 of the selected block are selected.
a, S12b is turned off, the word line potentials of the selected block are all set to 0 V, and all the word lines of the unselected block are
A high voltage (for example, about +20 V) is applied to the substrate side of the memory array (in this example, both the n-type semiconductor substrate 2 and the p-well 4). As a result, electrons are extracted from the floating gate FG toward the substrate only in the memory transistor of the selected block, and the threshold value of the memory transistor (usually,
(Defined by the gate threshold voltage) shifts in the negative direction, for example, to about -3V.
【００１３】データのプログラム動作は、通常、選択す
るワード線に接続されたメモリトランジスタ一括に、い
わゆるページ単位で、かつ、ソース線側のページから順
に行われる。たとえば、最初のページ書き込みサイクル
において、メモリトランジスタＭ１４ａのみ“１”デー
タを書き込みたい場合、まず、当該メモリトランジスタ
Ｍ１４ａが接続されたビット線ＢＬａに０Ｖ、プログラ
ムを禁止すべき（“０”データを保持すべき）メモリト
ランジスタＭ１４ｂが接続されたビット線ＢＬｂに中間
電圧ＶＭ（例えば＋１０Ｖ程度）を印加する。そして、
全てのワード線電位が０Ｖの状態から、選択ワード線Ｗ
Ｌ１４のみ、その電位を０Ｖから高電位（例えば＋２０
Ｖ程度）のプログラム電圧ＶPPにまで立ち上げる。その
結果、プログラムすべき選択メモリトランジスタＭ１４
ａのみ、フローティングゲートＦＧ中に電子が注入され
てしきい値が正方向にシフトする。その後、このシフト
後のしきい値を読み出して所望のしきい値（例えば＋
１．５Ｖ）が得られているかを検証する。所望のしきい
値が得られていない場合は、これが得られるまで上記プ
ログラム動作と検証とを繰り返す。The data programming operation is generally performed on the memory transistors connected to the selected word line collectively in a so-called page unit and sequentially from the page on the source line side. For example, in the first page write cycle, when it is desired to write "1" data only in the memory transistor M14a, first, 0 V is applied to the bit line BLa to which the memory transistor M14a is connected, and programming should be inhibited (data "0" is held). An intermediate voltage VM (for example, about +10 V) is applied to the bit line BLb to which the memory transistor M14b should be connected. And
From the state where all the word line potentials are 0V, the selected word line W
Only the potential of L14 is changed from 0 V to a high potential (for example, +20
Launch up to the program voltage V PP of about V). As a result, the selected memory transistor M14 to be programmed
Only for a, electrons are injected into the floating gate FG, and the threshold value shifts in the positive direction. Then, the threshold value after this shift is read out and a desired threshold value (for example, +
1.5V) is verified. If the desired threshold has not been obtained, the above-described program operation and verification are repeated until the desired threshold is obtained.
【００１４】この検証時或いは通常の読み出し動作にお
いては、読み出しセルを含むストリングが接続されたビ
ット線ＢＬａにのみ所定のプリチャージ電圧を印加し、
他の非選択なビット線ＢＬｂは接地する。また、読み出
しセルを含むストリング内の選択トランジスタＳ１１
ａ，Ｓ１１ｂのゲートにビット線選択信号（通常、電源
電圧ＶDD）を印加してオンさせ、当該ストリングをビッ
ト線ＢＬａおよびソース線ＳＬに接続する。この状態
で、選択メモリトランジスタＭ１４ａが接続されたワー
ド線ＷＬ１４を読み出しワード線電圧Ｖｗ（例えば０
Ｖ）に設定し、他の非選択なワード線ＷＬ１１〜ＷＬ１
３は全て５Ｖ程度のパス電圧Ｖpassを印加する。これに
より、当該ストリング内で非選択なメモリトランジスタ
Ｍ１１ａ〜Ｍ１３ａは全てオンしてチャネルを形成し、
当該チャネル内をメモリトランジスタの記憶データに応
じて電流が流れる。すなわち、メモリトランジスタＭ１
４ａが未書き込み状態（“０”データ）であれば、プリ
チャージされたビット線ＢＬａに電流が流れ、書き込み
状態（“１”データ）であれば電流が流れない。この読
み出し電流によるビット線ＢＬａの電位変化を、当該ビ
ット線端に接続されたセンスアンプによって検出するこ
とで、データを読み出す。At the time of verification or in a normal read operation, a predetermined precharge voltage is applied only to the bit line BLa to which a string including a read cell is connected.
Other unselected bit lines BLb are grounded. The selection transistor S11 in the string including the read cell
A bit line selection signal (generally, power supply voltage V DD ) is applied to the gates of a and S11b to turn them on, and the string is connected to the bit line BLa and the source line SL. In this state, the word line WL14 to which the selected memory transistor M14a is connected is read and the word line voltage Vw (for example, 0
V) and the other non-selected word lines WL11-WL1
All 3 apply a pass voltage Vpass of about 5V. As a result, all the non-selected memory transistors M11a to M13a in the string turn on to form a channel,
A current flows in the channel according to the data stored in the memory transistor. That is, the memory transistor M1
If 4a is in the unwritten state ("0" data), current flows through the precharged bit line BLa, and if it is in the written state ("1" data), no current flows. Data is read by detecting a potential change of the bit line BLa due to the read current by a sense amplifier connected to the end of the bit line.
【００１５】かかるＮＡＮＤ型フラッシュメモリにおい
ては、データのプログラムおよび消去ともＦＮ(Fowler
Nordheim) トンネル電流により行うため、動作電流をチ
ップ内昇圧回路から供給することが比較的容易であり、
単一電源で動作させ易いという利点がある。さらには、
ページ単位で、つまり選択するワード線に接続されたメ
モリトランジスタ一括にデータプログラムが行われるた
め、当然の結果として、プログラム速度の点で優位であ
る。In such a NAND flash memory, both data programming and erasing are performed by FN (Fowler
Nordheim) It is relatively easy to supply the operating current from the booster circuit in the chip because it is performed by the tunnel current.
There is an advantage that it can be easily operated with a single power supply. Furthermore,
Since data programming is performed on a page basis, that is, on a batch of memory transistors connected to the selected word line, it is a natural result that the programming speed is superior.
【００１６】[0016]
【発明が解決しようとする課題】以上の従来のＮＡＮＤ
型メモリセルアレイでは、ストリング選択等のためにビ
ット線側とソース線側に選択トランジスタが必要とされ
る。ソース線側の選択トランジスタＳ１２ａ，Ｓ１２
ｂ，Ｓ２２ａ，Ｓ２２ｂがない場合、消去時に基板側に
高電圧をするとソース線に電流が流れ、基板側の高電圧
保持ができないし消費電力の増大を招く。同様に、書き
込み時には、非選択ビット線に接続されたトランジスタ
列のチャネルに中間電位ＶＭの設定ができず消費電力の
増大を招く。また、ビット線側の選択トランジスタＳ１
１ａ，Ｓ１１ｂ，Ｓ２１ａ，Ｓ２１ｂがないと、特に読
み出し時において、選択ビット線ＢＬａに接続されたス
トリングのうち、非選択なストリング内で、あるメモリ
トランジスタが過剰消去のためにデプリージョンになっ
ていると、この非選択ストリング内を電流が流れて、選
択ビット線ＢＬａから電流が吸い出され、この結果、ビ
ット線の電圧変化によるデータ判別ができなくなってし
まう。The above conventional NAND
The type memory cell array requires selection transistors on the bit line side and the source line side for string selection and the like. Source line select transistors S12a, S12
In the absence of b, S22a, and S22b, if a high voltage is applied to the substrate during erasing, a current flows in the source line, and high voltage cannot be maintained on the substrate, resulting in an increase in power consumption. Similarly, at the time of writing, the intermediate potential VM cannot be set in the channel of the transistor row connected to the non-selected bit line, resulting in an increase in power consumption. Also, the selection transistor S1 on the bit line side
Without 1a, S11b, S21a, and S21b, a memory transistor in a non-selected string among the strings connected to the selected bit line BLa becomes a depletion region due to excessive erasing, especially during reading. Then, a current flows through the non-selected string, and a current is drawn out from the selected bit line BLa. As a result, data cannot be determined based on a voltage change of the bit line.
【００１７】しかし、従来のＮＡＮＤ型メモリセルアレ
イにおいて、これらの選択トランジスタはメモリトラン
ジスタとほぼ同じ面積を占めることから、チップ面積縮
小化及び大容量化のためには、これら選択トランジスタ
を省略するか小面積化したメモリセルアレイ構成が強く
望まれていた。However, in the conventional NAND type memory cell array, these select transistors occupy almost the same area as the memory transistors. Therefore, in order to reduce the chip area and increase the capacity, these select transistors are omitted or reduced. A memory cell array configuration having an increased area has been strongly desired.
【００１８】本発明は、かかる実情に鑑みてなされたも
のであり、ビット線側の選択トランジスタの機能を小面
積で実現し、メモリセルアレイの専有面積を縮小化可能
な不揮発性半導体記憶装置を提供することを目的とす
る。また、本発明は、この新たなメモリセルアレイ構成
の採用に伴い、書き込み時と読み出し時に好適なバイア
ス電圧の設定を行う不揮発性半導体記憶装置の駆動方法
を提供することを他の目的とする。The present invention has been made in view of the above circumstances, and provides a nonvolatile semiconductor memory device which realizes a function of a select transistor on a bit line side with a small area and can reduce an occupied area of a memory cell array. The purpose is to do. Another object of the present invention is to provide a method for driving a nonvolatile semiconductor memory device in which a suitable bias voltage is set at the time of writing and reading with the adoption of this new memory cell array configuration.
【００１９】[0019]
【課題を解決するための手段】上述した従来技術の課題
を解決し、上記目的を達成するために、本発明の不揮発
性半導体記憶装置では、ＮＡＮＤ型フラッシュメモリの
ストリング構造を工夫し、ビット線側の選択トランジス
タと隣接するメモリトランジスタを、いわゆるスプリッ
トゲート構造で一体化した構成をとる。In order to solve the above-mentioned problems of the prior art and to achieve the above object, in a nonvolatile semiconductor memory device of the present invention, a string structure of a NAND type flash memory is devised to improve bit lines. The memory transistor adjacent to the selection transistor on the side is integrated with a so-called split gate structure.
【００２０】すなわち、本発明の不揮発性半導体記憶装
置は、ビット線とソース線の何れかにそれぞれ接続され
た２つの選択トランジスタと、両選択トランジスタ間に
列方向に直列接続された複数のメモリトランジスタとか
らなるトランジスタ列を行列状に複数配置させてメモリ
アレイが構成され、前記複数のメモリトランジスタは、
半導体からなる前記トランジスタ列のチャネル形成領域
上に、絶縁膜をチャネル形成領域上と層間に介在させて
浮遊ゲートと制御ゲートを順に積層させた積層ゲートを
有する不揮発性半導体記憶装置であって、前記トランジ
スタ列内で前記ビット線側の端部に位置するトランジス
タのゲート電極層は、前記浮遊ゲートと前記チャネル形
成領域の双方にそれぞれ絶縁膜を介して重ねられてい
る。この前記ゲート電極層は、その隣りのメモリトラン
ジスタ側部分で前記積層ゲートの制御ゲートを構成し、
残りの前記ビット線側部分で前記チャネル形成領域上に
絶縁膜を介して積層され前記選択トランジスタの単層ゲ
ートを構成している。That is, the nonvolatile semiconductor memory device according to the present invention comprises two select transistors connected to one of a bit line and a source line, and a plurality of memory transistors connected in series in the column direction between the two select transistors. A memory array is configured by arranging a plurality of transistor rows in a matrix, and the plurality of memory transistors are
A nonvolatile semiconductor memory device having a stacked gate in which a floating gate and a control gate are sequentially stacked with an insulating film interposed between the channel forming region and an interlayer on a channel forming region of the transistor row made of a semiconductor, The gate electrode layer of the transistor located at the end on the bit line side in the transistor row is overlaid on both the floating gate and the channel formation region via an insulating film. The gate electrode layer constitutes a control gate of the stacked gate at a portion adjacent to the memory transistor,
The remaining portion on the side of the bit line is stacked on the channel forming region via an insulating film to form a single-layer gate of the select transistor.
【００２１】好ましくは、前記メモリアレイ内における
前記複数のメモリトランジスタは、その２値または多値
のデータ全てが正のしきい値に対応した記憶状態に保持
されている。この場合、前記メモリアレイ内における前
記複数のメモリトランジスタは、その２値または多値の
データを記憶する前の消去状態では全て負のしきい値と
なっているのが望ましい。また、好ましくは、前記メモ
リトランジスタ部がとりうる最も低い２つのしきい値分
布間で、両しきい値分布の判別が可能な電圧が前記ゲー
ト電極層に印加されたときに、前記選択トランジスタ部
が導通するように当該選択トランジスタ部のしきい値が
設定されている。この場合、前記２つのしきい値分布が
正の電圧範囲内に設定され、前記メモリトランジスタ部
の消去状態のしきい値分布が負の電圧範囲内に設定され
ているのが望ましい。Preferably, in the plurality of memory transistors in the memory array, all the binary or multi-valued data is held in a storage state corresponding to a positive threshold value. In this case, it is desirable that all of the plurality of memory transistors in the memory array have a negative threshold value in an erased state before storing the binary or multi-valued data. Preferably, when a voltage capable of discriminating the two threshold distributions is applied to the gate electrode layer between the two lowest threshold distributions that the memory transistor section can take, the selection transistor section Are set to be conductive, the threshold value of the selection transistor unit is set. In this case, it is preferable that the two threshold distributions are set within a positive voltage range, and the threshold distribution of the erase state of the memory transistor section is set within a negative voltage range.
【００２２】かかる不揮発性半導体記憶装置では、ビッ
ト線に一番近いトランジスタにメモリトランジスタと選
択トランジスタの両方の機能を持たせている。このた
め、本発明におけるメモリセルアレイでは、ビット線に
接続された各トランジスタ列が、少なくとも、従来構成
における分離形成された選択トランジスタとメモリトラ
ンジスタの離間スペースぶんだけ面積が小さい。In such a nonvolatile semiconductor memory device, the transistor closest to the bit line has both functions of a memory transistor and a selection transistor. For this reason, in the memory cell array according to the present invention, the area of each transistor row connected to the bit line is at least as small as the space between the separately formed select transistor and the memory transistor in the conventional configuration.
【００２３】本発明の不揮発性半導体記憶装置の駆動方
法は、ビット線とソース線の何れかにそれぞれ接続され
た２つの選択トランジスタと、両選択トランジスタ間に
列方向に直列接続された複数のメモリトランジスタとか
らなるトランジスタ列を行列状に複数配置させてメモリ
アレイが構成され、前記複数のメモリトランジスタは、
半導体からなる前記トランジスタ列のチャネル形成領域
上に、絶縁膜を層間に介在させて浮遊ゲートと制御ゲー
トを順に積層させた積層ゲートを有し、前記トランジス
タ列内で前記ビット線側の端部に位置するトランジスタ
のゲート電極層は、前記浮遊ゲートと前記チャネル形成
領域の双方にそれぞれ絶縁膜を介して重ねられている不
揮発性半導体記憶装置の駆動方法である。そして、前記
ビット線側の端部に位置するトランジスタの記憶データ
を読み出すに際し、その前記ゲート電極層がチャネル形
成領域上に絶縁膜を介して直接重なる部分で当該トラン
ジスタが導通する正の電圧を、当該ゲート電極層に印加
する。また、読み出し時又は書き込み時に、非選択な前
記トランジスタ列について、その前記ゲート電極層の電
位を接地電位にする。A method of driving a nonvolatile semiconductor memory device according to the present invention is directed to a method of driving a nonvolatile semiconductor memory device, comprising: two selection transistors connected to one of a bit line and a source line; and a plurality of memories connected in series in a column direction between the two selection transistors. A memory array is configured by arranging a plurality of transistor rows including transistors in a matrix, and the plurality of memory transistors are
On the channel formation region of the transistor row made of a semiconductor, a stacked gate in which a floating gate and a control gate are sequentially stacked with an insulating film interposed therebetween is provided, and at the end on the bit line side in the transistor row. A method for driving a nonvolatile semiconductor memory device in which a gate electrode layer of a transistor located is overlaid on both the floating gate and the channel formation region via an insulating film. When reading stored data of the transistor located at the end on the bit line side, a positive voltage at which the transistor conducts at a portion where the gate electrode layer directly overlaps with a channel formation region via an insulating film, It is applied to the gate electrode layer. Further, at the time of reading or writing, the potential of the gate electrode layer of the non-selected transistor row is set to the ground potential.
【００２４】前述した構成の不揮発性半導体記憶装置で
は、ビット線側の選択トランジスタと隣接するメモリト
ランジスタとが一体形成されているので、その選択トラ
ンジスタ部と、メモリトランジスタ部のゲート電圧を個
別に制御できない。したがって、本発明の駆動方法で
は、とくに当該メモリトランジスタ部の読み出し時に、
選択トランジスタ部をオンさせる必要がある。このため
には、例えば、当該選択トランジスタ部のしきい値を正
電圧として、その正電圧を、メモリトランジスタ部の複
数のしきい値分布の最も低い２つのしきい値分布の間
で、例えば両しきい値分布を判別可能な電圧範囲より低
く設定する。また、消去状態は負のしきい値分布となる
ように設定し、この消去状態をデータ記憶に用いない。
このようなしきい値分布の設定と電圧制御により、選択
トランジスタとメモリトランジスタを一体化した場合で
も正常な読み出し及び書き込みが可能となる。In the nonvolatile semiconductor memory device having the above-described structure, the selection transistor on the bit line side and the adjacent memory transistor are formed integrally, so that the selection transistor portion and the gate voltage of the memory transistor portion are individually controlled. Can not. Therefore, in the driving method of the present invention, particularly when reading the memory transistor portion,
It is necessary to turn on the selection transistor section. For this purpose, for example, the threshold value of the selection transistor unit is set as a positive voltage, and the positive voltage is set between two lowest threshold distributions of the plurality of threshold distributions of the memory transistor unit. The threshold distribution is set lower than the voltage range in which it can be determined. The erase state is set to have a negative threshold distribution, and this erase state is not used for data storage.
By setting the threshold distribution and controlling the voltage, normal reading and writing can be performed even when the selection transistor and the memory transistor are integrated.
【００２５】[0025]
【発明の実施の形態】以下、本発明に係る不揮発性半導
体記憶装置及びその駆動方法を、フラッシュメモリに適
用した場合を例として、図面を参照しながら詳細に説明
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a nonvolatile semiconductor memory device and a method of driving the same according to the present invention will be described in detail with reference to the drawings, taking a case where the present invention is applied to a flash memory as an example.
【００２６】図１は、本実施形態に係るＮＡＮＤ型フラ
ッシュメモリのメモリセルアレイについて、その繰り返
し構成単位としてのトランジスタ列を４つ示す回路図で
ある。図２は、図１におけるスプリットゲート形トラン
ジスタの回路記号と等価回路を示す図である。また、図
３は図１のメモリセルアレイの平面図、図４は図３のＡ
−Ａ’線に沿った断面図である。FIG. 1 is a circuit diagram showing four transistor columns as a repetitive structural unit in a memory cell array of a NAND flash memory according to this embodiment. FIG. 2 is a diagram showing a circuit symbol and an equivalent circuit of the split gate transistor in FIG. FIG. 3 is a plan view of the memory cell array of FIG. 1, and FIG.
It is sectional drawing which followed the -A 'line.
【００２７】図１のＮＡＮＤ型メモリセルアレイは、従
来構成を示す図１０の場合と同様、便宜上、１ストリン
グにメモリトランジスタが４個の場合を例示している
が、実際は各ストリングごとに例えば１６個程度のメモ
リトランジスタを有する。図１のＮＡＮＤ型メモリセル
アレイ１が図１０に示す従来構成と異なる点は、従来構
成におけるビット線側の選択トランジスタは回路上省略
され、ビット線ＢＬａ、ＢＬｂに最も近いメモリトラン
ジスタＭ１１ａ，Ｍ１１ｂ，Ｍ２１ａ，Ｍ２１ｂが、い
わゆるスプリットゲート構造を有していることである。
スプリットゲート構造は、積層ゲート構造におけるコン
トロールゲートを、フローティングゲートと部分的にオ
ーバラップさせ、残りのコントロールゲート部分を基板
上にゲート絶縁膜のみ介在させて配置したものである。
このスプリットゲート形メモリトランジスタは、図２
（ｂ）の等価回路から明らかな如く、メモリトランジス
タと、図１０に示す選択トランジスタＳ１１ａ，Ｓ１１
ｂ，Ｓ２１ａまたはＳ２１ｂとを直列接続したものと等
価であり、両方の種類のトランジスタの機能を併せ持っ
ている。The NAND type memory cell array shown in FIG. 1 exemplifies a case where four memory transistors are provided in one string for convenience, similarly to the case of FIG. 10 showing a conventional configuration. Memory transistors. The difference between the NAND type memory cell array 1 of FIG. 1 and the conventional configuration shown in FIG. 10 is that the select transistor on the bit line side in the conventional configuration is omitted in the circuit, and the memory transistors M11a, M11b, M21a closest to the bit lines BLa, BLb. , M21b have a so-called split gate structure.
In the split gate structure, the control gate in the stacked gate structure partially overlaps with the floating gate, and the remaining control gate portion is disposed on the substrate with only the gate insulating film interposed.
This split gate type memory transistor is shown in FIG.
As is clear from the equivalent circuit of FIG. 10B, the memory transistor and the selection transistors S11a and S11 shown in FIG.
b, S21a or S21b are connected in series, and have the functions of both types of transistors.
【００２８】その他の構成及び基本的な接続関係は、図
１０の従来の場合と同様である。すなわち、他のメモリ
トランジスタは全て通常の積層ゲート構造を有し、ビッ
ト線に接続されたスプリットゲート形トランジスタと、
ソース線に接続されたソース線選択トランジスタとの間
に直列接続されて各ストリングが構成されている。具体
的には、スプリットゲート形トランジスタＭ１１ａとソ
ース線選択トランジスタＳ１２ａとの間に、積層ゲート
形メモリトランジスタＭ１２ａ〜Ｍ１４ａが直列接続さ
れ、スプリットゲート形トランジスタＭ１１ｂとソース
線選択トランジスタＳ１２ｂとの間に、積層ゲート形メ
モリトランジスタＭ１２ｂ〜Ｍ１４ｂが直列接続されて
いる。同様に、スプリットゲート形トランジスタＭ２１
ａとソース線選択トランジスタＳ２２ａとの間に、積層
ゲート形メモリトランジスタＭ２２ａ…が直列接続さ
れ、スプリットゲート形トランジスタＭ２１ｂとソース
線選択トランジスタＳ２２ｂとの間に、積層ゲート形メ
モリトランジスタＭ２２ｂ…が直列接続されている。Other structures and basic connection relations are the same as in the conventional case shown in FIG. That is, all the other memory transistors have a normal stacked gate structure, and a split gate transistor connected to a bit line,
Each string is configured in series with a source line selection transistor connected to the source line. Specifically, stacked gate type memory transistors M12a to M14a are connected in series between the split gate type transistor M11a and the source line select transistor S12a, and between the split gate type transistor M11b and the source line select transistor S12b. Stacked gate type memory transistors M12b to M14b are connected in series. Similarly, a split gate transistor M21
are connected in series between a. and the source line select transistor S22a, and between the split gate type transistor M21b and the source line select transistor S22b, the stacked gate type memory transistors M22b are connected in series. Have been.
【００２９】本例のスプリットゲート形トランジスタＭ
１１ａ，Ｍ１１ｂはワード線ＷＬ１１により制御され、
スプリットゲート形トランジスタＭ２１ａ，Ｍ２１ｂは
ワード線ＷＬ２１により制御される。他のメモリトラン
ジスタまたはソース線選択トランジスタのゲート電圧を
制御する配線、即ちワード線またはソース線選択信号線
は従来と同様である。The split gate type transistor M of this embodiment
11a and M11b are controlled by a word line WL11,
Split gate transistors M21a and M21b are controlled by word line WL21. The wiring for controlling the gate voltage of the other memory transistor or the source line selection transistor, that is, the word line or the source line selection signal line is the same as the conventional one.
【００３０】上記スプリットゲート形トランジスタを図
４の断面図でみると、各トランジスタＭ１１ａ，Ｍ２１
ａは、それぞれｐウェル４上に形成され、列方向のビッ
ト線側のほぼ半分を占める単層ゲート構造の選択トラン
ジスタ部１８と、残り部分を占める積層ゲート構造のメ
モリトランジスタ部２０とから構成されている。メモリ
トランジスタ部２０は、従来のメモリトランジスタ或い
は他のメモリトランジスタＭ１２ａ〜Ｍ１４ａと同様
に、ｐウェル４上に、ゲート絶縁膜８，フローティング
ゲートＦＧ，ゲート間絶縁膜１０，コントロールゲート
ＣＧ（ワード線ＷＬ１１又はＷＬ２１）を順に積層させ
てなる。選択トランジスタ部１８は、メモリトランジス
タ部２０のゲート間絶縁膜１０と同時形成されるゲート
絶縁膜１２と、メモリトランジスタ部２０から延在する
コントロールゲートＣＧとをｐウェル４上に順に積層さ
せてなる。Referring to the sectional view of the split gate type transistor shown in FIG. 4, each transistor M11a, M21
a is formed on the p-well 4 and includes a select transistor portion 18 having a single-layer gate structure occupying almost half of the bit line side in the column direction, and a memory transistor portion 20 having a stacked gate structure occupying the remaining portion. ing. The memory transistor section 20 includes a gate insulating film 8, a floating gate FG, an inter-gate insulating film 10, a control gate CG (word line WL11) on the p-well 4, similarly to the conventional memory transistor or other memory transistors M12a to M14a. Or WL21). The selection transistor section 18 is formed by sequentially laminating a gate insulating film 12 formed simultaneously with the inter-gate insulating film 10 of the memory transistor section 20 and a control gate CG extending from the memory transistor section 20 on the p-well 4. .
【００３１】他の断面構成、即ち半導体基板２、ｐウェ
ル４、ドレイン領域６ａ、ソース・ドレイン領域６ｂ、
ソース領域６ｃ（ソース線ＳＬ）、他のメモリトランジ
スタＭ１２ａ〜Ｍ１４ａのゲート電極の積層構造、ソー
ス線選択トランジスタＳ１２ａのゲート電極の積層構
造、層間絶縁層２２、ビットコンタクト孔２２ａを含む
ビットコンタクトＢＣ構造、ビット線ＢＬａ等は、従来
の同様である。Other cross-sectional structures, ie, the semiconductor substrate 2, the p-well 4, the drain region 6a, the source / drain region 6b,
Source region 6c (source line SL), stacked structure of gate electrodes of other memory transistors M12a to M14a, stacked structure of gate electrode of source line select transistor S12a, interlayer insulating layer 22, bit contact BC structure including bit contact hole 22a , Bit lines BLa and the like are the same as in the conventional case.
【００３２】図５〜図７には、上記ＮＡＮＤ型フラッシ
ュメモリの製造方法を、図４に対応した各製造過程の断
面図で示す。まず、例えばｎ型シリコンウェーハ等の半
導体基板２を用意し、例えばボロンイオン（Ｂ+ ）をイ
オン注入することにより、基板内の表面部分にｐウェル
４を形成し、必要に応じてチャネル分離用イオン注入を
しながらＬＯＣＯＳ法等により、列方向に延びた平行ス
トライプ状に素子分離領域５（図３）を形成する。素子
分離領域５周囲のｐウェル表面領域（能動領域）に、レ
ジストパターンをマスクとして選択的にしきい値調整用
のイオン注入を行う。その後、例えば熱酸化法により、
能動領域上に例えば８ｎｍ程度のゲート絶縁膜８（トン
ネル酸化膜）を形成する。このトンネル酸化膜は、熱酸
化によるシリコン酸化膜のほか、熱酸化シリコンと窒化
酸化シリコンとの積層膜でもよい。さらに、トンネル酸
化膜上にメモリトランジスタのフローティングゲートＦ
Ｇとなるdoped poly-Si 膜９を、例えばＣＶＤ法により
数１０ｎｍ〜１００ｎｍ程度成膜する。そして、このdo
ped poly-Si 膜９上に、doped poly-Si 膜９加工用のレ
ジストパターンを形成する。FIG. 5 to FIG. 7 are cross-sectional views of the manufacturing method of the NAND type flash memory corresponding to FIG. First, a semiconductor substrate 2 such as an n-type silicon wafer is prepared, and a p-well 4 is formed in a surface portion of the substrate by ion implantation of, for example, boron ions (B + ). The element isolation regions 5 (FIG. 3) are formed in parallel stripes extending in the column direction by LOCOS or the like while performing ion implantation. Ion implantation for threshold adjustment is selectively performed on the p-well surface region (active region) around the element isolation region 5 using the resist pattern as a mask. Then, for example, by a thermal oxidation method,
On the active region, for example, a gate insulating film 8 (tunnel oxide film) of about 8 nm is formed. The tunnel oxide film may be a silicon oxide film formed by thermal oxidation, or may be a stacked film of thermal silicon oxide and silicon nitride oxide. Further, the floating gate F of the memory transistor is formed on the tunnel oxide film.
A doped poly-Si film 9 to be G is formed by, for example, several tens nm to 100 nm by a CVD method. And this do
On the ped poly-Si film 9, a resist pattern for processing the doped poly-Si film 9 is formed.
【００３３】図８は、ポジレジストを想定した場合のマ
スクパターンを、他のパターン（線図）と重ね合わせた
ときの図である。この図８から明らかなように、このdo
ped poly-Si 膜９の加工用パターン９ａは、単層ゲート
形のメモリトランジスタ（Ｍ１２ａ〜Ｍ１４ａ等）部分
を覆うが、スプリットゲート形のトランジスタ（Ｍ１１
ａ，Ｍ２１ａ等）部分では、後に用いられるコントロー
ルゲートＣＧの加工用パターン２１の幅方向のほぼ中央
しか覆わない。また、この加工用パターン９ａは、メモ
リトランジスタ（Ｍ１１ａ〜Ｍ１４ａ）両側の素子分離
領域幅内で素子分離領域５より幅狭く分離しているが、
ソース線選択トランジスタ（Ｓ１２ａ等）およびソース
線ＳＬ部分では全面を覆っている。このようなパターン
が転写されたレジストパターンをマスクとして、下地の
doped poly-Si 膜９およびゲート絶縁膜８を、例えばＲ
ＩＥ等によりパターンニングする。このパターンニング
後の様子を、図５の断面図に示す。FIG. 8 is a diagram when a mask pattern assuming a positive resist is overlapped with another pattern (diagram). As is apparent from FIG.
The processing pattern 9a of the ped poly-Si film 9 covers a single-layer gate type memory transistor (M12a to M14a, etc.), but a split gate type transistor (M11
a, M21a, and the like) cover almost only the center in the width direction of the processing pattern 21 of the control gate CG used later. Further, the processing pattern 9a is separated to be narrower than the element isolation region 5 within the element isolation region width on both sides of the memory transistors (M11a to M14a).
The source line select transistor (S12a and the like) and the source line SL cover the entire surface. Using the resist pattern to which such a pattern has been transferred as a mask,
The doped poly-Si film 9 and the gate insulating film 8 are
Patterning is performed by IE or the like. The state after this patterning is shown in the sectional view of FIG.
【００３４】つぎに、図６に示す工程では、ｐウェル４
およびdoped poly-Si 膜９の表面を熱酸化するか、例え
ば酸化シリコン（ＳｉＯ2 ）の膜をＣＶＤ法により堆積
する。これにより、スプリットゲート形トランジスタに
おける選択トランジスタ部１８のゲート絶縁膜１２と、
スプリットゲート形トランジスタのメモリトランジスタ
部２０及び通常の積層ゲート形メモリトランジスタのゲ
ート間絶縁膜１０が同時形成される。ここで、酸化膜厚
は、例えば約２０ｎｍ程度である。続いて、ゲート絶縁
膜１０に対し、その前記ソース線選択トランジスタのゲ
ート部分或いはその配線上に適宜短絡用の接続孔を開孔
した後、ポリサイド膜を形成する。すなわち、doped po
ly-Si 膜１４（数１０ｎｍ〜１００ｎｍ程度）と高融点
金属膜を連続的に例えばＣＶＤ法により堆積し、熱処理
して例えばＷＳｉｘ等の高融点金属シリサイド膜１６
（１００ｎｍ〜１５０ｎｍ程度）を形成する。これによ
り、スプリットゲート形のコントロールゲートＳＧ（ワ
ード線ＷＬ１１又はＷＬ２１）と、積層ゲートのコント
ロールゲートＣＧ（ワード線ＷＬ１２〜ＷＬ１４）が同
時形成される。Next, in the step shown in FIG.
Then, the surface of the doped poly-Si film 9 is thermally oxidized, or a film of, for example, silicon oxide (SiO 2 ) is deposited by a CVD method. As a result, the gate insulating film 12 of the select transistor section 18 in the split gate transistor,
The memory transistor portion 20 of the split gate type transistor and the inter-gate insulating film 10 of the ordinary stacked gate type memory transistor are formed simultaneously. Here, the oxide film thickness is, for example, about 20 nm. Subsequently, a connection hole for short-circuiting is appropriately formed in the gate portion of the gate line of the source line selection transistor or in the wiring of the gate insulating film 10, and then a polycide film is formed. That is, doped po
An ly-Si film 14 (several tens to 100 nm) and a refractory metal film are successively deposited by, for example, a CVD method, and heat-treated to form a refractory metal silicide film 16 such as WSix.
(About 100 nm to 150 nm). As a result, a split gate control gate SG (word line WL11 or WL21) and a stacked gate control gate CG (word lines WL12 to WL14) are formed simultaneously.
【００３５】図７に示す工程では、行方向に延びる平行
ストライプ状のレジストパターンＰＲを形成し、これを
マスクに下地のポリサイド膜、絶縁膜１０，１２、dope
d poly-Si 膜９、及びゲート絶縁膜８を、例えばＲＩＥ
法によりパターンニングする。このパターンニングは、
一度のエッチングで済ませてもよいが、積層ゲート構造
部と単層ゲート構造部でエッチオフ時間が異なるので、
基板へのダメージ等の導入を回避するためには、両ゲー
ト構造部を別マスクで分けて行うのが望ましいい。これ
により、図３の平面図に示す如く、フローティングゲー
トＦＧがソース線選択トランジスタＳ１２ａ，Ｓ１２
ｂ，Ｓ２２ａ，Ｓ２２ｂを除くトランジスタごとに孤立
パターンで分離され、これによりスプリットゲート構造
と積層ゲート構造が同時形成される。In the step shown in FIG. 7, a parallel stripe resist pattern PR extending in the row direction is formed, and using this as a mask, the underlying polycide film, insulating films 10, 12, and dope are formed.
d Poly-Si film 9 and gate insulating film 8 are
Patterning by the method. This patterning
The etching may be performed only once, but since the etch-off time differs between the laminated gate structure and the single-layer gate structure,
In order to avoid introducing damage or the like to the substrate, it is desirable that the two gate structures are separated by a different mask. Thereby, as shown in the plan view of FIG. 3, the floating gate FG is connected to the source line selection transistors S12a and S12.
The transistors except for b, S22a, and S22b are isolated in an isolated pattern, thereby simultaneously forming a split gate structure and a stacked gate structure.
【００３６】その後は、図４に示すように、各構造のゲ
ートおよび素子分離領域５を自己整合マスクとして、ｐ
ウェル４内の能動領域表面側に各種不純物領域６ａ〜６
ｃを例えばイオン注入法により形成する。なお、これら
不純物領域６ａ〜６ｃは、そのイオン注入を各構造のゲ
ート側面にサイドウォール絶縁膜を形成する前後で２度
行うことにより、ＬＤＤ構造としてもよい。また、層間
絶縁層２２を全面に成膜後、ビットコンタクト孔２２ａ
を開孔し、これを金属プラグで埋め込む。そして、金属
プラグ上面に接続したかたちでビット線ＢＬａ等を列方
向に延びる平行ストライプ状に配線する。なお、本プロ
セスフローは、本発明のメモリセルアレイ構造を達成す
るための一例を示したものであり、本発明におけるゲー
ト積層構造を実現するには他の製造方法もとり得る。After that, as shown in FIG. 4, the gate of each structure and the element isolation region 5 are used as a self-alignment mask,
Various impurity regions 6 a to 6 are formed on the surface side of the active region in the well 4.
c is formed by, for example, an ion implantation method. The impurity regions 6a to 6c may have an LDD structure by performing ion implantation twice before and after forming a sidewall insulating film on the gate side surface of each structure. After the interlayer insulating layer 22 is formed on the entire surface, the bit contact holes 22a are formed.
And embed it with a metal plug. Then, the bit lines BLa and the like are wired in a parallel stripe shape extending in the column direction so as to be connected to the upper surface of the metal plug. Note that this process flow is an example for achieving the memory cell array structure of the present invention, and other manufacturing methods may be used to realize the gate stack structure of the present invention.
【００３７】図９は、本例のメモリトランジスタにおけ
る記憶レベルと消去レベルを示すしきい値の分布設定
を、従来の場合と比較して示す図である。前述した構成
のメモリセルアレイ１において、各ストリング内でビッ
ト線に最も近いトランジスタは、スプリットゲート構造
を有し選択トランジスタとメモリトランジスタとが一体
形成されているので、その選択トランジスタ部１８と、
メモリトランジスタ部２０のゲート電圧を個別に制御で
きない。したがって、後で詳述するように、とくに当該
メモリトランジスタ部２０の読み出し時に、選択トラン
ジスタ部１８をオンさせる必要がある。このため、本実
施形態では、当該選択トランジスタ部１８のしきい値Ｖ
th(s)を、例えば正電圧として、その正電圧Ｖth(s)
を、メモリトランジスタ部２０の複数のしきい値分布の
最も低い２つのしきい値分布（図では“０”データと
“１”データの２値を表示）の間で、ワード線読み出し
電圧Ｖｗがとり得る両しきい値分布を判別可能な電圧範
囲より低く設定する。このためには、２つのしきい値分
布は、正の電圧範囲内に設定することが望ましい。ま
た、消去状態を示すしきい値分布は負の電圧範囲内に設
定し、この消去状態をデータ記憶に用いないことが望ま
しい。FIG. 9 is a diagram showing a distribution setting of threshold values indicating a storage level and an erasing level in the memory transistor of the present example in comparison with the conventional case. In the memory cell array 1 having the above-described configuration, the transistor closest to the bit line in each string has a split gate structure, and the selection transistor and the memory transistor are integrally formed.
The gate voltages of the memory transistor units 20 cannot be individually controlled. Therefore, as will be described in detail later, it is necessary to turn on the selection transistor section 18 particularly when reading out the memory transistor section 20. For this reason, in the present embodiment, the threshold voltage V
th (s), for example, as a positive voltage, the positive voltage Vth (s)
Between the two lowest threshold distributions of the plurality of threshold distributions of the memory transistor section 20 (in the figure, two values of “0” data and “1” data are shown), the word line read voltage Vw is The two possible threshold distributions are set lower than the voltage range that can be determined. For this purpose, it is desirable that the two threshold distributions be set within a positive voltage range. Further, it is desirable that the threshold distribution indicating the erased state is set within a negative voltage range, and this erased state is not used for data storage.
【００３８】つぎに、上記構成のＮＡＮＤ型フラッシュ
メモリを例に、本発明の不揮発性半導体記憶装置の駆動
方法を説明する。Next, a method of driving the nonvolatile semiconductor memory device according to the present invention will be described by taking the NAND flash memory having the above configuration as an example.
【００３９】消去方法は、従来と同様である。たとえ
ば、同一ワード線で制御されるメモリトランジスタＭ１
１ａ〜Ｍ１４ａ及びＭ１１ｂ〜Ｍ１４ｂを含むブロック
を一括消去する場合、選択したブロックのスプリットゲ
ート形トランジスタの選択トランジスタ部及びソース線
選択トランジスタＳ１２ａ，Ｓ１２ｂをオフした状態
で、選択ブロックのワード線ＷＬ１１〜ＷＬ１４の電位
を全て０Ｖとし、非選択ブロックの全ワード線ＷＬ２１
…、メモリアレイの基板側（本例では、ｎ型半導体基板
２とｐウェル４の双方）に高電圧（例えば＋２０Ｖ程
度）を印加する。その結果、選択ブロックのメモリトラ
ンジスタのみ、フローティングゲートＦＧから基板側に
電子が引き抜かれて、メモリトランジスタのしきい値は
負方向にシフトし、たとえば−３Ｖ程度になる。The erasing method is the same as the conventional one. For example, the memory transistor M1 controlled by the same word line
When the blocks including 1a to M14a and M11b to M14b are collectively erased, the word lines WL11 to WL14 of the selected block are turned off with the selection transistor portions of the split gate transistors and the source line selection transistors S12a and S12b of the selected block turned off. Are set to 0 V, and all word lines WL21
..., a high voltage (for example, about +20 V) is applied to the substrate side of the memory array (in this example, both the n-type semiconductor substrate 2 and the p-well 4). As a result, electrons are extracted from the floating gate FG to the substrate side of only the memory transistor in the selected block, and the threshold value of the memory transistor shifts in the negative direction to, for example, about -3V.
【００４０】次に、書き込み方法について説明する。図
９（ａ）に示す従来例では、“０”データを示すしきい
値の設定値Ｖth0 を−３Ｖ、“１”データを示すしきい
値の設定値Ｖth1 を＋１．５Ｖ程度を対応させている
が、図９（ｂ）に示す本実施形態の例では、前述した理
由により“０”データの設定値Ｖth0 を＋１．５Ｖ、
“１”データの設定値Ｖth1 を＋３．０Ｖ程度、つまり
両データとも正の電圧に設定する。よって、上記の消去
動作後のメモリトランジスタのしきい値( −３Ｖ) は書
き込み前の一時的な状態であり、書き込みデータの如何
にかかわらず正のしきい値に変化させられる。Next, a writing method will be described. In the conventional example shown in FIG. 9A, the threshold value Vth0 indicating "0" data is set to about -3V, and the threshold value Vth1 indicating "1" data is set to about + 1.5V. However, in the example of the present embodiment shown in FIG. 9B, the set value Vth0 of the “0” data is set to +1.5 V,
The set value Vth1 of "1" data is set to about +3.0 V, that is, both data are set to positive voltages. Therefore, the threshold value (−3 V) of the memory transistor after the above-described erase operation is a temporary state before writing, and is changed to a positive threshold value regardless of write data.
【００４１】具体的に、例えばメモリトランジスタＭ１
４ａのみ“１”データを書き込みたい場合、まず、ソー
ス線選択トランジスタを全てオフさせた状態で、書き込
み対象であるメモリトランジスタＭ１４ａが接続された
ビット線ＢＬａに０Ｖ、プログラムを禁止すべき（消去
状態を保持すべき）メモリトランジスタＭ１４ｂが接続
されたビット線ＢＬｂにドレインインヒビット電圧（例
えば＋８Ｖ程度）、全ての非選択ワード線に、ゲートイ
ンヒビット電圧（例えば＋８Ｖ程度）を印加する。そし
て、選択ワード線ＷＬ１４のみ、その電位を０Ｖから高
電位（例えば＋２０Ｖ程度）のプログラム電圧ＶPPにま
で立ち上げる。その結果、プログラムすべき選択メモリ
トランジスタＭ１４ａのみ、フローティングゲートＦＧ
中に電子が注入されてしきい値が正方向にシフトする。
その後、このシフト後のしきい値を読み出して所望のし
きい値（例えば＋３．０Ｖ）が得られているかを検証す
る。所望のしきい値が得られていない場合は、これが得
られるまで上記プログラム動作と検証とを繰り返す。所
望のしきい値が得られたことが検証された時点で、選択
ビット線ＢＬａの電圧を他のビット線と同じ８Ｖ程度に
変化させ、以後の書き込みを禁止する。More specifically, for example, the memory transistor M1
If it is desired to write "1" data only in 4a, first, with all the source line selection transistors turned off, 0 V should be applied to the bit line BLa to which the memory transistor M14a to be written is connected, and programming should be inhibited (erasing state). ) Is applied to the bit line BLb to which the memory transistor M14b is connected, and a gate inhibit voltage (eg, about +8 V) is applied to all non-selected word lines. Then, the potential of only the selected word line WL14 is raised from 0 V to a high potential (for example, about +20 V) program voltage V PP . As a result, only the selected memory transistor M14a to be programmed has the floating gate FG
Electrons are injected therein, and the threshold shifts in the positive direction.
Thereafter, the threshold value after the shift is read to verify whether a desired threshold value (for example, +3.0 V) is obtained. If the desired threshold has not been obtained, the above-described program operation and verification are repeated until the desired threshold is obtained. When it is verified that the desired threshold value is obtained, the voltage of the selected bit line BLa is changed to about 8 V, which is the same as the other bit lines, and the subsequent writing is prohibited.
【００４２】“０”データを書き込む場合も、しきい値
が１．５Ｖに到達した時点で書き込みを禁止する他は、
基本的な制御は上記“１”データの書き込みと全く同じ
である。When writing "0" data, except that writing is prohibited when the threshold value reaches 1.5 V,
The basic control is exactly the same as the writing of "1" data.
【００４３】また、スプリットゲート形トランジスタＭ
１１ａへのデータ書き込みは、ワード線ＷＬ１１に＋２
０Ｖ程度のプログラム電圧ＶPPを印加することにより、
上記の場合と同様に達成できる。このとき、当該ブロッ
クと列方向に隣接する全てのストリングにおいて、ワー
ド線ＷＬ２１の電位を例えば０Ｖとし、これに連なるス
プリットゲート形トランジスタＭ２１ａ，Ｍ２１ｂを全
てオフさせておく。これにより、特に８Ｖ程度のドレイ
ンインヒビット電圧が印加された非選択ビット線から当
該非選択ブロック内のストリングに電流が流れず、無駄
な電力消費を抑えることができる。The split gate transistor M
Data writing to the word line 11a is performed by adding +2 to the word line WL11.
By applying a program voltage V PP of about 0 V,
This can be achieved in the same manner as described above. At this time, the potential of the word line WL21 is set to, for example, 0 V in all the strings adjacent to the block in the column direction, and the split gate transistors M21a and M21b connected to the word line WL21 are all turned off. As a result, no current flows from the unselected bit line to which the drain inhibit voltage of about 8 V is applied to the strings in the unselected block, and wasteful power consumption can be suppressed.
【００４４】次に上記検証時または通常の読み出し時の
動作について説明する。従来例では、選択ワード線電位
を０Ｖとし、選択メモリトランジスタのしきい値の正又
は負を、選択ストリングに流れる電流の有無によってビ
ット線電位が変化するか否かをセンシングしていた。本
実施形態では、上述したように２値データに対応するし
きい値Ｖth0,Ｖth1は共に正であるため、選択ワード線
の電圧Ｖｗも正電位に設定される。図９（ｂ）の例で
は、“０”データに対応するしきい値Ｖth0 を＋１．５
Ｖ程度、“１”データに対応するしきい値Ｖth1 を＋
３．０Ｖ程度としていることから、選択ワード線の電圧
Ｖｗを例えば＋２．０Ｖ程度に設定することで、データ
判別が可能となる。このとき、他の非選択なワード線の
電圧は、特に電流が読み出されるビット線側の非選択セ
ルのメモリトランジスタをオンにする必要があるため、
パス電圧Ｖpassとして＋５．０Ｖ程度に設定される。Next, the operation at the time of verification or at the time of normal reading will be described. In the conventional example, the potential of the selected word line is set to 0 V, and whether the threshold of the selected memory transistor is positive or negative senses whether the bit line potential changes depending on the presence or absence of a current flowing in the selected string. In the present embodiment, since the threshold values Vth0 and Vth1 corresponding to the binary data are both positive as described above, the voltage Vw of the selected word line is also set to a positive potential. In the example of FIG. 9B, the threshold value Vth0 corresponding to “0” data is set to +1.5.
Approximately V, the threshold value Vth1 corresponding to "1" data is increased by +
Since the voltage is set to about 3.0 V, data can be determined by setting the voltage Vw of the selected word line to, for example, about +2.0 V. At this time, the voltage of the other non-selected word lines needs to turn on the memory transistor of the non-selected cell on the bit line side from which the current is read.
The pass voltage Vpass is set to about + 5.0V.
【００４５】たとえば、メモリトランジスタＭ１４ａを
読み出す場合、読み出しセルが接続されたビット線ＢＬ
ａのみ所定のプリチャージ電圧を印加し、他の非選択な
ビット線ＢＬｂは接地する。また、読み出しセルを含む
ストリング内の選択トランジスタＳ１１ａ，Ｓ１２ａの
ゲートに選択信号のハイレベル（通常、電源電圧ＶDD）
を印加してオンさせ、当該ストリングをビット線ＢＬａ
およびソース線ＳＬに接続する。この状態で、選択メモ
リトランジスタＭ１４ａが接続されたワード線ＷＬ１４
を読み出しワード線電圧Ｖｗ（例えば＋２Ｖ）に設定
し、他の非選択なワード線ＷＬ１１〜ＷＬ１３は全て５
Ｖ程度のパス電圧Ｖpassを印加する。これにより、当該
ストリング内で非選択なメモリトランジスタＭ１１ａ〜
Ｍ１３ａは全てオンしてチャネルを形成し、当該チャネ
ル内をビット線ＢＬａからソース線ＳＬに向けて、メモ
リトランジスタＭ１４ａの記憶データに応じた電流が流
れる。すなわち、メモリトランジスタＭ１４ａの保持デ
ータが“０”であれば、プリチャージされたビット線Ｂ
Ｌａに電流が流れ、保持データが“１”であれば電流が
流れない。この読み出し電流によるビット線ＢＬａの電
位変化を、当該ビット線端に接続されたセンスアンプに
よって検出することで、データを読み出す。For example, when reading the memory transistor M14a, the bit line BL to which the read cell is connected is connected.
A predetermined precharge voltage is applied only to a, and the other unselected bit lines BLb are grounded. Also, the high level of the selection signal (normally, the power supply voltage V DD ) is applied to the gates of the selection transistors S11a and S12a in the string including the read cell.
To turn on the string and connect the string to the bit line BLa.
And the source line SL. In this state, the word line WL14 to which the selected memory transistor M14a is connected is connected.
Is set to the read word line voltage Vw (for example, +2 V), and all other non-selected word lines WL11 to WL13 are set to 5
A pass voltage Vpass of about V is applied. Thereby, the memory transistors M11a to M11a to
All the transistors M13a are turned on to form a channel, and a current according to data stored in the memory transistor M14a flows in the channel from the bit line BLa to the source line SL. That is, if the data held in the memory transistor M14a is "0", the precharged bit line B
When a current flows through La and the held data is “1”, no current flows. Data is read by detecting a potential change of the bit line BLa due to the read current by a sense amplifier connected to the end of the bit line.
【００４６】以上の読み出し時の電位設定は、スプリッ
トゲート形トランジスタＭ１１ａを読み出す場合も同様
である。先に記述したように、本例では２値の記憶デー
タが共に正の電圧範囲内に設定されることから、選択ワ
ード線ＷＬ１１の読み出し時の電圧Ｖｗを正にでき、こ
のためスプリットゲート形トランジスタＭ１１ａの選択
トランジスタ部１８をオンさせる制御が可能となる。こ
の結果、本例のようにストリング内で最もビット線に近
いトランジスタをスプリットゲート形にした場合でも、
正常な読み出し動作が確保できる。なお、このとき、列
方向に隣接するストリングのスプリットゲート形トラン
ジスタＭ２１ａをオフすることにより、プリチャージさ
れた選択ビット線から当該非選択ストリングに電流が流
れるのを阻止でき、この結果、データの誤読み出しを有
効に防止できる。The above-described potential setting at the time of reading is the same when reading the split gate transistor M11a. As described above, in this example, since the binary storage data are both set within the positive voltage range, the voltage Vw at the time of reading the selected word line WL11 can be made positive. Control to turn on the selection transistor section 18 of M11a becomes possible. As a result, even if the transistor closest to the bit line in the string is split gate type as in this example,
Normal read operation can be ensured. At this time, by turning off the split gate type transistor M21a of the string adjacent in the column direction, it is possible to prevent a current from flowing from the precharged selected bit line to the unselected string, and as a result, erroneous data Reading can be effectively prevented.
【００４７】以上の動作説明は、２値のデータを記憶さ
せた場合について説明したが、記憶データが多値の場合
でも、本例の電圧制御が適用できる。多値データの読み
出しの場合、その最も低い２つのしきい値電圧分布の間
でデータ識別可能な電圧範囲よりも、スプリットゲート
形トランジスタの選択トランジスタ部のしきい値を低く
することが必要である。そのためには、多値データの全
てしきい値分布を正の電圧範囲に設定することが望まし
い。In the above description of the operation, the case where binary data is stored has been described. However, even when the stored data is multi-valued, the voltage control of this example can be applied. In the case of reading multi-valued data, it is necessary to lower the threshold value of the selection transistor portion of the split gate transistor from a voltage range in which data can be identified between the two lowest threshold voltage distributions. . For this purpose, it is desirable to set the threshold distribution of all the multi-valued data in a positive voltage range.
【００４８】[0048]
【発明の効果】本発明の不揮発性半導体記憶装置では、
各トランジスタ列（ストリング）内で、ビット線に最も
近いトランジスタにメモリトランジスタと選択トランジ
スタの機能を合わせ持たせることにより、各ストリング
の専有面積、ひいてはメモリセルアレイの総面積を小さ
くすることができ、それによりチップ面積の縮小化を図
ることが可能となる。また、このビット線に最も近いト
ランジスタのうち、選択トランジスタ部のしきい値を正
にできるように記憶状態が設定されていることから、正
常な読み出し動作を確保できる。According to the nonvolatile semiconductor memory device of the present invention,
In each transistor column (string), the transistor closest to the bit line has the function of the memory transistor and the selection transistor, so that the area occupied by each string and, consequently, the total area of the memory cell array can be reduced. This makes it possible to reduce the chip area. In addition, since the storage state is set so that the threshold value of the selection transistor portion among the transistors closest to the bit line can be made positive, a normal read operation can be ensured.
【００４９】本発明の不揮発性半導体記憶装置の駆動方
法では、選択されたメモリトランジスタが属するストリ
ングとワード線を共有しない非選択なストリングにおい
て、そのビット線に最も近いトランジスタのゲート電位
を、読み出し時または書き込み時に共に接地電位とする
ことで、当該ストリングにビット線から電流が流れるこ
とがなく、無駄な消費電力を抑え、また誤読み出しを有
効に防止できる。In the method of driving a nonvolatile semiconductor memory device according to the present invention, in a non-selected string that does not share a word line with a string to which a selected memory transistor belongs, a gate potential of a transistor closest to the bit line is read. Alternatively, by setting the ground potential at the time of writing, current does not flow from the bit line to the string, wasteful power consumption can be suppressed, and erroneous reading can be effectively prevented.
【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュ
メモリのメモリセルアレイについて、その繰り返し構成
単位としてのトランジスタ列を４つ示す回路図である。FIG. 1 is a circuit diagram showing four transistor columns as repetitive constituent units of a memory cell array of a NAND flash memory according to an embodiment of the present invention.
【図２】図１におけるスプリットゲート形トランジスタ
の回路記号と、その等価回路を示す図である。FIG. 2 is a diagram showing a circuit symbol of a split gate transistor in FIG. 1 and an equivalent circuit thereof.
【図３】図１のメモリセルアレイの平面図である。FIG. 3 is a plan view of the memory cell array of FIG. 1;
【図４】図３のＡ−Ａ’線に沿った断面図である。FIG. 4 is a sectional view taken along the line A-A 'of FIG.
【図５】図４に示すＮＡＮＤ型フラッシュメモリの各製
造過程を示す断面図であり、フローティングゲートの最
初のパターンニングまでを示す。FIG. 5 is a cross-sectional view showing each process of manufacturing the NAND flash memory shown in FIG. 4, up to the first patterning of the floating gate.
【図６】図５に続く同断面図であり、コントロールゲー
トとなるポリサイドの成膜までを示す。FIG. 6 is a sectional view following FIG. 5, showing the process up to the formation of polycide serving as a control gate;
【図７】図６に続く同断面図であり、ゲート電極加工後
を示す。FIG. 7 is a sectional view following FIG. 6, showing a state after processing of a gate electrode;
【図８】図５の工程で用いるマスクパターンを、他のパ
ターン（線図）と重ね合わせたときの図である。8 is a diagram when a mask pattern used in the process of FIG. 5 is superimposed on another pattern (diagram).
【図９】本実施形態のメモリトランジスタにおける記憶
レベルと消去レベルを示すしきい値の分布設定を、従来
の場合と比較して示す図である。FIG. 9 is a diagram showing distribution settings of threshold values indicating a storage level and an erasing level in the memory transistor of the present embodiment in comparison with a conventional case.
【図１０】従来のＮＡＮＤ型フラッシュメモリのメモリ
セルアレイについて、その繰り返し構成単位としてのト
ランジスタ列を４つ示す回路図である。FIG. 10 is a circuit diagram showing four transistor rows as a repetitive constituent unit of a memory cell array of a conventional NAND flash memory.
【図１１】図１０の左下に位置するトランジスタ列を中
心とした列方向断面図である。11 is a column direction cross-sectional view centering on a transistor column located at the lower left of FIG. 10;
１…メモリセルアレイ、２…半導体基板、４…ｐウェル
（チャネル形成領域）、５…素子分離領域、６ａ〜６ｃ
…不純物拡散領域、８，１２…ゲート絶縁膜、９，１４
…doped poly-Si 膜、９ａ，２１…マスクパターン、１
０…ゲート間絶縁膜、１６…高融点金属シリサイド膜、
１８…選択トランジスタ部、２０…メモリトランジスタ
部、２２…層間絶縁層、２２ａ…ビットコンタクト孔、
Ｍ１１ａ等…スプリットゲート形トランジスタ、Ｍ１２
ａ等…メモリトランジスタ、Ｓ１２ａ等…ソース線選択
トランジスタ、ＢＬａ等…ビット線、ＷＬ１１等…ワー
ド線、ＳＬ…ソース線、ＳＧ１２等…選択信号線、ＢＣ
…ビットコンタクト、ＦＧ…フローティングゲート、Ｃ
Ｇ…コントロールゲート、ＳＧ…スプリットゲート（制
御電極）、ＰＲ…フォトレジストパターン、Ｖth(s) …
選択トランジスタ部のしきい値、Ｖth0 …“０”データ
に対応したメモリトランジスタのしきい値電圧、Ｖth1
…“１”データに対応したメモリトランジスタのしきい
値電圧、Ｖｗ…選択ワード線電圧。DESCRIPTION OF SYMBOLS 1 ... Memory cell array, 2 ... Semiconductor substrate, 4 ... P well (channel formation region), 5 ... Element isolation region, 6a-6c
... impurity diffusion regions, 8, 12 ... gate insulating films, 9, 14
... doped poly-Si film, 9a, 21 ... mask pattern, 1
0: inter-gate insulating film, 16: refractory metal silicide film,
18: selection transistor section, 20: memory transistor section, 22: interlayer insulating layer, 22a: bit contact hole,
M11a, etc. Split-gate transistor, M12
a, etc .: memory transistor, S12a, etc. source line selection transistor, BLa, etc. bit line, WL11, etc. word line, SL ... source line, SG12, etc. selection signal line, BC
… Bit contact, FG… Floating gate, C
G: control gate, SG: split gate (control electrode), PR: photoresist pattern, Vth (s) ...
Threshold voltage of selection transistor portion, Vth0... Threshold voltage of memory transistor corresponding to "0" data, Vth1
... the threshold voltage of the memory transistor corresponding to "1" data, Vw ... the selected word line voltage.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792 ──────────────────────────────────────────────────続 き Continued on front page (51) Int.Cl. 6 Identification code FI H01L 29/792
Claims (9)
続された２つの選択トランジスタと、両選択トランジス
タ間に列方向に直列接続された複数のメモリトランジス
タとからなるトランジスタ列を行列状に複数配置させて
メモリアレイが構成され、前記複数のメモリトランジス
タは、半導体からなる前記トランジスタ列のチャネル形
成領域上に、絶縁膜をチャネル形成領域上と層間に介在
させて浮遊ゲートと制御ゲートを順に積層させた積層ゲ
ートを有する不揮発性半導体記憶装置であって、 前記トランジスタ列内で前記ビット線側の端部に位置す
るトランジスタのゲート電極層は、前記浮遊ゲートと前
記チャネル形成領域の双方にそれぞれ絶縁膜を介して重
ねられている不揮発性半導体記憶装置。1. A plurality of transistor columns each comprising two select transistors connected to one of a bit line and a source line, and a plurality of memory transistors connected in series in a column direction between the two select transistors. A memory array is configured by arranging the floating gates and the control gates on the channel forming region of the transistor row made of semiconductor, with an insulating film interposed between the channel forming region and the interlayer, in order. A non-volatile semiconductor memory device having a stacked gate, wherein a gate electrode layer of a transistor located at an end on the bit line side in the transistor column is insulated by both the floating gate and the channel formation region, respectively. A non-volatile semiconductor storage device stacked via a film.
ランジスタ側部分で前記積層ゲートの制御ゲートを構成
し、残りの前記ビット線側部分で前記チャネル形成領域
上に絶縁膜を介して積層され前記選択トランジスタの単
層ゲートを構成している請求項１に記載の不揮発性半導
体記憶装置。2. The gate electrode layer is configured to form a control gate of the stacked gate at a portion adjacent to the memory transistor, and is stacked over the channel formation region at a portion adjacent to the bit line via an insulating film. 2. The non-volatile semiconductor memory device according to claim 1, wherein said non-volatile semiconductor memory device forms a single-layer gate of said select transistor.
モリトランジスタは、その２値または多値のデータ全て
が正のしきい値に対応した記憶状態に保持されている請
求項１に記載の不揮発性半導体記憶装置。3. The nonvolatile memory according to claim 1, wherein all of the binary or multi-valued data of the plurality of memory transistors in the memory array is held in a storage state corresponding to a positive threshold value. Semiconductor storage device.
モリトランジスタは、その２値または多値のデータを記
憶する前の消去状態では全て負のしきい値となっている
請求項３に記載の不揮発性半導体記憶装置。4. The nonvolatile memory according to claim 3, wherein all of the plurality of memory transistors in the memory array have a negative threshold value in an erased state before storing the binary or multi-valued data. Semiconductor memory device.
低い２つのしきい値分布間で、両しきい値分布の判別が
可能な電圧が前記ゲート電極層に印加されたときに、前
記選択トランジスタ部が導通するように当該選択トラン
ジスタ部のしきい値が設定されている請求項２に記載の
不揮発性半導体記憶装置。5. The selection transistor section when a voltage capable of discriminating the two threshold distributions is applied to the gate electrode layer between the two lowest threshold distributions that the memory transistor section can take. 3. The nonvolatile semiconductor memory device according to claim 2, wherein a threshold value of said select transistor portion is set such that said transistor becomes conductive.
に設定され、前記メモリトランジスタ部の消去状態のし
きい値分布が負の電圧範囲内に設定されている請求項５
に記載の不揮発性半導体記憶装置。6. The threshold voltage distribution in the erased state of the memory transistor section is set in a negative voltage range, and the two threshold voltage distributions are set in a positive voltage range.
3. The nonvolatile semiconductor memory device according to 1.
続された２つの選択トランジスタと、両選択トランジス
タ間に列方向に直列接続された複数のメモリトランジス
タとからなるトランジスタ列を行列状に複数配置させて
メモリアレイが構成され、前記複数のメモリトランジス
タは、半導体からなる前記トランジスタ列のチャネル形
成領域上に、絶縁膜をチャネル形成領域と層間に介在さ
せて浮遊ゲートと制御ゲートを順に積層させた積層ゲー
トを有し、 前記トランジスタ列内で前記ビット線側の端部に位置す
るトランジスタのゲート電極層は、前記浮遊ゲートと前
記チャネル形成領域の双方にそれぞれ絶縁膜を介して重
ねられている不揮発性半導体記憶装置の駆動方法であっ
て、 前記ビット線側の端部に位置するトランジスタの記憶デ
ータを読み出すに際し、その前記ゲート電極層がチャネ
ル形成領域上に絶縁膜を介して直接重なる部分で当該ト
ランジスタが導通する正の電圧を、当該ゲート電極層に
印加する不揮発性半導体記憶装置の駆動方法。7. A plurality of transistor rows, each comprising two select transistors connected to one of a bit line and a source line, and a plurality of memory transistors connected in series in the column direction between the two select transistors. A memory array is configured by arranging the plurality of memory transistors. The plurality of memory transistors are formed by sequentially stacking a floating gate and a control gate on a channel forming region of the transistor row made of a semiconductor with an insulating film interposed between the channel forming region and the interlayer. A gate electrode layer of a transistor located at an end on the bit line side in the transistor row is overlapped with both the floating gate and the channel formation region via an insulating film. A method for driving a nonvolatile semiconductor memory device, comprising: storing data of a transistor located at an end on the bit line side; A method for driving a nonvolatile semiconductor memory device, in which a positive voltage at which the transistor conducts at a portion where the gate electrode layer directly overlaps a channel formation region via an insulating film when reading the data is applied to the gate electrode layer. .
について、その前記ゲート電極層の電位を接地電位に設
定する請求項７に記載の不揮発性半導体記憶装置の駆動
方法。8. The method of driving a nonvolatile semiconductor memory device according to claim 7, wherein the potential of said gate electrode layer is set to the ground potential for said transistor row that is not selected at the time of reading.
続された２つの選択トランジスタと、両選択トランジス
タ間に列方向に直列接続された複数のメモリトランジス
タとからなるトランジスタ列を行列状に複数配置させて
メモリアレイが構成され、前記複数のメモリトランジス
タは、半導体からなる前記トランジスタ列のチャネル形
成領域上に、絶縁膜をチャネル形成領域上と層間に介在
させて浮遊ゲートと制御ゲートを順に積層させた積層ゲ
ートを有し、 前記トランジスタ列内で前記ビット線側の端部に位置す
るトランジスタのゲート電極層は、前記浮遊ゲートと前
記チャネル形成領域の双方にそれぞれ絶縁膜を介して重
ねられている不揮発性半導体記憶装置の駆動方法であっ
て、 書き込み時に、非選択な前記トランジスタ列について、
その前記ゲート電極層の電位を接地電位に設定する不揮
発性半導体記憶装置の駆動方法。9. A plurality of transistor columns, each comprising two select transistors connected to one of a bit line and a source line, and a plurality of memory transistors connected in series in the column direction between the two select transistors, are arranged in a matrix. A memory array is configured by arranging the floating gates and the control gates on the channel forming region of the transistor row made of semiconductor, with an insulating film interposed between the channel forming region and the interlayer, in order. A gate electrode layer of a transistor located at the end on the bit line side in the transistor row, and is stacked on both the floating gate and the channel formation region via an insulating film. A method for driving a nonvolatile semiconductor memory device, comprising:
A method for driving a nonvolatile semiconductor memory device, wherein the potential of the gate electrode layer is set to a ground potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34017997A JPH11177070A (en) | 1997-12-10 | 1997-12-10 | Nonvolatile semiconductor storage device and its driving method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34017997A JPH11177070A (en) | 1997-12-10 | 1997-12-10 | Nonvolatile semiconductor storage device and its driving method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11177070A true JPH11177070A (en) | 1999-07-02 |
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|---|---|---|---|
| JP34017997A Pending JPH11177070A (en) | 1997-12-10 | 1997-12-10 | Nonvolatile semiconductor storage device and its driving method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11177070A (en) |
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