JPS61170993A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）に利用して有効な技術に関するものである。

〔背景技術〕

ダイナミック型ＲＡＭにおけるメモリセルは、情報を電
荷の形態で記憶する記憶用キャパシタとアドレス選択用
のＭＯＳ　Ｆ　ＥＴとによって構成される。これにより
、ダイナミック型ＲＡＭは、大記憶容量化を図ることが
できる反面、半導体基板上において形成されたメモリセ
ルのキャパシタに蓄積された電荷がリーク電流等によっ
て時間とともに減少してしまう、このため、常にメモリ
セルに正確な情報を記憶させておくためには、メモリセ
ルに記憶されている情報を、その情報が失われる前に読
み出して、これを増幅して再び同じメモリセルに書込む
動作、いわゆるリフレッシュ動作を行う必要がある。

例えば、６４にビットのダイナミック型ＲＡＭにおける
メモリセルの自動リフレッシュ方式として、「電子技術
１誌のＶｏ１２３、Ｎｏ　３のｐｐ３゜〜３３に示され
ている自動リフレッシュ回路が公知である。このような
自動リフレッシュ回路にあっては、外部から制御信号を
供給しなけれはならないことの他、リフレッシュを行う
期間は書き込み／読み出しが禁止されてしまうので、取
り扱いが不便となる。

一方、スタティック型ＲＡＭは、上記のようなリフレッ
シュ動作を必要としてないので、取り扱いが簡便になる
。しかしながら、スタティック型ＲＡＭにあっては、メ
モリセルとしてスタティック型のフリップフロップ回路
を使用するので、素子数が６個と比較的多く必要になる
ことの結果、大記憶容量化の観点からは不利となる。

〔発明の目的〕

この発明の目的は、大記憶容量化を図りつつ、取り扱い
の簡便化を実現した半導体記憶装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、情報記憶用キャパシタとアドレス選択用ＭＯ
Ｓ　Ｆ　ＥＴからなるメモリセルに、上記情報記憶用キ
ャパシタに蓄積された電荷を読み出して、　　　　−再
書き込みを行う増幅回路をリフレッシュ専用回路を設け
て、実質的にスタティック型ＲＡＭと同等の機能を持た
せるものである。

〔実施例〕

第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路は、公知の半導体集積回路の製造技術
によって、特に制限されないが、単結晶シリコンのよう
な半導体基板上において形成される。

同図に示した実施例回路では、Ｎチャンネル間Ｏ３ＦＥ
Ｔを代表とするＩ　Ｇ　Ｆ　Ｅ　Ｔ　（Ｉ　ｎ５ｕｌａ
ｔｅｄＧａｔｅ　Ｆｉｅｌｄ　　Ｅｆｆｅｃｔ　Ｔｒａ
ｎｓｉｓｔｏｒ　）を例にして説明する。

１ビツトのメモリセルＭＣは、その代表として示されて
いるようにアドレス選択用ＭＯＳ　Ｆ　ＥＴＱｍと、そ
の一方の電極がＱｍに結合されその他方の電極が回路の
電源電圧レベルに維持される情報記憶キャパシタＣ３と
からなり、論理“１″。

“０”の情報はキャパシタＣｓに電荷が有るか無いかの
形と対応して記憶される。

情報の読み出しは、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍをオ
ン状態にしてキャパシタＣ３を共通のデータ線ＤＬにつ
なぎ、データ線ＤＬの電位がキャパシタＣｓに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。

特に制限されないが、このような微少な信号を検出する
ためのの基準としてダミーセルＤＣが設けられている。

このダミーセルＤＣは、そのキャパシタＣｄの容量値が
メモリセルＭＣのキャパシタＣ３のほぼ半分であること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。キャパシタＣｄは、アドレッシングに
先立って発生されたタイミング信号φｄを受け、キャパ
シタＣｄと回路の接地点との間に配置されたＭＯＳＦＥ
ＴＱｄ’によって電源電圧に充電される。

上記のように、キャパシタＣｄは、キャパシタＣ３の約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のはり半分に等しい基準電圧を形成す
ることになる。

同図においてＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φｐａで決まるセンス期間に拡大するセ
ンスアンプであり、１対の平行に配置された相補データ
線ＤＬ、ＤＬにその入出力ノードが結合されている。こ
のセンスアンプＳＡは、一対の交差結線されたＭＯＳＦ
ＥＴＱＩ。

Ｑ２を有し、これらの正帰還作用により、相補データ線
ＤＬ、ＤＬに現れた微少な信号を差動的に増幅する。

相補データ線ＤＬ、ＤＬに結合されるメモリセルの数は
、検出精度を上げるため等しくされ、ＤＬ、ＤＬのそれ
ぞれに１個ずつのダミーセルが結合されている。また、
各メモリセルＭＣは、１本のワード線ＷＬと相補対デー
タ線の一方との間に結合される。各ワード線ＷＬは双方
のデータ線対と交差しているので、ワード線ＷＬに生じ
る雑音成分が静電結合によりデータ線にのっても、その
雑音成分が双方のデータ線対ＤＬ、ＤＬに等しく現れ、
差動型のセンスアンプＳＡによって相殺される。

上記アドレッシングにおいて、相補データ線対ＤＬ、Ｄ
Ｌの一方に結合されたメモリセルＭＣが選択された場合
、他方のデータ線には必ずダミーセルＤＣが結合される
ように一対のダミーワード線ＤＷＬ、ＤＷＬの一方が選
択される。

上記のアドレッシングの際、一旦破壊されたかかったメ
モリセルＭＣの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレベルが電源電圧Ｖｃｃに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理″０”として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ＡＲである。このアクティブリスト
ア回路ＡＲは、タイミング信号φｒｓによりロウレベル
の信号に対して何ら影響を与えずハイレベルの信号にの
み選択的に電源電圧Ｖｃｃの電位にブースト（昇圧）す
る働きがある。

同図において代表として示されているデータ線　　　　
　　一対ＤＬ、ＤＬは、カラムスイッチＣＷを構成する
ＭＯＳＦＥＴＱ３．Ｑ４を介してコモン相補データ線対
ＣＤＬ、ＣＤＬに接続される。このコモン相補データ線
対ＣＤＬ、ＣＤＬには、後述するようにメインアンプ及
び出力回路とを含むデータ出カバソファとデータ入カバ
ソファとからなる入出力回路Ｉ１０の一方の端子に接続
される。

ロウデコーダ及びカラムデコーダＲ，Ｃ−ＤＣＲは、ロ
ウアドレスバッファ及びカラムアドレスバッファＲ，Ｃ
−ＡＤＢで形成された内部相補アドレス信号を受けて、
１本のワード線及びダミーワード線並びにカラムスイッ
チ選択信号を形成してメモリセル及びダミーセルのアド
レッシングを行う。すなわち、ロウアドレスストローブ
信ｑＲＡＳにより形成されたタイミング信号φａｒに同
期してロウアドレスバッファＲ−ＡＤＨは、外部端子を
通して供給されたアドレス信号ＡＸＯ〜ＡＸｌを取込み
、それを保持するとともにロウデコーダＲ−ＤＣＨに伝
える。ロウデコーダＲ−ＤＣＲは、上記伝えられたアド
レス信号をデコードしてワード線選択タイミング信号φ
Ｘにより所定のワード線及びダミーワード線選択動作を
行う。

一方、カラムアドレスバッファＣ−ＡＤＨは、特に制限
されないが、カラムアドレスストローブ信号ＣＡＳによ
り形成されたタイミング信号φａｃにより動作状態にさ
れるスタティック型回路により構成される。これにより
、外部端子を通して供給されたアドレス信号ＡＹＯ〜Ａ
ＹＩに従った内部相補アドレス信号を形成して、特に制
限されないが、同様にスタティック型回路により構成さ
れたカラムデコーダＣ−ＤＣＨに伝える。カラムデコー
ダＣ−ＤＣＲは、上記伝えられたアドレス信号をデコー
ドしてデータ線選択タイミング信号φｙによりデータ線
の選択動作を行う。

タイミング制御回路ＴＣは、外部端子を通して供給され
たロウアドレスストローブ信号ＲＡＳ。

カラムアドレスストローブ信号ＣＡＳ及びライトイネー
ブル信号ＷＥを受けて、上記各種内部タイミング信号を
形成する。

この実施例では、上記ダイナミック型メモリセルのリフ
レッシュ動作の完全自動化を図ることによって、外部か
らは実質的にスタティック型ＲＡＭと同等に取り扱える
ようにするため、次のリフレッシュ専用回路が設けられ
る。

リフレッシュ用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｍ　’　は
、その一端がメモリセルを構成する情報記憶用キャパシ
タＣｓとアドレス選択用ＭＯＳＦＥＴＱｍとの接続点に
接続される。このリフレッシュ用ＭＯＳＦＥＴＱｍ’　
の他端は、上記メモリセルに対応したリフレッシュ用の
データ線ＤＬ”、ＤＬ’　に接続される。また、と記リ
フレッシュ用データ線ＤＬ’。

ＤＬ’には、上記同様なダミーセルＤＣ’がそれぞれ設
けられる。

上記リフレッシュ用データ線ＤＬ”、　ＤＬ’　は、上
記センスアンプＳＡと類似の増幅ＭＯＳＦＥＴＱｌ’　
、Ｑ２’によって構成された増幅回路の入出力端子に結
合される。また、上記リフレッシュ用データ線ＤＬ’　
、ＤＬ’間には、上記増幅回路の増幅動作によって、一
旦低下した読み出しハイレベルを補償するために上記類
似のアクティブリストア回路ＡＲ’が設けられる。

同図においては、１列分のメモリアレイしか示していな
いが、同じ行に配置されたリフレッシュ用ＭＯＳＦＥＴ
Ｑｍのゲートは、リフレッシュ用ワード線ＷＬ”に結合
される。すなわち、上記リフレッシュ用相補データ線Ｄ
Ｌ”、　ＤＬ’　とリフレッシュ用ワード線ＷＬ”は、
メモリアレイの対応する相補データ線ＤＬ、ＤＬ及びワ
ード線ＷＬと隣接して配置される。

上記リフレッシュ用ワード線ＷＬ’及びリフレッシュ用
ダミーワード線ＤＷＬ”、ＤＷＬ’　は、　。

上記ロウアドレスデコーダＲ−ＤＣＲと類イ以の回路に
よって構成されたりフレッシエ用デコーダＲ−ＯＣＲ’
　によって選択される。

このリフレッシュ用デコーダＲ−ＤＣＲ’には、リフレ
ッシュアドレスカウンタＣ０ＵＮＴによって発生させら
れたリフレッシュアドレス信号が供給される。リフレッ
シュアドレスカウンタＣ０ＵＮＴは、その１廻りがメモ
リセルのリフレッシュに要する時間に設定される。　　
　　　　　　　　　　　　　ｌリフレッシュ制御回路Ｒ
ＥＦＣは、上記リフレッシュアドレスカウンタＣ０ＵＮ
Ｔに供給する歩進パルスと、このパルスに従って、上記
リフレッシュ用の増幅回路、アクティブリストア回路Ａ
Ｒ°に供給するタイミング信号φｐａ’　＋　　φｒｓ
’　を形成する。

なお、リフレッシュ動作と読み出し／書き込み動作との
競合を避けるため、図示しないが、リフレッシュ制御回
路ＲＥＦＣにはアドレス比較回路を設けられる。このア
ドレス比較回路により外部端子から供給されたロウアド
レス信号と上記アドレスカウンタＣ０ＵＮＴによって形
成されたアドレス信号との一致出力が得られた場合、上
記アドレスでのリフレッシュ動作を禁止させるとともに
アドレスカウンタＣ０ＵＮＴに対しては歩道動作を行わ
せる。なぜなら、上記読み出し／書き込みによりて、上
記アドレスに対しては実質的なリフレッシュが行われる
からである。また、リフレッシュ中のアドレスに対して
読み出し／書き込みアクセスがかかると、上記リフレッ
シュが終了するまで読み出し／ｌき込みアクセスの実行
を遅らせる。上記のような書き込み／Ｍみ出し動作の制
限を除くため、上記リフレッシュ用相補データｉＪｌ！
ＤＬ’　ＤＬ’　にも、カラムスイッチ回路を設けて、
リフレッシュ動作中のアドレスに対して読み出し／書き
込みアクセスがかかると、このカラムスイッチ回路に対
してカラムアドレス信号に従った選択動作を行い、読み
出し／書き込みを実行させるものであってもよい。

〔効　果〕

（１）キャパシタとＭＯＳＦＥＴとの２素子により構成
されたダイナミック型メモリセルに、リフレッシュ用Ｍ
ＯＳ　Ｆ　ＥＴを追加して合計３素子と比較的少ない素
子数によりメモリセルが構成できる。

したがって、リフレッシュ用増幅回路、デコーダ回路及
びアドレスカウンタ回路等の周辺回路を含めても全体し
て、スタティック型ＲＡＭより少ない素子数で構成でき
るから大記憶容量化を実現することができるという効果
が得られる。

（２）専用のリフレッシュ回路を用いているので、リフ
レッシュアドレスと、読み出し／書き込みアドレスとが
重ならない限り、両動作を平行して行うことができるか
ら、外部から見た場合スタティック型ＲＡＭと同等に扱
うことができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ロウ／カラム
アドレス信号は、それぞれ独立した外部端子から供給す
るものであってもよい、この場合には、アドレス信号の
変化を検出して内部ダイナミック型回路の時系列的なタ
イミング信号を形成するようにすればよい。さらに、読
み出し基準電圧は、ダミーセルを用いるもに化工、相補
データ線のハイレベルとロウレベルを短絡して形成され
たＶｃｃ／２の電圧を利用するものであってもよい、ま
た、センスアンプＳＡ及びリフレッシュ用の増幅回路は
、タイミング信号によって動作電圧が供給されるラッチ
形態のＣＭＯＳインバータ回路を利用するもの等種々の
実施形態を採ることができる。

〔利用分野〕

この発明は、半導体記憶装置として広く利用できるもの
である。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図である。 ＭＣ・・メモリセル、ＤＣ・・ダミーセル、ＣＷ・・カ
ラムスイッチ、ＳＡ・・センスアンプ、ＡＲ，ＡＲ’　
　・・アクティブリストア回路、ＲｌＣ−ＤＣＲ・・ロ
ウ／カラムデコーダ、Ｒ−ＤＣＲ゛　・・リフレッシュ
用デコーダ、Ｃ０ＵＮＴ・・リフレッシュアドレスカウ
ンタ、ＲＥＦＣ・・、リフレッシュ制御回路、Ｒ，Ｃ−
ＡＤＢ・・ロウ／カラムアドレスバッファ、ＤＯＢ・・
データ出力バッファ、ＤＩＢ・・データ入力バッファ、
ＴＣ・・タイミング制御回路

Claims (1)

1. 【特許請求の範囲】 １、情報記憶用キャパシタとアドレス選択用ＭＯＳＦＥ
   Ｔからなるメモリセルがマトリックス配置されてなるメ
   モリアレイと、上記情報記憶用キャパシタとアドレス選
   択用ＭＯＳＦＥＴとの接続点に一端が接続されたリフレ
   ッシュ用ＭＯＳＦＥＴと、このリフレッシュ用ＭＯＳＦ
   ＥＴの他端にその入出力端子が結合されたリフレッシュ
   専用の増幅回路と、上記リフレッシュ用ＭＯＳＦＥＴの
   選択動作と増幅回路の動作とを制御するリフレッシュ制
   御回路とを含むことを特徴とする半導体記憶装置。 ２、上記リフレッシュ専用の増幅回路は、同じ列配置さ
   れたリフレッシュ用ＭＯＳＦＥＴの他端が共通接続され
   たリフレッシュ用データ線に対して共通に設けられ、同
   じ行に配置されたリフレッシュ用ＭＯＳＦＥＴのゲート
   はリフレッシュ用ワード線に共通接続されるものであり
   、上記リフレッシュ制御回路は、リフレッシュアドレス
   を発生するアドレスカウンタと、このアドレスカウンタ
   の出力信号をデコードして、上記リフレッシュ用ＭＯＳ
   ＦＥＴのゲートが結合されたリフレフシュ用ワード線の
   選択動作を行うリフレッシュデコーダ回路及び増幅回路
   の動作タイミング信号を形成するタイミング発生回路と
   からなるものであることを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。