JPS61170993A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61170993A JPS61170993A JP60009018A JP901885A JPS61170993A JP S61170993 A JPS61170993 A JP S61170993A JP 60009018 A JP60009018 A JP 60009018A JP 901885 A JP901885 A JP 901885A JP S61170993 A JPS61170993 A JP S61170993A
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- JP
- Japan
- Prior art keywords
- refresh
- mosfet
- circuit
- address
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型RAM (ランダム・アクセス・メモリ
)に利用して有効な技術に関するものである。
ダイナミック型RAM (ランダム・アクセス・メモリ
)に利用して有効な技術に関するものである。
ダイナミック型RAMにおけるメモリセルは、情報を電
荷の形態で記憶する記憶用キャパシタとアドレス選択用
のMOS F ETとによって構成される。これにより
、ダイナミック型RAMは、大記憶容量化を図ることが
できる反面、半導体基板上において形成されたメモリセ
ルのキャパシタに蓄積された電荷がリーク電流等によっ
て時間とともに減少してしまう、このため、常にメモリ
セルに正確な情報を記憶させておくためには、メモリセ
ルに記憶されている情報を、その情報が失われる前に読
み出して、これを増幅して再び同じメモリセルに書込む
動作、いわゆるリフレッシュ動作を行う必要がある。
荷の形態で記憶する記憶用キャパシタとアドレス選択用
のMOS F ETとによって構成される。これにより
、ダイナミック型RAMは、大記憶容量化を図ることが
できる反面、半導体基板上において形成されたメモリセ
ルのキャパシタに蓄積された電荷がリーク電流等によっ
て時間とともに減少してしまう、このため、常にメモリ
セルに正確な情報を記憶させておくためには、メモリセ
ルに記憶されている情報を、その情報が失われる前に読
み出して、これを増幅して再び同じメモリセルに書込む
動作、いわゆるリフレッシュ動作を行う必要がある。
例えば、64にビットのダイナミック型RAMにおける
メモリセルの自動リフレッシュ方式として、「電子技術
1誌のVo123、No 3のpp3゜〜33に示され
ている自動リフレッシュ回路が公知である。このような
自動リフレッシュ回路にあっては、外部から制御信号を
供給しなけれはならないことの他、リフレッシュを行う
期間は書き込み/読み出しが禁止されてしまうので、取
り扱いが不便となる。
メモリセルの自動リフレッシュ方式として、「電子技術
1誌のVo123、No 3のpp3゜〜33に示され
ている自動リフレッシュ回路が公知である。このような
自動リフレッシュ回路にあっては、外部から制御信号を
供給しなけれはならないことの他、リフレッシュを行う
期間は書き込み/読み出しが禁止されてしまうので、取
り扱いが不便となる。
一方、スタティック型RAMは、上記のようなリフレッ
シュ動作を必要としてないので、取り扱いが簡便になる
。しかしながら、スタティック型RAMにあっては、メ
モリセルとしてスタティック型のフリップフロップ回路
を使用するので、素子数が6個と比較的多く必要になる
ことの結果、大記憶容量化の観点からは不利となる。
シュ動作を必要としてないので、取り扱いが簡便になる
。しかしながら、スタティック型RAMにあっては、メ
モリセルとしてスタティック型のフリップフロップ回路
を使用するので、素子数が6個と比較的多く必要になる
ことの結果、大記憶容量化の観点からは不利となる。
この発明の目的は、大記憶容量化を図りつつ、取り扱い
の簡便化を実現した半導体記憶装置を提供することにあ
る。
の簡便化を実現した半導体記憶装置を提供することにあ
る。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、情報記憶用キャパシタとアドレス選択用MO
S F ETからなるメモリセルに、上記情報記憶用キ
ャパシタに蓄積された電荷を読み出して、 −再
書き込みを行う増幅回路をリフレッシュ専用回路を設け
て、実質的にスタティック型RAMと同等の機能を持た
せるものである。
S F ETからなるメモリセルに、上記情報記憶用キ
ャパシタに蓄積された電荷を読み出して、 −再
書き込みを行う増幅回路をリフレッシュ専用回路を設け
て、実質的にスタティック型RAMと同等の機能を持た
せるものである。
第1図には、この発明の一実施例の回路図が示されてい
る。同図の各回路は、公知の半導体集積回路の製造技術
によって、特に制限されないが、単結晶シリコンのよう
な半導体基板上において形成される。
る。同図の各回路は、公知の半導体集積回路の製造技術
によって、特に制限されないが、単結晶シリコンのよう
な半導体基板上において形成される。
同図に示した実施例回路では、Nチャンネル間O3FE
Tを代表とするI G F E T (I n5ula
tedGate Field Effect Tra
nsistor )を例にして説明する。
Tを代表とするI G F E T (I n5ula
tedGate Field Effect Tra
nsistor )を例にして説明する。
1ビツトのメモリセルMCは、その代表として示されて
いるようにアドレス選択用MOS F ETQmと、そ
の一方の電極がQmに結合されその他方の電極が回路の
電源電圧レベルに維持される情報記憶キャパシタC3と
からなり、論理“1″。
いるようにアドレス選択用MOS F ETQmと、そ
の一方の電極がQmに結合されその他方の電極が回路の
電源電圧レベルに維持される情報記憶キャパシタC3と
からなり、論理“1″。
“0”の情報はキャパシタCsに電荷が有るか無いかの
形と対応して記憶される。
形と対応して記憶される。
情報の読み出しは、M OS F E T Q mをオ
ン状態にしてキャパシタC3を共通のデータ線DLにつ
なぎ、データ線DLの電位がキャパシタCsに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。
ン状態にしてキャパシタC3を共通のデータ線DLにつ
なぎ、データ線DLの電位がキャパシタCsに蓄積され
た電荷量に応じてどのような変化が起きるかをセンスす
ることによって行われる。
特に制限されないが、このような微少な信号を検出する
ためのの基準としてダミーセルDCが設けられている。
ためのの基準としてダミーセルDCが設けられている。
このダミーセルDCは、そのキャパシタCdの容量値が
メモリセルMCのキャパシタC3のほぼ半分であること
を除き、メモリセルMCと同じ製造条件、同じ設計定数
で作られている。キャパシタCdは、アドレッシングに
先立って発生されたタイミング信号φdを受け、キャパ
シタCdと回路の接地点との間に配置されたMOSFE
TQd’によって電源電圧に充電される。
メモリセルMCのキャパシタC3のほぼ半分であること
を除き、メモリセルMCと同じ製造条件、同じ設計定数
で作られている。キャパシタCdは、アドレッシングに
先立って発生されたタイミング信号φdを受け、キャパ
シタCdと回路の接地点との間に配置されたMOSFE
TQd’によって電源電圧に充電される。
上記のように、キャパシタCdは、キャパシタC3の約
半分の容量値に設定されているので、メモリセルMCか
らの読み出し信号のはり半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルMCか
らの読み出し信号のはり半分に等しい基準電圧を形成す
ることになる。
同図においてSAは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号(センスア
ンプ制御信号)φpaで決まるセンス期間に拡大するセ
ンスアンプであり、1対の平行に配置された相補データ
線DL、DLにその入出力ノードが結合されている。こ
のセンスアンプSAは、一対の交差結線されたMOSF
ETQI。
このような電位変化の差を、タイミング信号(センスア
ンプ制御信号)φpaで決まるセンス期間に拡大するセ
ンスアンプであり、1対の平行に配置された相補データ
線DL、DLにその入出力ノードが結合されている。こ
のセンスアンプSAは、一対の交差結線されたMOSF
ETQI。
Q2を有し、これらの正帰還作用により、相補データ線
DL、DLに現れた微少な信号を差動的に増幅する。
DL、DLに現れた微少な信号を差動的に増幅する。
相補データ線DL、DLに結合されるメモリセルの数は
、検出精度を上げるため等しくされ、DL、DLのそれ
ぞれに1個ずつのダミーセルが結合されている。また、
各メモリセルMCは、1本のワード線WLと相補対デー
タ線の一方との間に結合される。各ワード線WLは双方
のデータ線対と交差しているので、ワード線WLに生じ
る雑音成分が静電結合によりデータ線にのっても、その
雑音成分が双方のデータ線対DL、DLに等しく現れ、
差動型のセンスアンプSAによって相殺される。
、検出精度を上げるため等しくされ、DL、DLのそれ
ぞれに1個ずつのダミーセルが結合されている。また、
各メモリセルMCは、1本のワード線WLと相補対デー
タ線の一方との間に結合される。各ワード線WLは双方
のデータ線対と交差しているので、ワード線WLに生じ
る雑音成分が静電結合によりデータ線にのっても、その
雑音成分が双方のデータ線対DL、DLに等しく現れ、
差動型のセンスアンプSAによって相殺される。
上記アドレッシングにおいて、相補データ線対DL、D
Lの一方に結合されたメモリセルMCが選択された場合
、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL、DWLの一方が選
択される。
Lの一方に結合されたメモリセルMCが選択された場合
、他方のデータ線には必ずダミーセルDCが結合される
ように一対のダミーワード線DWL、DWLの一方が選
択される。
上記のアドレッシングの際、一旦破壊されたかかったメ
モリセルMCの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレベルが電源電圧Vccに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理″0”として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ARである。このアクティブリスト
ア回路ARは、タイミング信号φrsによりロウレベル
の信号に対して何ら影響を与えずハイレベルの信号にの
み選択的に電源電圧Vccの電位にブースト(昇圧)す
る働きがある。
モリセルMCの記憶情報は、このセンス動作によって得
られたハイレベル若しくはロウレベルの電位をそのまま
受は取ることによって回復する。しかしながら、前述の
ようにハイレベルが電源電圧Vccに対して一定以上落
ち込むと、何回かの読み出し、再書込みを繰り返してい
るうちに論理″0”として読み取られるところの誤動作
が生じる。この誤動作を防ぐために設けられるのがアク
ティブリストア回路ARである。このアクティブリスト
ア回路ARは、タイミング信号φrsによりロウレベル
の信号に対して何ら影響を与えずハイレベルの信号にの
み選択的に電源電圧Vccの電位にブースト(昇圧)す
る働きがある。
同図において代表として示されているデータ線
一対DL、DLは、カラムスイッチCWを構成する
MOSFETQ3.Q4を介してコモン相補データ線対
CDL、CDLに接続される。このコモン相補データ線
対CDL、CDLには、後述するようにメインアンプ及
び出力回路とを含むデータ出カバソファとデータ入カバ
ソファとからなる入出力回路I10の一方の端子に接続
される。
一対DL、DLは、カラムスイッチCWを構成する
MOSFETQ3.Q4を介してコモン相補データ線対
CDL、CDLに接続される。このコモン相補データ線
対CDL、CDLには、後述するようにメインアンプ及
び出力回路とを含むデータ出カバソファとデータ入カバ
ソファとからなる入出力回路I10の一方の端子に接続
される。
ロウデコーダ及びカラムデコーダR,C−DCRは、ロ
ウアドレスバッファ及びカラムアドレスバッファR,C
−ADBで形成された内部相補アドレス信号を受けて、
1本のワード線及びダミーワード線並びにカラムスイッ
チ選択信号を形成してメモリセル及びダミーセルのアド
レッシングを行う。すなわち、ロウアドレスストローブ
信qRASにより形成されたタイミング信号φarに同
期してロウアドレスバッファR−ADHは、外部端子を
通して供給されたアドレス信号AXO〜AXlを取込み
、それを保持するとともにロウデコーダR−DCHに伝
える。ロウデコーダR−DCRは、上記伝えられたアド
レス信号をデコードしてワード線選択タイミング信号φ
Xにより所定のワード線及びダミーワード線選択動作を
行う。
ウアドレスバッファ及びカラムアドレスバッファR,C
−ADBで形成された内部相補アドレス信号を受けて、
1本のワード線及びダミーワード線並びにカラムスイッ
チ選択信号を形成してメモリセル及びダミーセルのアド
レッシングを行う。すなわち、ロウアドレスストローブ
信qRASにより形成されたタイミング信号φarに同
期してロウアドレスバッファR−ADHは、外部端子を
通して供給されたアドレス信号AXO〜AXlを取込み
、それを保持するとともにロウデコーダR−DCHに伝
える。ロウデコーダR−DCRは、上記伝えられたアド
レス信号をデコードしてワード線選択タイミング信号φ
Xにより所定のワード線及びダミーワード線選択動作を
行う。
一方、カラムアドレスバッファC−ADHは、特に制限
されないが、カラムアドレスストローブ信号CASによ
り形成されたタイミング信号φacにより動作状態にさ
れるスタティック型回路により構成される。これにより
、外部端子を通して供給されたアドレス信号AYO〜A
YIに従った内部相補アドレス信号を形成して、特に制
限されないが、同様にスタティック型回路により構成さ
れたカラムデコーダC−DCHに伝える。カラムデコー
ダC−DCRは、上記伝えられたアドレス信号をデコー
ドしてデータ線選択タイミング信号φyによりデータ線
の選択動作を行う。
されないが、カラムアドレスストローブ信号CASによ
り形成されたタイミング信号φacにより動作状態にさ
れるスタティック型回路により構成される。これにより
、外部端子を通して供給されたアドレス信号AYO〜A
YIに従った内部相補アドレス信号を形成して、特に制
限されないが、同様にスタティック型回路により構成さ
れたカラムデコーダC−DCHに伝える。カラムデコー
ダC−DCRは、上記伝えられたアドレス信号をデコー
ドしてデータ線選択タイミング信号φyによりデータ線
の選択動作を行う。
タイミング制御回路TCは、外部端子を通して供給され
たロウアドレスストローブ信号RAS。
たロウアドレスストローブ信号RAS。
カラムアドレスストローブ信号CAS及びライトイネー
ブル信号WEを受けて、上記各種内部タイミング信号を
形成する。
ブル信号WEを受けて、上記各種内部タイミング信号を
形成する。
この実施例では、上記ダイナミック型メモリセルのリフ
レッシュ動作の完全自動化を図ることによって、外部か
らは実質的にスタティック型RAMと同等に取り扱える
ようにするため、次のリフレッシュ専用回路が設けられ
る。
レッシュ動作の完全自動化を図ることによって、外部か
らは実質的にスタティック型RAMと同等に取り扱える
ようにするため、次のリフレッシュ専用回路が設けられ
る。
リフレッシュ用M OS F E T Q m ’ は
、その一端がメモリセルを構成する情報記憶用キャパシ
タCsとアドレス選択用MOSFETQmとの接続点に
接続される。このリフレッシュ用MOSFETQm’
の他端は、上記メモリセルに対応したリフレッシュ用の
データ線DL”、DL’ に接続される。また、と記リ
フレッシュ用データ線DL’。
、その一端がメモリセルを構成する情報記憶用キャパシ
タCsとアドレス選択用MOSFETQmとの接続点に
接続される。このリフレッシュ用MOSFETQm’
の他端は、上記メモリセルに対応したリフレッシュ用の
データ線DL”、DL’ に接続される。また、と記リ
フレッシュ用データ線DL’。
DL’には、上記同様なダミーセルDC’がそれぞれ設
けられる。
けられる。
上記リフレッシュ用データ線DL”、 DL’ は、上
記センスアンプSAと類似の増幅MOSFETQl’
、Q2’によって構成された増幅回路の入出力端子に結
合される。また、上記リフレッシュ用データ線DL’
、DL’間には、上記増幅回路の増幅動作によって、一
旦低下した読み出しハイレベルを補償するために上記類
似のアクティブリストア回路AR’が設けられる。
記センスアンプSAと類似の増幅MOSFETQl’
、Q2’によって構成された増幅回路の入出力端子に結
合される。また、上記リフレッシュ用データ線DL’
、DL’間には、上記増幅回路の増幅動作によって、一
旦低下した読み出しハイレベルを補償するために上記類
似のアクティブリストア回路AR’が設けられる。
同図においては、1列分のメモリアレイしか示していな
いが、同じ行に配置されたリフレッシュ用MOSFET
Qmのゲートは、リフレッシュ用ワード線WL”に結合
される。すなわち、上記リフレッシュ用相補データ線D
L”、 DL’ とリフレッシュ用ワード線WL”は、
メモリアレイの対応する相補データ線DL、DL及びワ
ード線WLと隣接して配置される。
いが、同じ行に配置されたリフレッシュ用MOSFET
Qmのゲートは、リフレッシュ用ワード線WL”に結合
される。すなわち、上記リフレッシュ用相補データ線D
L”、 DL’ とリフレッシュ用ワード線WL”は、
メモリアレイの対応する相補データ線DL、DL及びワ
ード線WLと隣接して配置される。
上記リフレッシュ用ワード線WL’及びリフレッシュ用
ダミーワード線DWL”、DWL’ は、 。
ダミーワード線DWL”、DWL’ は、 。
上記ロウアドレスデコーダR−DCRと類イ以の回路に
よって構成されたりフレッシエ用デコーダR−OCR’
によって選択される。
よって構成されたりフレッシエ用デコーダR−OCR’
によって選択される。
このリフレッシュ用デコーダR−DCR’には、リフレ
ッシュアドレスカウンタC0UNTによって発生させら
れたリフレッシュアドレス信号が供給される。リフレッ
シュアドレスカウンタC0UNTは、その1廻りがメモ
リセルのリフレッシュに要する時間に設定される。
lリフレッシュ制御回路R
EFCは、上記リフレッシュアドレスカウンタC0UN
Tに供給する歩進パルスと、このパルスに従って、上記
リフレッシュ用の増幅回路、アクティブリストア回路A
R°に供給するタイミング信号φpa’ + φrs
’ を形成する。
ッシュアドレスカウンタC0UNTによって発生させら
れたリフレッシュアドレス信号が供給される。リフレッ
シュアドレスカウンタC0UNTは、その1廻りがメモ
リセルのリフレッシュに要する時間に設定される。
lリフレッシュ制御回路R
EFCは、上記リフレッシュアドレスカウンタC0UN
Tに供給する歩進パルスと、このパルスに従って、上記
リフレッシュ用の増幅回路、アクティブリストア回路A
R°に供給するタイミング信号φpa’ + φrs
’ を形成する。
なお、リフレッシュ動作と読み出し/書き込み動作との
競合を避けるため、図示しないが、リフレッシュ制御回
路REFCにはアドレス比較回路を設けられる。このア
ドレス比較回路により外部端子から供給されたロウアド
レス信号と上記アドレスカウンタC0UNTによって形
成されたアドレス信号との一致出力が得られた場合、上
記アドレスでのリフレッシュ動作を禁止させるとともに
アドレスカウンタC0UNTに対しては歩道動作を行わ
せる。なぜなら、上記読み出し/書き込みによりて、上
記アドレスに対しては実質的なリフレッシュが行われる
からである。また、リフレッシュ中のアドレスに対して
読み出し/書き込みアクセスがかかると、上記リフレッ
シュが終了するまで読み出し/lき込みアクセスの実行
を遅らせる。上記のような書き込み/Mみ出し動作の制
限を除くため、上記リフレッシュ用相補データiJl!
DL’ DL’ にも、カラムスイッチ回路を設けて、
リフレッシュ動作中のアドレスに対して読み出し/書き
込みアクセスがかかると、このカラムスイッチ回路に対
してカラムアドレス信号に従った選択動作を行い、読み
出し/書き込みを実行させるものであってもよい。
競合を避けるため、図示しないが、リフレッシュ制御回
路REFCにはアドレス比較回路を設けられる。このア
ドレス比較回路により外部端子から供給されたロウアド
レス信号と上記アドレスカウンタC0UNTによって形
成されたアドレス信号との一致出力が得られた場合、上
記アドレスでのリフレッシュ動作を禁止させるとともに
アドレスカウンタC0UNTに対しては歩道動作を行わ
せる。なぜなら、上記読み出し/書き込みによりて、上
記アドレスに対しては実質的なリフレッシュが行われる
からである。また、リフレッシュ中のアドレスに対して
読み出し/書き込みアクセスがかかると、上記リフレッ
シュが終了するまで読み出し/lき込みアクセスの実行
を遅らせる。上記のような書き込み/Mみ出し動作の制
限を除くため、上記リフレッシュ用相補データiJl!
DL’ DL’ にも、カラムスイッチ回路を設けて、
リフレッシュ動作中のアドレスに対して読み出し/書き
込みアクセスがかかると、このカラムスイッチ回路に対
してカラムアドレス信号に従った選択動作を行い、読み
出し/書き込みを実行させるものであってもよい。
(1)キャパシタとMOSFETとの2素子により構成
されたダイナミック型メモリセルに、リフレッシュ用M
OS F ETを追加して合計3素子と比較的少ない素
子数によりメモリセルが構成できる。
されたダイナミック型メモリセルに、リフレッシュ用M
OS F ETを追加して合計3素子と比較的少ない素
子数によりメモリセルが構成できる。
したがって、リフレッシュ用増幅回路、デコーダ回路及
びアドレスカウンタ回路等の周辺回路を含めても全体し
て、スタティック型RAMより少ない素子数で構成でき
るから大記憶容量化を実現することができるという効果
が得られる。
びアドレスカウンタ回路等の周辺回路を含めても全体し
て、スタティック型RAMより少ない素子数で構成でき
るから大記憶容量化を実現することができるという効果
が得られる。
(2)専用のリフレッシュ回路を用いているので、リフ
レッシュアドレスと、読み出し/書き込みアドレスとが
重ならない限り、両動作を平行して行うことができるか
ら、外部から見た場合スタティック型RAMと同等に扱
うことができるという効果が得られる。
レッシュアドレスと、読み出し/書き込みアドレスとが
重ならない限り、両動作を平行して行うことができるか
ら、外部から見た場合スタティック型RAMと同等に扱
うことができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ロウ/カラム
アドレス信号は、それぞれ独立した外部端子から供給す
るものであってもよい、この場合には、アドレス信号の
変化を検出して内部ダイナミック型回路の時系列的なタ
イミング信号を形成するようにすればよい。さらに、読
み出し基準電圧は、ダミーセルを用いるもに化工、相補
データ線のハイレベルとロウレベルを短絡して形成され
たVcc/2の電圧を利用するものであってもよい、ま
た、センスアンプSA及びリフレッシュ用の増幅回路は
、タイミング信号によって動作電圧が供給されるラッチ
形態のCMOSインバータ回路を利用するもの等種々の
実施形態を採ることができる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ロウ/カラム
アドレス信号は、それぞれ独立した外部端子から供給す
るものであってもよい、この場合には、アドレス信号の
変化を検出して内部ダイナミック型回路の時系列的なタ
イミング信号を形成するようにすればよい。さらに、読
み出し基準電圧は、ダミーセルを用いるもに化工、相補
データ線のハイレベルとロウレベルを短絡して形成され
たVcc/2の電圧を利用するものであってもよい、ま
た、センスアンプSA及びリフレッシュ用の増幅回路は
、タイミング信号によって動作電圧が供給されるラッチ
形態のCMOSインバータ回路を利用するもの等種々の
実施形態を採ることができる。
この発明は、半導体記憶装置として広く利用できるもの
である。
である。
第1図は、この発明の一実施例を示す回路図である。
MC・・メモリセル、DC・・ダミーセル、CW・・カ
ラムスイッチ、SA・・センスアンプ、AR,AR’
・・アクティブリストア回路、RlC−DCR・・ロ
ウ/カラムデコーダ、R−DCR゛ ・・リフレッシュ
用デコーダ、C0UNT・・リフレッシュアドレスカウ
ンタ、REFC・・、リフレッシュ制御回路、R,C−
ADB・・ロウ/カラムアドレスバッファ、DOB・・
データ出力バッファ、DIB・・データ入力バッファ、
TC・・タイミング制御回路
ラムスイッチ、SA・・センスアンプ、AR,AR’
・・アクティブリストア回路、RlC−DCR・・ロ
ウ/カラムデコーダ、R−DCR゛ ・・リフレッシュ
用デコーダ、C0UNT・・リフレッシュアドレスカウ
ンタ、REFC・・、リフレッシュ制御回路、R,C−
ADB・・ロウ/カラムアドレスバッファ、DOB・・
データ出力バッファ、DIB・・データ入力バッファ、
TC・・タイミング制御回路
Claims (1)
- 【特許請求の範囲】 1、情報記憶用キャパシタとアドレス選択用MOSFE
Tからなるメモリセルがマトリックス配置されてなるメ
モリアレイと、上記情報記憶用キャパシタとアドレス選
択用MOSFETとの接続点に一端が接続されたリフレ
ッシュ用MOSFETと、このリフレッシュ用MOSF
ETの他端にその入出力端子が結合されたリフレッシュ
専用の増幅回路と、上記リフレッシュ用MOSFETの
選択動作と増幅回路の動作とを制御するリフレッシュ制
御回路とを含むことを特徴とする半導体記憶装置。 2、上記リフレッシュ専用の増幅回路は、同じ列配置さ
れたリフレッシュ用MOSFETの他端が共通接続され
たリフレッシュ用データ線に対して共通に設けられ、同
じ行に配置されたリフレッシュ用MOSFETのゲート
はリフレッシュ用ワード線に共通接続されるものであり
、上記リフレッシュ制御回路は、リフレッシュアドレス
を発生するアドレスカウンタと、このアドレスカウンタ
の出力信号をデコードして、上記リフレッシュ用MOS
FETのゲートが結合されたリフレフシュ用ワード線の
選択動作を行うリフレッシュデコーダ回路及び増幅回路
の動作タイミング信号を形成するタイミング発生回路と
からなるものであることを特徴とする特許請求の範囲第
1項記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60009018A JPS61170993A (ja) | 1985-01-23 | 1985-01-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60009018A JPS61170993A (ja) | 1985-01-23 | 1985-01-23 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61170993A true JPS61170993A (ja) | 1986-08-01 |
Family
ID=11708913
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60009018A Pending JPS61170993A (ja) | 1985-01-23 | 1985-01-23 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61170993A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009187658A (ja) * | 2009-04-13 | 2009-08-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1985
- 1985-01-23 JP JP60009018A patent/JPS61170993A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009187658A (ja) * | 2009-04-13 | 2009-08-20 | Hitachi Ltd | 半導体集積回路装置 |
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