JPS61170992A - Semiconductor storage device - Google Patents

Abstract

PURPOSE:To generate a drive signal suitable for a dynamic memory cell and a control signal of a peripheral circuit by constituting the title storage device with a dynamic memory cell and the peripheral circuit including a bipolar transistor (TR) so as to use an external input signal. CONSTITUTION:A current control circuit is used and a switch comprising HISTRs Q1, Q2, Q1', Q2' is provided between power supply circuits A, B and a constant current source comprising an input buffer circuit and an emitter follower circuit. A phiR goes to a high potential and a phiR' goes to a low potential when a CS input is at a high potential, the Q1, Q2' are turned off and the Q2, Q2' are turned on and the current to the input buffer circuit and the emitter follower circuit is zero. Then all outputs of the address input buffer circuit go to a high potential and all word lines go to a low potential, non-selecting state. When the CS' input goes to a low potential, the phiR goes to a low potential and the phiR' goes to a high potential, votlages Vcsa, Vcss of the power circuits A, B are applied to a constant current source via the Q1, Q2' to flow a pre scribed current. As a result, only a prescribed word line is selected by the address input.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は記憶セルに絶縁ゲート形トランジスタと蓄積容
量とを用いたダイナミック形メモリセルと、バイポーラ
トランジスタを含んだ周辺回路とを有するダイナミック
形半導体記憶装置に関するものであり、特にダイナミッ
ク形記憶装置の正常動作を行なうためのチップ内制御信
号の発生方法に関するものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a dynamic semiconductor memory having a dynamic memory cell using an insulated gate transistor and a storage capacitor as a memory cell, and a peripheral circuit including a bipolar transistor. The present invention relates to devices, and in particular to a method of generating intra-chip control signals for normal operation of a dynamic memory device.

〔発明の背景〕[Background of the invention]

半導体記憶装置において、高速化と高集積化を同時に実
現するためにメモリセルを絶縁ゲート型電界効果トラン
ジスタ（以下ではＭＩＳトランジスタと記載する。）に
より構成し、記憶セルと信号の授受を行なう周辺回路は
バイポーラトランジスタを含んで構成したものとして特
開昭５５−１２０９９４号公報、特開昭５６−５８１９
３号公報がある。これらの発明では、メモリセルには４
個のＭＩＳトランジスタと２個の負荷素子によるフリッ
プフロップを用いており、いわゆるスタティック形記憶
装置である。従ってメモリセルの占有面積が比較的大き
く高集積化を図りにくい欠点がある。一方、第５５図、
第５６図に示す様な１個ないし３個のＭＩＳトランジス
タと蓄積容量とを用いて、蓄積容量の電荷の有無により
１′、“Ｏ′情報を記憶するダイナミック形メモリセル
は、メモリセルの占有面積が小さいので高集積化に有利
である。In semiconductor memory devices, memory cells are constructed of insulated gate field effect transistors (hereinafter referred to as MIS transistors) in order to simultaneously achieve high speed and high integration, and peripheral circuits that exchange signals with the memory cells. JP-A-55-120994 and JP-A-56-5819 have a configuration including a bipolar transistor.
There is Publication No. 3. In these inventions, the memory cell has four
It is a so-called static memory device, using a flip-flop consisting of two MIS transistors and two load elements. Therefore, the area occupied by the memory cell is relatively large, making it difficult to achieve high integration. On the other hand, Fig. 55,
A dynamic memory cell, which uses one to three MIS transistors and a storage capacitor as shown in FIG. 56, and stores 1' or "O" information depending on the presence or absence of charge in the storage capacitor, Since the area is small, it is advantageous for high integration.

しかしながらこのダイナミック形メモリセルを用いた半
導体記憶装置では、メモリセルに記憶情報の自己再生能
力がないためデータ線りへの読出し信号を増幅後再書込
みする必要があり、また読出す前にはデータ線りの電位
を一定電位にプリチャージする必要がある。従って実際
のダイナミック形記憶装置ではメモリ動作（読出し、書
込み、情報保持）を行なうためにはスタティック形記憶
装置と比べかなり複雑な制御を必要とする。この動作に
ついては゛超ＬＳＩデバイスハンドブック′ＰＰ２９１
〜ＰＰ３０５　（サイエンスフォーラム社発行）に詳し
く述べられている。しかしここに記述されているものを
はじめ従来のダイナミック形記憶装置では、メモリセル
も周辺回路も全てＭＩＳトランジスタを用いて構成して
いるので、高集積ではあるがアクセス時間をはじめとす
るスピードが遅かった。However, in semiconductor storage devices using dynamic memory cells, the memory cells do not have the ability to self-regenerate stored information, so it is necessary to rewrite the read signal to the data line after amplifying it, and the data must be rewritten before reading. It is necessary to precharge the potential of the wire to a constant potential. Therefore, actual dynamic memory devices require considerably more complicated control than static memory devices in order to perform memory operations (reading, writing, information retention). For details on this operation, refer to ``Very LSI Device Handbook'' PP291.
~PP305 (published by Science Forum). However, in conventional dynamic memory devices such as the one described here, all memory cells and peripheral circuits are constructed using MIS transistors, so although they are highly integrated, access times and other speeds are slow. Ta.

【発明の目的〕[Purpose of the invention]

本発明はダイナミック形メモリセルと、バイポーラトラ
ンジスタを含んだ周辺回路とで構成した半導体メモリの
メモリチップ内の制御信号の発生方法に関するものであ
り、その目的は大容量でかつ高速のダイナミック形半導
体メモリを提供することである。The present invention relates to a method for generating control signals in a memory chip of a semiconductor memory composed of a dynamic memory cell and a peripheral circuit including bipolar transistors, and its purpose is to generate a large capacity and high speed dynamic semiconductor memory. The goal is to provide the following.

〔発明の概要〕[Summary of the invention]

本発明によれば外部からの入力信号（第１図の３丁）を
用いて、ダイナミック形メモリセルに好適な駆動信号や
周辺回路の制御信号を発生する。According to the present invention, external input signals (three signals in FIG. 1) are used to generate drive signals suitable for dynamic memory cells and control signals for peripheral circuits.

以下の説明では制御用の外部入力信号としてチップセレ
クト信号τ丁を用い、この入力が高電位の時待機状態あ
るいはプリチャージ状態とし、低電位の時に読出しある
いは書込みを行なうものと仮定する。しかし制御信号の
名称、極性についてはどの様に取決めても簡単な変更で
対処できる。また特に指示しない限り外部インターフェ
ースはＥＣＬとする。ＥＣＬからＴＴＬへの変更は人出
カバツファ回路の変更と電源電圧の極性の変更だけで可
能である。In the following explanation, it is assumed that the chip select signal τ is used as an external input signal for control, and that when this input is at a high potential, the device is in a standby state or a precharge state, and when it is at a low potential, reading or writing is performed. However, no matter how you decide on the name and polarity of the control signal, it can be easily changed. Also, unless otherwise specified, the external interface is ECL. Changing from ECL to TTL is possible by simply changing the output buffer circuit and changing the polarity of the power supply voltage.

更に、本発明によれば、大容量でかつ高速の半　　　　
　−導体記憶装置の実現を目ざして、バイポーラトラン
ジスタを周辺回路に含んだダイナミック形半導体メモリ
が提供される。すなわち情報を記憶するメモリセルには
１ケあるいは少数の絶縁ゲート形トランジスタ（以下Ｍ
ＩＳトランジスタと略す）と蓄積容量で形成したダイナ
ミック形メモリセルを用い、またメモリセルと信号の授
受を行なう周辺回路にはバイポーラトランジスタを用い
て読出し・書込み動作の高速化と高感度化を図るもので
ある。Furthermore, according to the present invention, a large-capacity and high-speed semi-
- A dynamic semiconductor memory including a bipolar transistor in a peripheral circuit is provided with the aim of realizing a conductive memory device. In other words, a memory cell that stores information has one or a small number of insulated gate transistors (hereinafter referred to as M).
It uses a dynamic memory cell formed by an IS transistor (abbreviated as an IS transistor) and a storage capacitor, and uses bipolar transistors in the peripheral circuitry that exchanges signals with the memory cell to achieve faster read and write operations and higher sensitivity. It is.

〔発明の実施例〕 実施例１ 第１図はダイナミック形半導体メモリセルのブロック図
であり、Ｎビットのメモリセルアレー６とバイポーラト
ランジスタを含む周辺回路群が示されている。該メモリ
セルアレー６には、ｉ本のワード線Ｗとｊ本のデータ線
りが交差配列され、該ワード線と該データ線の交点のう
ちＮ個にメモリセルＣが配置されている。アドレスバッ
ファ回路５Ｘ、５Ｙには各々アドレス人力ｘ０〜Ｘ□Ｙ
０〜Ｙ、が印加され、その出力が、デコーダ・ドライバ
回路８Ｘ、８Ｙに伝達される。該デコーダ・ドライバ回
路８Ｘ、８Ｙのうち８ｘによりワード線が８Ｙにより書
き込み・読み出し回路７が駆動されメモリセルアレー６
内の選択されたメモリセルＣへの情報の書き込みあるい
は該メモリセルＣからの情報の読み出しを行なう、９は
書き込み・読み出し制御回路で、該回路９は、チップセ
レクト信号ＣＳ、書き込み動作制御信号ＷＥ、入力信号
ＤＩによって前記デコーダ・ドライバ回路８Ｘ、８Ｙ、
書き込み・読み出し回路７、出力回路１０を制御する。[Embodiments of the Invention] Embodiment 1 FIG. 1 is a block diagram of a dynamic semiconductor memory cell, showing a peripheral circuit group including an N-bit memory cell array 6 and bipolar transistors. In the memory cell array 6, i word lines W and j data lines are arranged in an intersecting manner, and memory cells C are arranged at N of the intersections of the word lines and the data lines. Address buffer circuits 5X and 5Y each have address power x0 to X□Y
0 to Y are applied, and the output thereof is transmitted to the decoder/driver circuits 8X and 8Y. The word line is driven by 8x of the decoder/driver circuits 8X and 8Y, and the write/read circuit 7 is driven by 8Y, and the memory cell array 6 is
A write/read control circuit 9 writes information to or reads information from a selected memory cell C, and the circuit 9 receives a chip select signal CS and a write operation control signal WE. , the decoder/driver circuits 8X, 8Y,
It controls the write/read circuit 7 and the output circuit 10.

該出力回路１０は、前記書き込み・読み出し回路７によ
り読み出された情報を外部へ出力するための回路である
。なお上記書き込み・読み出し回路７は、後述するよう
に、その一部を、デコーダ・ドライバ回路８Ｙと反対側
のメモリセルアレー６の端に配置して、デコーダ・ドラ
イバ回路８Ｙからの制御信号をメモリセルアレー６の上
を通して制御することもできる。第１図においては、Ｘ
系のアドレス入力Ｘ、〜Ｘ１、とＹ系のアドレス入力Ｙ
０〜Ｙ、とを別々の入力端子より入力しているが、これ
らの入力端子を共用とし時間差を設けて入力する方式、
いわゆる′アドレスマルチプレックス方式′を採用する
こともできる。又、以下の説明では、特に指示しない限
り外部インタフェイスは、エミッタ結合ロジック（以下
ではＥＣＬと記す）レベルとするが１本発明はトランジ
スタトランジスタロジック（以下ではＴＴＬと記す、）
にも応用できる。The output circuit 10 is a circuit for outputting the information read by the write/read circuit 7 to the outside. As will be described later, the write/read circuit 7 is partially disposed at the end of the memory cell array 6 on the opposite side from the decoder/driver circuit 8Y, so that the control signal from the decoder/driver circuit 8Y is transferred to the memory cell array 6. It can also be controlled by passing over the cell array 6. In Figure 1,
System address inputs X, ~X1, and Y system address input Y
0 to Y are input from separate input terminals, but there is a method in which these input terminals are shared and input with a time difference,
A so-called ``address multiplex method'' may also be adopted. In the following explanation, unless otherwise specified, the external interface is assumed to be at an emitter-coupled logic (hereinafter referred to as ECL) level, but the present invention is a transistor-transistor logic (hereinafter referred to as TTL) level.
It can also be applied.

なお、ＥＣＬでは電源電圧はＶ□（ニー５．２ｖ）であ
り、ＴＴＬではＶ、。（二十５ｖ）である。Note that in ECL, the power supply voltage is V□ (knee 5.2v), and in TTL, it is V. (25v).

第２図はメモリセルアレー６と、読出し、書込み回路（
第１図の７）のうちの読出しと再書込みを行なうセンス
系回路の部分１１だけをさらに詳しく記したものである
。第３図はその読出しから再書込みに至る動作を示す波
形である。第１図の７のうち書込みを行なう回路につい
ては後述する。FIG. 2 shows the memory cell array 6 and the read/write circuit (
Only the part 11 of the sense circuit for reading and rewriting in 7) in FIG. 1 is described in more detail. FIG. 3 shows waveforms showing the operation from reading to rewriting. Of the circuits 7 in FIG. 1, the circuits that perform writing will be described later.

第２図において該センス回路１１は前記メモリセルアレ
ー６中の１対のデータ線り、Ｄ毎に設置されるサブセン
ス回路１１Ｓにより構成されている。In FIG. 2, the sense circuit 11 is constituted by a sub-sense circuit 11S installed for each pair of data lines D in the memory cell array 6.

該サブセンス回路１１ＳにおいてＨＰはプリチャージ回
路、ＳＡＩは第１の差動増１ｉｉ１１．ｓＡ２は第２の
差動増幅器である。該サブセンス回路１１ｇ出力は抵抗
Ｒ□、Ｒ４を通して接地された出力線０゜写を介してバ
イポーラトランジスタを含む出力回路１０に伝達される
。第１の差動増幅器ＳＡＩにおけるＮチャネルＭＩＳト
ランジスタＱ１□、Ｑｌ。In the sub-sense circuit 11S, HP is a precharge circuit, and SAI is a first differential amplifier 1ii11. sA2 is a second differential amplifier. The output of the sub-sense circuit 11g is transmitted to an output circuit 10 including a bipolar transistor through resistors R□ and R4 and a grounded output line 0°. N-channel MIS transistors Q1□, Ql in the first differential amplifier SAI.

は従来のＭＩＳダイナミック型半導体メモリではセンス
アンプと称するもので、またＰチャネルＭＩＳトランジ
スタＱ　、６９　Ｑｌｍはアクティブリストア回路と称
するものであるが、これらは一種の増幅器なので、ここ
では総称して第１の差動増幅器ＳＡ１と称する０次にこ
れらの回路の読出し時に動作を第２図と第３図を用いて
説明する。読出し動作を始める前に、前サイクルの後縁
部で第１の差動増幅器ＳＡＩをφ、１１．φ１．１を用
いてオフし、プリチャージ信号φ、を高電位に設定して
プリチャージ回路ＨＰをオンしておく。この結果０・・
Ｄｏ　＜１１６　＆Ｎ　ｌ“０・・Ｄ、’Ｉｆ（１）ｆ
−９１１１Ａ”′”鵜　　　シされると共にプリチャー
ジ電圧Ｖ、に電位が設定される。■、は、負電源電圧Ｖ
□の約半分の値にしておく。チップセレクト入力信号τ
丁が低電位になると、プリチャージ信号φ２を立下げ、
プリチャージ回路ＨＰをオフし、前記アドレス信号ｘｌ
ｌ−ｘ、ｙ、〜Ｙ、によって選択されたワード線Ｗ６　
とＹ選択信号φｖｔｌを高電位に遷移させる。ワード線
Ｗ０　に接続されたすべてのメモリセル２（第２図）の
ＭＩＳトランジスタが導通し、蓄積容量Ｃ８の電荷に応
じて、データ線対り、、　Ｄ、やり、、Ｄ、等に微妙な
電位差が生じる。この電位差を第２の差動増幅器ＳＡ２
で検出しその出力０゜てを出力回路に送る。出力回路で
はこれを増幅し、Ｄｏとして所定の出力レベルを発生す
る。これらの動作を併行してφ＃Ａ１ｆ　＄−７で制御
された駆動回路１５．１６がＨ線、Ｈ線を介して第１の
差動増幅器ＳＡＩをオンさせる。is called a sense amplifier in conventional MIS dynamic semiconductor memory, and the P-channel MIS transistors Q and 69 Qlm are called active restore circuits, but since they are a type of amplifier, they are collectively referred to as the first The operation of these zero-order differential amplifier SA1 circuits during readout will be described with reference to FIGS. 2 and 3. Before starting the read operation, at the trailing edge of the previous cycle, the first differential amplifier SAI is set to φ, 11 . The precharge circuit HP is turned off using φ1.1, and the precharge signal φ is set to a high potential to turn on the precharge circuit HP. This result is 0...
Do <116 &N l“0...D,'If(1)f
-9111A"'" is applied and the potential is set to the precharge voltage V. ■, is the negative power supply voltage V
Set the value to about half of □. Chip select input signal τ
When the voltage becomes low potential, the precharge signal φ2 is lowered,
The precharge circuit HP is turned off and the address signal xl
word line W6 selected by l-x, y, ~Y,
and causes the Y selection signal φvtl to transition to a high potential. The MIS transistors of all the memory cells 2 (Fig. 2) connected to the word line W0 become conductive, and depending on the charge of the storage capacitor C8, a slight change occurs in the data line pairs, , D, spears, , D, etc. A potential difference occurs. This potential difference is transferred to the second differential amplifier SA2.
The output is detected at 0° and sent to the output circuit. The output circuit amplifies this and generates a predetermined output level as Do. In parallel with these operations, the drive circuits 15 and 16 controlled by φ#A1f $-7 turn on the first differential amplifier SAI via the H line.

このＳＡＩの動作により、メモリセルから読出されたデ
ータ線対の微少な差動信号を増幅し、高電位側のデータ
線をＯｖに、低電位側のデータ線をＶ□に遷移し、デー
タ線対毎にワード線選択されたメモリセルに再書込みを
行なう。This SAI operation amplifies the minute differential signal of the data line pair read from the memory cell, transitions the data line on the high potential side to Ov, transitions the data line on the low potential side to V□, and transfers the data line to Ov. Rewriting is performed to the memory cell selected by the word line for each pair.

以上は読出し動作（再書込み動作を含む）であるが、次
に書込み動作を第４図、第５図を用いて説明する。第４
図の書込み回路１２は第２図のセンス回路１１と合せ第
１図の読出し・書込み回路７を構成するものである。書
込み回路は第１．第２の入力線Ｉ、Ｉと、これらとデー
タ線り１．Ｄ。The above is a read operation (including a rewrite operation). Next, a write operation will be explained using FIGS. 4 and 5. Fourth
The write circuit 12 shown in the figure together with the sense circuit 11 shown in FIG. 2 constitutes the read/write circuit 7 shown in FIG. The write circuit is the first one. Second input lines I, I and these and data lines 1. D.

との間に直列に接続されたＭＩＳトランジスタＱ４１Ｉ
ｘＱ、、と、これらのゲート制御線φ０．φ７゜とで構
成される。書込みの場合第５図に示す様にプリチャージ
状態からワード線を選択し例えばＷｌを高電位にしたデ
ータ線対に微少な差動信号が生じるまでは、読出し動作
と全く同様である。MIS transistor Q41I connected in series between
xQ, , and these gate control lines φ0. It consists of φ7°. In the case of writing, as shown in FIG. 5, the word line is selected from the precharged state and, for example, Wl is set to a high potential until a minute differential signal is generated on the data line pair, which is exactly the same as the reading operation.

この時書込み入力線Ｉ、Ｉの一方を高電位（Ｏｖ）に、
他方を低電位（Ｖ　＊　ｇ　）に設定する。その後書込
みパルスφ□が印加され、φｖ１で選択されたデータ線
対はＩ、Ｉの電位とほぼ等しい電位に強制的に遷移され
る。こうして選択メモリセル（Ｗ　ｔとφｖ１の交点セ
ル）のみに所望の情報が書込まれる。At this time, one of the write input lines I, I is set to a high potential (Ov),
The other is set to a low potential (V*g). Thereafter, a write pulse φ□ is applied, and the data line pair selected by φv1 is forcibly transitioned to a potential approximately equal to the potential of I, I. In this way, desired information is written only into the selected memory cell (the cell at the intersection of Wt and φv1).

以上は第２〜第５図に示した様にメモリセルの駆動に必
要な信号群（φ□φ、Ａ□ｔ　＄ａａｔｔ　Ｗ＋φ、）
を発生するための制御方式、特にダイナミック形半導体
メモリに固有なデータ線プリチャージの制御方式やその
回路については言及していない。また連続した動作サイ
クル相互間の関係についても言及がなく、第３図、第５
図の様に、ある１つの無限長のサイクル時間の動作のみ
に関するものである。The above is a group of signals necessary for driving memory cells (φ□φ, A□t $aatt W+φ,) as shown in Figures 2 to 5.
There is no mention of a control method for generating this, particularly a data line precharge control method specific to dynamic semiconductor memory, or its circuit. Furthermore, there is no mention of the relationship between consecutive operating cycles, and Figures 3 and 5
As shown, only one infinite cycle time operation is concerned.

実施例２ 第６図は第２図のダイナミック形半導体メモリの読出し
動作時のメモリセル駆動信号ならびにメモリ出力信号の
動作波形である。ｍ第３図では無限に続く１動作サイク
ルを記載した。しかし実際には第６図の様に有限な動作
サイクル時間１、の期間内で８丁入力が低電位と高電位
になる期間を有し、３丁が高電位の期間では、次の動作
サイクルに備えるためにデータ線のプリチャージ動作を
行なう、すなわち選択されていたワード線（Ｗ、）を下
げ全ワードを非選択とし、第１の差動増幅器ＳＡＩをφ
、１□、７−７でオフにし、プリチャージ回路をφ、で
動作させデータ線のプリチャージを行なう。これらＷｎ
ｔ　φ２．φ８Ａ１．φ□、の切換えは第６図に示す様
にて百人力が高電位に切換るに応じて、一定の順序で行
なう必要がある。Embodiment 2 FIG. 6 shows operating waveforms of a memory cell drive signal and a memory output signal during a read operation of the dynamic semiconductor memory shown in FIG. In Fig. 3, one operation cycle that continues indefinitely is shown. However, in reality, as shown in Figure 6, within the finite operation cycle time 1, there are periods when the 8 inputs are at low potential and high potential, and during the period when 3 inputs are at high potential, the next operation cycle In order to prepare for
, 1□, and 7-7, and the precharge circuit is operated at φ to precharge the data line. These Wn
tφ2. φ8A1. The switching of φ□, as shown in FIG. 6, must be performed in a fixed order as the power is switched to a high potential.

また第６図ではメモリ出力ＤＯはプリチャージ期間中は
中間レベルで示しているが、実際にはＥＣＬインタフェ
ースでは低電位固定、ＴＴＬインタフェースでは高イン
ピーダンス状態とする場合が多く、出力回路もこれらに
適合する様に、制御する必要がある。Also, in Figure 6, the memory output DO is shown at an intermediate level during the precharge period, but in reality, it is often fixed at a low potential in the ECL interface and in a high impedance state in the TTL interface, and the output circuit also conforms to these conditions. It is necessary to control it so that it does.

以下、これらの制御信号の発生方法を実施例を用いて詳
しく説明する。Hereinafter, a method for generating these control signals will be explained in detail using an example.

まず第６図に示した様なラード線信号Ｗ０　の発生方法
について述べる。すなわち外部入力信号Ｃ８が高電位の
期間はプリチャージ状態を保っため全ワードを非選択に
し、３丁が低電位になるとアドレス信号Ｘ、〜Ｘ、によ
り所定のワード線のみを選択し２れを高電位にする・２
の状態でメゝリ　　　　　　　−セルの読出しと再書込
みを行なう、動作サイクルの後縁部で８丁入力が高電位
になると、全ワードを非選択とし次のサイクルに備えて
プリチャージ動作を行なう、この様にＣ５入力に応じて
全ワードを非選択にする機能（リセット機能）およびワ
ード線が選択されてから再書込みが完了するまでワード
線の選択、非選択を固定する機能（ラッチ機能）を組込
む必要がある。まずこの様な機能をデコーダ回路に組込
んだ例を第７図〜第１０図を用いて説明する。第７図は
ワード線のデコードを複数段（図では８Ｘ１１と８ｘ１
４との２段）の論理積形ゲート回路で行なうものである
。ここで５Ｘはアドレスバッファ回路、８Ｘ１はデコー
ダ回路、８ｘ２はワードドライバ回路であり、８Ｘ１と
８Ｘ２で第１図のデコーダ・ドライバ回路８ｘを構成す
る。φ８は全ワード線を非選択にするためのリセット信
号、φ、はワード線の選択状態を固定するためのラッチ
信号である。これらφ、。First, a method of generating the lard line signal W0 as shown in FIG. 6 will be described. That is, while the external input signal C8 is at a high potential, all words are unselected to maintain the precharged state, and when the potential of the third line becomes low, only a predetermined word line is selected by the address signals X, ~X, and the second word line is selected. Make it high potential・2
Read and rewrite the memory cell in this state. When the 8th input becomes high potential at the trailing edge of the operation cycle, all words are deselected and a precharge operation is performed in preparation for the next cycle. In this way, there is a function to deselect all words in response to the C5 input (reset function) and a function to fix word line selection or non-selection from the time the word line is selected until the rewriting is completed (latch function). Need to be incorporated. First, an example in which such a function is incorporated into a decoder circuit will be explained using FIGS. 7 to 10. Figure 7 shows word line decoding in multiple stages (8x11 and 8x1 in the figure).
This is carried out using an AND type gate circuit of 2 stages (2 stages with 4). Here, 5X is an address buffer circuit, 8X1 is a decoder circuit, and 8x2 is a word driver circuit, and 8X1 and 8X2 constitute the decoder/driver circuit 8x in FIG. φ8 is a reset signal for deselecting all word lines, and φ is a latch signal for fixing the selected state of the word lines. These φ,.

φ、は後述する様に８丁入力から発生する。第８図は第
７図の動作波形図である。初段デコーダ回路８ｘ１１の
４人力のうちアドレスバッファ出力ｖ１が３本共に高電
位でかつ、φ８に図の様な高電位信号が印加されると、
その出力ｖ１は低電位となり、８Ｘ１２の出力ｖ３は高
電位となる。ここでφ、が高電位であると８Ｘ１２．８
Ｘ１３によるラッチ回路でＶ、の電位が保持される１次
にφ８が低電位で、φ１が高電位の期間はアドレス入力
信号の変化を受は付けず楊ｖ、の電位は固定される。φ
８とφ、が共に低電位の期間は全てのワード線は、ｖｌ
の如何によらず非選択となる。全ワード線が非選択の期
間にデータ線のプリチャージを行なう０次の動作サイク
ルでＡＤＨ（Ｘ、〜Ｘ、）入力が変化し、８ｘ１１の３
人力ｖ１のいずれかが低電位となると、φ８．φ１は前
サイクルと同じであっても、第７図に示した線Ｗはもは
や選択されず、別のワード線が選択される。なお待機時
には８丁入力を常時高電位にして、全フード線非選択で
データ線プリチャージ状態としておく。φ is generated from the 8th input as described later. FIG. 8 is an operational waveform diagram of FIG. 7. When three of the four address buffer outputs v1 of the first stage decoder circuit 8x11 are at high potential and a high potential signal as shown in the figure is applied to φ8,
Its output v1 has a low potential, and the 8X12 output v3 has a high potential. Here, if φ is a high potential, 8X12.8
During the period in which the potential of V is held by the latch circuit X13 and the primary voltage φ8 is a low potential and φ1 is a high potential, changes in the address input signal are not accepted and the potential of the voltage V is fixed. φ
During the period when both 8 and φ are at low potential, all word lines are at vl.
It becomes unselected regardless of the condition. In the 0th operation cycle in which data lines are precharged while all word lines are not selected, the ADH (X, ~X,) input changes and
When any of the human power v1 becomes low potential, φ8. Even though φ1 is the same as in the previous cycle, the line W shown in FIG. 7 is no longer selected, but another word line is selected. In addition, during standby, the 8th input is always kept at a high potential, and all the hood lines are not selected and the data lines are precharged.

また第６図、第８図のタイミング図を始め、後述のタイ
ミング図でもすべて、ＡＤＲ入力とＣ８入力を同位相で
図示しているが、８丁入力がＡＤＨ入力の変化より速く
低電位になると前サイクルのＡＤＨ入力で決まるワード
線が選択される可能性がある。逆にＣ８入力の変化が遅
れるとメモリのアクセス時間は３丁入力の変化が遅れた
分だけ増加する。通常は３丁入力をＡＤＨ入力と同位相
で切換えるか、やや遅らせて用いる。この場合φえ。In addition, the timing diagrams in Figures 6 and 8, as well as the timing diagrams described later, all show the ADR input and C8 input in the same phase, but if the 8 input input becomes low potential faster than the change in the ADH input, There is a possibility that the word line determined by the ADH input of the previous cycle will be selected. Conversely, if the change in the C8 input is delayed, the memory access time increases by the amount of the delay in the change in the three inputs. Normally, the three inputs are switched in the same phase as the ADH input, or used with a slight delay. In this case, φ.

φ、はＣ８入力からつくるので、メモリのアクセス時間
は３丁入力の切換りからメモリ出力Ｄｏが得られるまで
の時間で決定される。次にデコーダ回路に前述のワード
線のリセット機能やラッチ機能を付加したことによるア
クセス時間に及ぼす影響について述べる６通常は第７図
のデコーダ回路のうち８ｘ１１はチップの外周部に、８
Ｘ１４はメモリセルアレーの直接周辺部に配置するので
８ｘ１１と８Ｘ１２との間の配線は長く配線容量が大き
い、そこでドライバ回路８ｘ１２はＭＩＳトランジスタ
だけによるものより、負荷駆動能力が大きいバイポーラ
、ＭＩＳトランジスタ併用形の複合ドライバ回路を用い
るのが有利である。第７図ではこのドライバ回路のかわ
りにゲート機能付のドライバ回路８ｘ１２としているの
で、＾ＤＲ入力からワード線までの論理段数は増加しな
い。Since φ is generated from the C8 input, the memory access time is determined by the time from the switching of the three inputs until the memory output Do is obtained. Next, we will discuss the effect on the access time of adding the aforementioned word line reset function and latch function to the decoder circuit6.Normally, the 8x11 of the decoder circuit shown in Fig. 7 is placed on the outer periphery of the chip.
Since X14 is placed directly on the periphery of the memory cell array, the wiring between 8x11 and 8x12 is long and has a large wiring capacity.Therefore, the driver circuit 8x12 uses bipolar and MIS transistors that have a higher load driving capacity than those using only MIS transistors. It is advantageous to use a composite driver circuit of the form. In FIG. 7, this driver circuit is replaced by an 8x12 driver circuit with a gate function, so the number of logic stages from the DR input to the word line does not increase.

またＣ８入力が低電位になってからφ１が高電位になる
までの遅れ時間は、ＡＤＨ入力（Ｘ、〜Ｘ、）の変化か
らｖＡが変化するまでの遅れ時間とほぼ等しくできる。Further, the delay time from when the C8 input becomes a low potential to when φ1 becomes a high potential can be approximately equal to the delay time from a change in the ADH input (X, to X,) to a change in vA.

従って、リセット機能、ラッチ機能の組込みによる遅れ
時間の増加は軽微である。第７図内（ｉＦ）８Ｘ１１，
８Ｘ１２は各々第９図、第１０図に示す様な既存のＣＭ
Ｏ５回路やバイポーラ、ＭＩＳトランジスタ複合ゲート
、ドライバ回路を用いて構成できる。またワードドライ
バ回路は例えば先願Ａの１実施例である第１１図の様な
複合ドライバ回路でバイポーラとＭＩＳトランジスタを
並列にワード線を駆動すると高速でかっ低雑音に駆動で
きる。ここでｖＰはＧＮＤ電位でも良いしワードブース
トをかけるため、正電位を供給しても良い。Therefore, the increase in delay time caused by incorporating the reset function and latch function is slight. In Figure 7 (iF) 8X11,
8x12 are existing commercials as shown in Figures 9 and 10, respectively.
It can be configured using an O5 circuit, bipolar, MIS transistor composite gate, and driver circuit. Further, the word driver circuit can be driven at high speed and with low noise by using a composite driver circuit as shown in FIG. 11, which is an embodiment of Prior Application A, for example, and driving a word line using bipolar and MIS transistors in parallel. Here, vP may be a GND potential, or a positive potential may be supplied to apply word boost.

一方第８図に示した内部制御信号φ８．φ４は第”′°
″″ｔ＊＆［ＩＬ＠Ｉ＊１１［ｌｌ１ｌ＆Ｊｌｖｔ！Ｓ
：に４＝　　　　。On the other hand, the internal control signal φ8. shown in FIG. φ4 is the "'°"
″″t*&[IL@I*11[ll1l&Jlvt! S
:ni4=.

より第１３図の様に発生することができる０次にデコー
ダ回路にワード線信号のリセット機能、ラッチ機能を設
けた第２の実施例を第１４図に示す。FIG. 14 shows a second embodiment in which a zero-order decoder circuit, which can be generated as shown in FIG. 13, is provided with a word line signal reset function and a latch function.

これは第７図と異なりデコーダ回路の初段８Ｘ１５を論
理和形ゲート回路とする方式で、ラッチ回路８Ｘ１６．
８Ｘ１７の構成方法は第７図と等しい。This differs from FIG. 7 in that the first stage 8X15 of the decoder circuit is an OR gate circuit, and the latch circuit 8X16.
The construction method of 8×17 is the same as that shown in FIG.

但しφ８．φ、のパルス波形は第７図と異ったものが必
要である。第１５図は第１４図回路の動作波形である。However, φ8. The pulse waveform of φ must be different from that shown in FIG. FIG. 15 shows operating waveforms of the circuit shown in FIG. 14.

初段デコーダの５人力のうち、アドレスバッファ出力Ｖ
、が３つ共に低電位でかつ、φ１．φ、が低電位の時の
み８ｘ１５の出力Ｖ、は低電位となりワード線Ｗを選択
状態に遷移させる。Of the five powers of the first stage decoder, the address buffer output V
, all three are at low potential, and φ1. Only when φ, is at a low potential, the 8×15 output V, becomes a low potential and causes the word line W to transition to the selected state.

φ、が高電位になるとφ８やｖｌの如何によらず８ｘ１
５を通してｖｌは高電位になり、８ｘ１６と８ｘ１７と
で構成したラッチ回路がｖ３を高電位（選択）あるいは
低電位（非選択）の状態に固定する。φつが高電位で、
かつφ１が低電位の状態では全ワード線を非選択状態に
し、データ線プリチャージ動作に対応する。第１４図の
８Ｘ１５に示した５人力論理和はバイポーラトランジス
タを用いたエミッタフォロワ回路のワイヤドオア接続を
利用して比較的容易に構成できる。第１６図は第１４図
の論理構成をより具体的に示した回路図である。この図
はＥＣＬコンパチブルのアドレス入力信号ｘ０〜Ｘ、を
用いて５１２ワード中の１ワードを選択するための入力
バッファおよびデコーダ回Ｗｔでｔｂｋ）、ＥＣＬ入力
（０，８Ｖ４１！幅）からＭＯＳレベル信号（約５ｖ振
幅）を発生するためにアドレスバッファ回路５ｘおよび
ゲート回路８ｘ１６にはルベル変換回路′を用いている
。When φ becomes a high potential, 8x1 regardless of φ8 or vl.
5, vl becomes a high potential, and a latch circuit composed of 8x16 and 8x17 fixes v3 to a high potential (selected) or low potential (non-selected) state. φ one is at high potential,
In addition, when φ1 is at a low potential, all word lines are set to a non-selected state to correspond to a data line precharge operation. The 5-person OR shown in 8×15 in FIG. 14 can be constructed relatively easily by using wired-OR connections of emitter follower circuits using bipolar transistors. FIG. 16 is a circuit diagram showing more specifically the logical configuration of FIG. 14. This figure shows an input buffer and decoder circuit for selecting 1 word out of 512 words using ECL compatible address input signals x0 to (approximately 5V amplitude), a Lebel conversion circuit' is used in the address buffer circuit 5x and gate circuit 8x16.

０．８　ｖの入力振幅を５ｘで２．８　ｖに、さらに８
ｘ１６で５ｖの振幅に増幅している。アドレスバッファ
回路５Ｘ内のＬＳはレベルシフト回路である。５Ｘ１７
）出力ｖ１はＸ、、　Ｘ、、　Ｘ、　１７）３回路毎に
フイアドオア接続して、その８本の出力ラインの中の１
本のみを低電位の選択状態にしている。0.8 v input amplitude to 2.8 v by 5x, then 8
x16 amplifies the amplitude to 5V. LS in the address buffer circuit 5X is a level shift circuit. 5X17
) Output v1 is X, , X, ,
Only books are in a low potential selection state.

φ８．φ１共にエミッタフォロワのベースに入力し、φ
、はさらにＣＰＩＯ８の２人力ＮＡＮＤゲート回路８Ｘ
１７に入力する＠　Ｖｓ　ｅ　Ｖａｔ　Ｖａ’の信号振
幅は約４〜５ｖのＭＯＳレベル信号である。第１７図は
φ８．φ、を発生する回路である。第１８図に第１６図
、第１７図の信号レベルとタイミングを示す、３丁入力
の低電位への変化に応じてφヮを素早く立下げれば、リ
セット機能、ラッチ機能付加によるアクセス時間の増加
はほとんどない。φ8. Input both φ1 to the base of the emitter follower, φ
, furthermore, CPIO8 two-man NAND gate circuit 8X
The signal amplitude of @Vs e Vat Va' input to 17 is a MOS level signal of about 4 to 5V. Figure 17 shows φ8. This is a circuit that generates φ. Figure 18 shows the signal levels and timing of Figures 16 and 17. If φW is quickly brought down in response to a change to the low potential of the three inputs, the access time will increase due to the addition of the reset function and latch function. There are almost no

以上はワード線信号のリセット、ラッチ機能をデコーダ
回路内に組込んだ実施例であるが、次にヒ ワード線のが多ト機能（全ワード非選択機能）をバイポ
ーラトランジスタを含むワードドライバ回路に組込んだ
実施例をあげる。第１９図はこの論理図であり、２個の
ワードドライバ回路８Ｘ２１゜８ｘ２２は、Ｘデコーダ
８Ｘ１８の出力Ｖ、を共通入力に用いると共に、各々の
ドライバ回路にリセット信号φ、、φ５、を入力する。The above is an example in which the word line signal reset and latch functions are incorporated into the decoder circuit.Next, the forward line multi-t function (all word deselect function) is incorporated into the word driver circuit including bipolar transistors. I will give a detailed example. FIG. 19 is a logic diagram of this logic, in which two word driver circuits 8X21°8x22 use the output V of the X decoder 8X18 as a common input, and input reset signals φ, φ5, to each driver circuit. .

第２０図はその信号のタイミング図である。φオ。、φ
、１のパルスの有無はＸ、入力が決め、その位相と幅は
３丁入力から決める。Ｘデコーダ出力Ｖ、が低電位で、
かつφ１．φ、１が低電位の期間だけ該当するワード線
を高電位の選択状態にする。φ、、φ＃１がいずれも高
電位の時は、全ワード線はアドレス信号（ｖｌに反映）
の如何に依らず、非選択の低電位となり、データ線プリ
チャージ期間に対応できる。FIG. 20 is a timing diagram of that signal. φo. ,φ
, 1 pulse is determined by the X input, and its phase and width are determined by the three inputs. When the X decoder output V is at a low potential,
and φ1. The corresponding word line is set to a high potential selection state only during the period when φ,1 is at a low potential. When both φ, φ#1 are at high potential, all word lines are address signals (reflected on vl)
Regardless of the condition, the potential becomes a non-selected low potential and can correspond to the data line precharge period.

第１９図では、Ｘデコーダ回路の出力Ｖ、を２個のワー
ドドライバ回路８Ｘ２１．８Ｘ２２に共通に用いている
が第７図や第１４＠の様に１デコ一ダ回路の出力を１ド
ライバ回路だけに用いることも当然可能である。また逆
に１デコ一ダ回路の出力を３個以上のドライバ回路に共
通に用いることも後述する様に可能である。In Figure 19, the output V of the X decoder circuit is commonly used for two word driver circuits 8X21.8X22, but as in Figure 7 and Figure 14 Of course, it is also possible to use it only for this purpose. Conversely, it is also possible to use the output of one decoder circuit in common for three or more driver circuits, as will be described later.

第２１図、第２２図は第１９図のワードドライバの論理
回路を具体的なバイポーラ、ＭＩＳトランジスタ複合ゲ
ート・ドライバ回路で構成したちのである。第２１図で
はワード線を縦続接続した上下２個のバイポーラトラン
ジスタで駆動するので負荷容量を高速に充放電できる。In FIGS. 21 and 22, the logic circuit of the word driver shown in FIG. 19 is constructed by a specific bipolar, MIS transistor composite gate driver circuit. In FIG. 21, the word line is driven by two upper and lower bipolar transistors connected in cascade, so that the load capacitance can be charged and discharged at high speed.

それに対し第２２図では下側のバイポーラトランジスタ
を省略し、ＮチャネルＭＩＳトランジスタが負荷容量の
放電を担い、バイポーラトランジスタは負荷容量の充電
のみを行なう、この構成ではバイポーラトランジスタを
ワード毎にアイソレーションする必　　　　　　−要が
ない、なぜなら上側バイポーラトランジスタのコレクタ
電位は全ワード共にＯｖであるので。On the other hand, in Fig. 22, the lower bipolar transistor is omitted, and the N-channel MIS transistor is responsible for discharging the load capacitance, and the bipolar transistor only charges the load capacitance. In this configuration, the bipolar transistor is isolated for each word. - Not necessary, because the collector potential of the upper bipolar transistor is Ov for all words.

共通のＮ形埋込層（コレクタ）の上に形成できるからで
ある。従ってワードドライバ回路の占有面積を減少でき
る１通常のダイナミック形メモリセルの寸法は非常に小
さいので、バイポーラ・にＩＳトランジスタ複合形ドラ
イバ回路またはデコーダ回路をメモリセルと同一の繰返
しピッチで配置することは容易ではない、そのため第２
１図、第２２図ではＸデコーダ回路を２ワードで共通に
用いている。第２３図ではこの方法をさらに拡張する６
本図では４個のＸデコーダ回路やワードドライバ回路を
４本のワード線ｗ、、ｗ、、ｗ、、ｗ、毎にワード線と
平行に１列に配置している。またデコーダ回路の３人力
のうちの２人力を４個のデコーダ回路で共通に用いるこ
とにより、ワード線と垂直方向の寸法の増加を防止する
。前段のデコーダ出力Ｖ、からの２人力が高電位で、か
つφ、。〜φ、のいずれかが高電位になるとＶ、が低電
位になり、Ｗ、−Ｗ３のいずれかが高電位の選択状態に
なる。プリチャージ時または待機時にはφ、６〜φ８．
のいずれも低電位にする。本実施例ではＸデコーダ、ワ
ードドライバ回路共に４ワ一ド分をワード線と平行に配
置しているが、ワード数が４に限定されるものではなく
、必要に応じて任意の整数をとりうる。さらに第２４図
では第２１図、第２２図と同様にＸデコーダ回路を共通
化した上。This is because it can be formed on a common N-type buried layer (collector). Therefore, the area occupied by the word driver circuit can be reduced.1 Since the dimensions of normal dynamic memory cells are very small, it is not possible to arrange IS transistor composite driver circuits or decoder circuits at the same repetition pitch as the memory cells in bipolar devices. It's not easy, that's why the second
In FIGS. 1 and 22, the X decoder circuit is commonly used for two words. In Figure 23, we extend this method further6.
In this figure, four X decoder circuits and word driver circuits are arranged in a row parallel to the word lines for each of the four word lines w, , w, , w, , w. Further, by using two of the three decoder circuits in common for four decoder circuits, an increase in the dimension in the direction perpendicular to the word line can be prevented. The two inputs from the previous stage decoder output V, are at high potential, and φ,. When any one of ~φ becomes a high potential, V becomes a low potential, and either W or -W3 becomes a selected state of a high potential. During precharging or standby, φ, 6 to φ8.
Set both to low potential. In this embodiment, both the X decoder and the word driver circuit have 4 words arranged in parallel with the word line, but the number of words is not limited to 4 and can be any integer as necessary. . Furthermore, in FIG. 24, the X decoder circuit is made common as in FIGS. 21 and 22.

複数（図では４個）のワードドライバ回路をワード線と
、平行に、１列に配置している０本実施例ではｖ３　か
らの３人力が高電位で、かつφ、。〜φ。In this embodiment, a plurality (four in the figure) of word driver circuits are arranged in one row in parallel with the word line.The three circuits from v3 are at a high potential and φ. ~φ.

のいずれかが低電位になると、該当するＷ、〜Ｗ３のい
ずれかが高電位の選択状態になる。When any one of them becomes a low potential, the corresponding one of W and ~W3 becomes a selected state of a high potential.

以上の第１９図〜第２４図ではφ、〜φ、の制御により
全ワード非選択機能を組込み可能であるが、この機能に
加えメモリセルの読出しから再書込みを完了するまで、
ワード線の選択、非選択状態を固定するラッチ機能をワ
ードドライバ回路の前段のデコーダ回路やアドレスバッ
ファ回路に組込む必要ある。ラッチ機能をデコーダ回路
内に組込んだ実施例は既に第７図、第１４図、第１６図
に示した１次にラッチ機能を入力バッファ回路に組込ん
だ実施例を第２５図〜第２７図に示す、第２５図はバイ
ポーラトランジスタを用いたラッチ機能付のアドレスバ
ッファ回路であり、ＥＣ，Ｌ入力に好適な回路である。In FIGS. 19 to 24 above, it is possible to incorporate an all-word deselection function by controlling φ, to φ, but in addition to this function, from memory cell reading to rewriting is completed,
It is necessary to incorporate a latch function for fixing the selected or non-selected state of the word line into the decoder circuit or address buffer circuit at the stage before the word driver circuit. Examples in which the latch function is incorporated into the decoder circuit are already shown in FIGS. 7, 14, and 16. Examples in which the primary latch function is incorporated into the input buffer circuit are shown in FIGS. 25 to 27. FIG. 25 shows an address buffer circuit with a latch function using bipolar transistors, and is suitable for EC and L inputs.

この回路ではラッチ信号φ、が参照電圧ｖ１．２より高
電位の時、アドレス人力Ｘが参照電圧ｖ、、１と比較さ
れ、信号レベル変換をしてバッファ出力ｘ、ｘを得る。In this circuit, when the latch signal φ, has a higher potential than the reference voltage v1.2, the address input signal X is compared with the reference voltage v,,1, and the signal level is converted to obtain the buffer outputs x, x.

φ、がｖｌ、２より低電位になると出力ｘ、ｘのフィー
ドバックが効いて前歴アドレスに応じた出力Ｘ、　Ｘを
保持する。第２５図はＥＣＬ入力に適したラッチ回路で
あるが、小修正によりＴＴＬ入力に適したラッチ回路を
構成できる。第２６図は第２５図の回路の入力部にレベ
ルシフト回路３１を付加したものである。ラッチ回路の
動作原理は第２５図と全く等しい。第２５図、第２６図
のラッチ回路と第１７図に示した高振幅への変換回路を
組合せることにより、後段の０ＭＯ５によるデコーダ回
路等を駆動できる。第２７図はやはりＴＴＬ入力に適し
たラッチ回路であるが、ＣＭＯ５回路とバイポーラ、Ｍ
ＩＳトランジスタ複合回路を用いて定常電流をゼロにし
ている。入力部に設けた２段の０Ｍ０３回路でＴＴＬ入
力を高振幅のＭＯＳレベル信号に変換している。同図で
は２段としているが、貫通電流と速度を考慮して段数を
決めれば良い、φ、が高電位の時、アドレス入力又はト
ランスファーＭＯＳＱ５１、フリップフロップ３２．バ
イポーラ。When φ, becomes a lower potential than vl,2, the feedback of the outputs x, x becomes effective, and the outputs X, X according to the previous address are held. Although FIG. 25 shows a latch circuit suitable for ECL input, it is possible to construct a latch circuit suitable for TTL input with a small modification. FIG. 26 shows the circuit shown in FIG. 25 with a level shift circuit 31 added to the input section. The operating principle of the latch circuit is exactly the same as that shown in FIG. By combining the latch circuits shown in FIGS. 25 and 26 with the high amplitude conversion circuit shown in FIG. 17, it is possible to drive a decoder circuit or the like using the 0MO5 in the subsequent stage. Figure 27 shows a latch circuit suitable for TTL input, but it is a CMO5 circuit, a bipolar circuit, an M
An IS transistor composite circuit is used to reduce the steady current to zero. A two-stage 0M03 circuit provided in the input section converts the TTL input into a high-amplitude MOS level signal. In the figure, there are two stages, but the number of stages can be determined by considering the through current and speed.When φ is at a high potential, address input or transfer MOS Q51, flip-flop 32. bipolar.

ＭＩＳトランジスタ複合ドライバ回路３３を介して、バ
ッファ出力Ｘ、マを取り出す、φ、が低電位になるとト
ランスファーＭＯ８Ｃ５１がオフになり、フリップフロ
ップ３２が前歴アドレスを保持し、それに応じた出力Ｘ
、マを取り出す。When the buffer output X, φ, becomes a low potential through the MIS transistor composite driver circuit 33, the transfer MO8C51 is turned off, the flip-flop 32 holds the previous history address, and outputs X accordingly.
, take out Ma.

ラッチ回路駆動信号φ、は第２８図に示す様なバイポー
ラ、又はＨ工Ｓトランジスタあるいはこれらを組合せた
回路で容易に発生することができる。The latch circuit drive signal φ can be easily generated by a bipolar or H/S transistor as shown in FIG. 28, or a circuit combining these.

第２９図は第２５図、第２８図の動作波形を示す。FIG. 29 shows the operating waveforms of FIGS. 25 and 28.

第２９図に示した様にＸに破線の様な雑音が入力されて
もφ１が低電圧の期間では出力Ｘ、マには影響を与えな
い。As shown in FIG. 29, even if noise as indicated by the broken line is input to X, it will not affect the outputs X and M during the period when φ1 is a low voltage.

次にデータ線プリチャージを行なう期間に全ワ　　　　
　Ｉ−ドを非選択する機能（リセット機能）をアドレス
バッファ回路に組込んだ実施例を述べる。第３０図はそ
の論理構成を示す実施例である。２二で５又はアドレス
バッファ回路、８ｘ１はデコーダ回路、８Ｘ２はワード
ドライバ回路である。ここではアドレスバッファ回路内
に論理和機能を付加し、３丁入力から作成したφ、が高
電位の時に。Next, during the data line precharge period, all the
An embodiment will be described in which a function for deselecting the I-mode (reset function) is incorporated into the address buffer circuit. FIG. 30 shows an embodiment showing its logical configuration. 225 is an address buffer circuit, 8x1 is a decoder circuit, and 8x2 is a word driver circuit. Here, an OR function is added to the address buffer circuit, and when φ, created from three inputs, is at a high potential.

第３１図に示す様に全ワードを非選択の低電位とし、ま
たＣ８入力が低電位になるとアドレス入力によりあるワ
ードのみが選択される様に論理処理を行っている。第３
０図の論理構成を具体的回路とした例が第３２図である
。この図ではワード線すセット機能をアドレスバッファ
回路にもたせ、ラッチ機能を第１６図と同様にデコーダ
回路に設けている。As shown in FIG. 31, logic processing is performed so that all words are set to a non-selected low potential, and only a certain word is selected by address input when the C8 input becomes a low potential. Third
FIG. 32 shows an example in which the logical configuration of FIG. 0 is made into a concrete circuit. In this figure, the word line set function is provided in the address buffer circuit, and the latch function is provided in the decoder circuit as in FIG. 16.

ここで、電流制御回路を用いて、電源回路Ａ。Here, a power supply circuit A is created using a current control circuit.

Ｂと入力バッファ回路やエミッタフォロワ回路の定電流
源との間にＨ工ＳトランジスタＱｉｅＱｔ＃Ｑｘ’ｔＱ
ｘ′のスイッチを設けている。τ丁人カが高電位の時φ
５が高電位、ＴＲが低電位になりＱ、、Ｑ、’　がオフ
ｔ　Ｑｉ　＊　ｔ　Ｑ２′　がオンとなり入力バッファ
回路やエミッタフォロワ回路の電流がゼロになる。そし
てアドレス入力バッファ回路の全出力が高電位になり、
全ワード線が非選択の低電位になる。３丁入力が低電位
になるとφ１が低電位ｔ　ｉが高電位となり電源回路Ａ
、Ｂの電圧ｖａ１１１１．ｖａ、、がＱｔ　ｔＱｔ′　
を介して定電流源に印加され所定の電流を流す、この結
果アドレス入力により所定のワード線のみが選択される
。Ｘデコーダ回路に設けたラッチ回路は第１６図と同じ
である。Connect the H-S transistor QieQt#Qx'tQ between B and the constant current source of the input buffer circuit or emitter follower circuit.
A switch x' is provided. τ When the force is at high potential φ
5 becomes a high potential and TR becomes a low potential, Q,,Q,' are turned off, tQi*tQ2' is turned on, and the current in the input buffer circuit and emitter follower circuit becomes zero. Then, all outputs of the address input buffer circuit become high potential,
All word lines become unselected and at low potential. When the three inputs become low potential, φ1 becomes low potential ti becomes high potential and power supply circuit A
, B voltage va1111. va, , is Qt tQt'
A predetermined current is applied to the constant current source through the constant current source, and as a result, only a predetermined word line is selected by the address input. The latch circuit provided in the X decoder circuit is the same as that shown in FIG.

この様に本実施例では待機時あるいはデータ線プリチャ
ージ時に全ワード線を非選択にすることと、アドレスバ
ッファ回路およびエミッタフォロワ回路の消費電力をカ
ットオフすることを同時に達成できるので待機時又はプ
リチャージ時の消費電力を大幅に削減できる。第３３図
は同様の目的で定電流源駆動電圧φ８をパルス的に変化
させるものである。ここでＬＳ、ＬＳ２．ＬＳ３はいず
れもレベルシフト回路である。この様な電流制御の方式
は特公昭５３−３２１９　’パルス電流源′で既に開示
されている。すなわち３丁入力が高電位の時、φ、を低
電位とし、入力バッファ回路やエミッタフォロワ回路の
定電流源をオフにする。Ｃ８入力が低電位になるとφ、
が高電位になり所定の電流が流れる。この回路も全ワー
ド非選択と電力削減を同時に達成可能である。In this way, in this embodiment, it is possible to simultaneously deselect all word lines during standby or data line precharge and to cut off the power consumption of the address buffer circuit and emitter follower circuit. Power consumption during charging can be significantly reduced. In FIG. 33, the constant current source drive voltage φ8 is changed in a pulse manner for the same purpose. Here, LS, LS2. Both LS3 are level shift circuits. Such a current control system has already been disclosed in Japanese Patent Publication No. 53-3219 ``Pulse Current Source''. That is, when the three inputs are at a high potential, φ is set to a low potential and the constant current sources of the input buffer circuit and emitter follower circuit are turned off. When the C8 input becomes low potential, φ,
becomes a high potential and a predetermined current flows. This circuit can also simultaneously deselect all words and reduce power.

またこれまで述べてきたワード線の制御はメモリセルと
別にダミーセルを設け、両者の差動信号をデータ線対に
読出す方式では、ダミーセル用のダミーワード線にも、
本来のワード線と同様にリセット機能、ラッチ機能を設
ける必要があるが。In addition, the word line control method described so far involves providing a dummy cell separately from the memory cell and reading out the differential signal between the two to a data line pair.
It is necessary to provide a reset function and a latch function like the original word line.

これまで述べたワード線と全く同じタイミングに制御で
きる。またダミーセルの蓄積電’ｂｔ　ｃ　ｓ。はメモ
リセルの蓄積容量Ｃ６の数分の１にしておき、ダミーセ
ルの蓄積電圧はプリチャージ時にあらかじめ低電位にセ
ットしておく。その駆動信号はプリチャージ回路駆動信
号φ、を用いれば良い。It can be controlled at exactly the same timing as the word line described above. Also, the storage charge of the dummy cell'btcs. is set to a fraction of the storage capacitance C6 of the memory cell, and the storage voltage of the dummy cell is set to a low potential in advance at the time of precharging. The precharge circuit drive signal φ may be used as the drive signal.

これまで述べてきた第７図〜第３３図の実施例はデータ
線プリチャージに対応して全ワード線を非選択にするリ
セット機能及びダイナミック形セルの読出しから再書込
みを行なう間のワード線の選択、非選択状態を固定する
ラッチ機能をアドレスバッファ回路からドライバ回路ま
での一部回路に設けたものである。これらの機能はダイ
ナミツ。The embodiments of FIGS. 7 to 33 described so far have a reset function that unselects all word lines in response to data line precharge, and a reset function that unselects all word lines in response to data line precharging, and a reset function that unselects all word lines in response to data line precharge. A latch function for fixing selected and non-selected states is provided in some circuits from the address buffer circuit to the driver circuit. These features are dynamite.

り形メモリのワード系回路だけに必要なものであり１列
選択信号φＶ　（第２図）の切換えはワード線の切換え
と同期させる必要は必ずしもない。従ってＹ系アドレス
バッファ回路５Ｙやデコーダ・ドライバ回路８Ｙには８
丁入力による制御を行なわずアドレス人力Ｙ、〜Ｙ、の
変化によりφ、がそのまま切換ってもよい。こうして列
選択の切換えをワード線を選択したまま行なう、いわゆ
るスタティックカラムやページモード動作を自由に行な
うことができる。こ九らの動作については馬場・頂片・
置板１メモリシステムを容易に高速化できるスタティッ
クコラム方式６４にビットダイナミックＲＡＭ’　日経
エレクトロニクス、ＰＰ、　１５３〜ｐｐ・１７５・９
　（１９８３）　″″詳細あ６・第３４図　　　　　　
−はＹ系アドレス信号Ｙ、〜Ｙ、の切換えをも考慮した
場合の内部制御信号φ１．ワード線信号ｗｅ　＋Ｗ１２
列選択信号φ７．φｖ１１　φｖ２とメモリ出力ＤＯの
動作波形を示す。サイクル＃１は今まで述べてきた３丁
入力の制御のもとにワード線Ｗ０の選択を行なうサイク
ルで、同時にＹ、〜Ｙ、入力切換えによるφｖ＋の選択
移行をも示している。サイクル＃２の前半はサイクル＃
１と同じであるが後期ではτ音入力を高電位とせず、フ
ード線Ｗ□を選択したままで次のサイクル＃３に移行す
る。This is necessary only for the word line circuit of the memory, and the switching of the column selection signal φV (FIG. 2) does not necessarily need to be synchronized with the switching of the word lines. Therefore, the Y-system address buffer circuit 5Y and decoder/driver circuit 8Y have 8
It is also possible to switch φ as it is by changing the address manual input Y, .about.Y, without performing control using the input. In this way, so-called static column or page mode operation, in which column selection is switched while the word line is selected, can be freely performed. Regarding the movements of Kokura, Baba, Choka,
Static column method 64 that can easily speed up the memory system with bit dynamic RAM' Nikkei Electronics, PP, 153-pp.175.9
(1983) ″″Details A6, Figure 34
- is an internal control signal φ1. when switching of Y-system address signals Y, . Word line signal we +W12
Column selection signal φ7. The operating waveforms of φv11 φv2 and memory output DO are shown. Cycle #1 is a cycle in which the word line W0 is selected under the control of the three inputs described above, and at the same time, it also shows the selection transition of φv+ by input switching from Y to Y. The first half of cycle #2 is cycle #
1, but in the latter stage, the τ sound input is not set to a high potential, and the hood line W□ remains selected, and the transition is made to the next cycle #3.

この時Ｙ、〜Ｙ、入力を切換え、列選択はφｖ１からφ
７．に移る。サイクル＃３の終期にＣ８入力を高電位に
し、プリチャージ状態に移行する。この様に３つのサイ
クル＄１．＃２．＃３では選択セルが切換るのでＤＯ出
力もこれに応じて変化する。但しサイクル＃１の初期と
終期、＃２の初期。At this time, switch Y, ~Y, input, column selection from φv1 to φ
7. Move to. At the end of cycle #3, the C8 input is set to a high potential to transition to a precharge state. In this way, three cycles $1. #2. In #3, since the selected cell is switched, the DO output also changes accordingly. However, the beginning and end of cycle #1, and the beginning of cycle #2.

＃３は終期プリチャージ状態で全ワード非選択のため、
φ１が確定していてもＤＯは不確定である。#3 is in the terminal precharge state and all words are not selected, so
Even if φ1 is determined, DO is uncertain.

この不確定出力を第３４図では中間電位で表現している
が、後述する様にＥＣＬでは低電位、　ＴＴＬでは高イ
ンピーダンスにする場合が多い、その場合には出力回路
に後述する様な工夫が必要である。This uncertain output is expressed as an intermediate potential in Figure 34, but as will be described later, in ECL it is often a low potential, and in TTL it is often a high impedance.In that case, the output circuit should be designed as described below. is necessary.

さて第２図と第６図に示した様にワード線信号Ｗと、プ
リチャージ回路駆動信号φ７．センスアンプ・アクティ
ブリストア回路（第２図での第１の差動増幅器５ＡＩ）
の駆動信号φ二、１．φ８□１とは同期させる必要があ
り、その前後関係を第６図に示した。Now, as shown in FIGS. 2 and 6, the word line signal W and the precharge circuit drive signal φ7. Sense amplifier/active restore circuit (first differential amplifier 5AI in Figure 2)
The drive signal φ2, 1. It is necessary to synchronize with φ8□1, and the context is shown in FIG.

次にこの様な複数の信号群を一本の外部入力信号３丁で
制御して発生するための論理回路の実施例を第３５図に
示す。この図は第１４図あるいは第１６図に示したφ８
．φ１を用いてワード線信号Ｗを発生するのと併行して
、データ線プリチャージ信号φ２．センスアンプとアク
ティブリストア回路の駆動信号φ、Ａ□、７−７を発生
するための原理的な回路形式を示している。第３６図は
第３５図の回路によって得られる動作波形を示す。ある
ワード線Ｗが選択される前に、φ、はプリチャージを解
除すべく、低電位としておく、ワード線が選択されメモ
リセットの読出しが始まった後。Next, FIG. 35 shows an embodiment of a logic circuit for controlling and generating such a plurality of signal groups using three external input signals. This figure is φ8 shown in Figure 14 or Figure 16.
．． In parallel with generating word line signal W using φ1, data line precharge signal φ2. It shows the principle circuit format for generating drive signals φ, A□, 7-7 for the sense amplifier and active restore circuit. FIG. 36 shows operating waveforms obtained by the circuit of FIG. 35. Before a certain word line W is selected, φ is set to a low potential to release the precharge, and after the word line is selected and reading of the memory set begins.

φ８１１９　＋−７を動作させセンスアンプ、アクティ
ブリストア回路を起動させる。メモリセルの読出しと再
書込みが終ると、ワード線を立下げた後。Operate φ8119 +-7 to activate the sense amplifier and active restore circuit. After reading and rewriting the memory cell, the word line is pulled down.

φｓａｘ　＋　＄　ｓａを起動し、センスアンプ、アク
ティブリストア回路をオフさせる。この後、φ、を高電
位にしデータ線をプリチャージ状態にし次の動作サイク
ルに備える。Ｗとφ２．φ５ｍ１ｔ　＄−７の位相差は
メモリセルまわりの動作余裕度を考慮して設定すること
がいかなる値でも第３５図に示した様に、適当な遅延回
路（Ｄｅｌａｙ　１　ｙ　Ｄｅｌａｙ　２　。φsax + $sa is activated, and the sense amplifier and active restore circuit are turned off. Thereafter, φ is set to a high potential and the data line is put into a precharged state in preparation for the next operation cycle. W and φ2. The phase difference of φ5m1t $-7 can be set to any value by considering the operating margin around the memory cell, and as shown in FIG. 35, an appropriate delay circuit (Delay 1 y Delay 2

口ｅｌａｙ　３　、　Ｄｅｌａｙ　４　）とＮＯＲ回路
、　ＮＡＮＤ回路を用いて自在に発生することができる
。It can be freely generated using delay 3, delay 4), NOR circuit, and NAND circuit.

以上は読出しのためのメモリセル、センスアンプ、アク
ティブリストア回路、データ線プリチャージ回路の駆動
信号Ｗ、φ２．φ１１１．φａｍ□を１個の外部入力信
号テ丁でタイミングを含めて制御する方法を示した。次
に書込みのための方法を示す。第４図に示した先願Ｂの
書込み回路における入力線信号Ｉ、Ｉおよび書込みゲー
ト信号φ、の発生方法の一実施例を第３７図に示す、こ
の他の駆動信号であるＷ、φ２．φ６１１．φ、１１は
読出しと同様であり既に示した。第３７図に示す如く、
Ｉ、Ｉは書込みデータ入力信号ＤＩのバッファ回路を介
した信号およびその反転信号である。書込みサイクルに
おいてはＣ８入力が低電位となり、さらに書込み入力信
号ＷＥが低電位になると。The above is a memory cell for reading, a sense amplifier, an active restore circuit, a data line precharge circuit drive signal W, φ2. φ111. A method of controlling φam□ including timing using one external input signal has been shown. Next, a method for writing will be described. An example of a method for generating the input line signals I, I and the write gate signal φ in the write circuit of the prior application B shown in FIG. 4 is shown in FIG. φ611. φ and 11 are the same as those for reading and have already been shown. As shown in Figure 37,
I and I are a signal of the write data input signal DI via the buffer circuit and its inverted signal. In a write cycle, the C8 input goes to a low potential, and the write input signal WE goes to a low potential.

ＤＩ大入力指定された情報が選択されたメモリセルに書
込まれる。φ、はＷＥ大入力３百人力が共に低電位の時
にφ、を高電位とする。このφ、を高電位にするタイミ
ングは、ワード線Ｗを高電位としてから、一定の時間を
経た後に立上げると良い、すなわちＷが立上った直後の
データ線にはメモリセルから微少な信号が現われている
。この状態で選択データ線に書込みを行なうと、この時
選択データ線から非選択データ線に誘起される雑音で非
選択データ線の微少信号が乱され誤動作を起こす恐れが
ある。そのためφ、は、センスアンプ。Information specified by DI large input is written into the selected memory cell. φ is a high potential when both the WE large input and the 300 power are low potentials. It is best to set φ to a high potential after a certain period of time has elapsed after setting the word line W to a high potential.In other words, immediately after W rises, the data line receives a minute signal from the memory cell. is appearing. If writing is performed on the selected data line in this state, noise induced from the selected data line to the unselected data line may disturb the minute signal on the unselected data line, leading to a risk of malfunction. Therefore, φ is a sense amplifier.

アクティブリストア回路が動作し、全部のデータ１１１
　Ｍ　Ｍ　ＩＪ　（！　％”１頒１１１１Ｌ’ｈｒ＃ｘ
峠加拐３　　　　−である。このため第３７図に示す様
に遅延回路のＤｅｌａｙ　７　　を利用して、Ｃ８入力
から一定の遅れ時間を保ってφ、を発生させる。φ１．
ＩＩＩはメモリ出力を待機時あるいは書込み時に一定電
位に制御するための出力回路制御信号であり、この信号
の役割については後述する。第３７図の信号相互間のタ
イミング関係を第３８図に示す、同図ではφ、はφ８．
□、φ６．１　が切換リデータ線信号が増幅された後印
加され、Ｉ、Ｉに従って選択データ線を強制的に反転し
、選択メモリセルに書込みを行なう、なおこの図ではφ
、の後縁部の立下りはＷＥ大入力立上りから決まる様に
しているが、用途によってはＷＥ大入力パルス幅と無関
係にチップ内部で一定のパルス幅のφ、を発生する様に
構成することもできる。The active restore circuit operates and all data 111
M M IJ (!%”1 distribution1111L'hr#x
Toge Kakaku 3-. Therefore, as shown in FIG. 37, Delay 7 of the delay circuit is used to generate φ while maintaining a constant delay time from the C8 input. φ1.
III is an output circuit control signal for controlling the memory output to a constant potential during standby or writing, and the role of this signal will be described later. The timing relationship between the signals in FIG. 37 is shown in FIG. 38, where φ is φ8.
□, φ6.1 is applied after the switching redata line signal is amplified, and the selected data line is forcibly inverted according to I, I, and writing is performed to the selected memory cell. Note that in this figure, φ
The falling edge of the trailing edge of is determined by the rising edge of the WE large input, but depending on the application, it may be configured to generate φ with a constant pulse width inside the chip, regardless of the WE large input pulse width. You can also do it.

以上に読出し時あるいは書込み時のＷ、φ、。W, φ, at the time of reading or writing.

φ６Ａ工ｌ　’Ｉ’ＲＡＬｔ　φ、等の外部入力でＳ、
ＷＥ大入力らの発生方法を示した。ｃｓ、ｗＥ大入力メ
モリセルまわりの信号だけでなく、メモリ出力の制御に
も用いる場合が多い、既に第３７図に記したφ、□はそ
のメモリ出力制御信号であり、待機時あるいは書込み時
には、メモリ出力を一定電位にクランプするか、又は高
インピーダンスにする。S by external input such as φ6A engineering 'I'RALt φ, etc.
We have shown how WE large inputs occur. cs, wE The signals φ and □ already shown in FIG. 37 are memory output control signals, which are often used not only for signals around large input memory cells but also for controlling memory output. During standby or writing, Clamp the memory output to a constant potential or make it high impedance.

動作時でかつ読出し時のみ１選択メモリセルからの読出
し情報を出力する１例えば通常のＥＣＬコンパチブルの
メモリでは待機時あるいは書込み時の出力を低電位にク
ランプすることが多い。また通常のＴＴＬコンパチブル
のメモリではトライステート出力方式を採用し、待機時
あるいは書込み時には出力を高インピーダンスにするこ
とが多い。For example, in a normal ECL compatible memory which outputs read information from one selected memory cell only during operation and during read, the output during standby or write is often clamped to a low potential. Further, normal TTL compatible memories employ a tri-state output method, and often make the output high impedance during standby or writing.

バイポーラとＭＩＳトランジスタを用いて上記の機能を
実現するメモリ出力回路の実施例を。An example of a memory output circuit that realizes the above functions using bipolar and MIS transistors.

ＥＬＬ出力回路について第３９図〜第４１図に。The ELL output circuit is shown in FIGS. 39 to 41.

またＴＴＬ出力回路について第４２図、第４３図に示す
、第３９図はバイポーラトランジスタのみを用いたＥＣ
Ｌ出力回路であり、第４０図はその動作波形図である。In addition, the TTL output circuit is shown in Figs. 42 and 43, and Fig. 39 shows an EC using only bipolar transistors.
This is an L output circuit, and FIG. 40 is its operating waveform diagram.

待機時またはプリチャージ時には、出力クランプ信号φ
、□を参照電圧ｖ３．より高くして電流Ｉ。８をＱ、か
ら流し、ＤＯ出力を低電位（ニー１．７Ｖ）にする、３
丁入力が低電位に切換って一定時間後、すなわちメモリ
セルからの読出し信号がセンス出力０．ｏに現れるのを
待って、φ１．．をＶ　１１１１より低くする。電流Ｔ
　ＱＲはＱ、を流れ、センス出力０．−６−の如何によ
ってＤｏ出力は高電位（ニー０．９　　Ｖ）か、低電位
（ニーｉ、’７　ｖ）となる。第４１図はバイポーラ。During standby or precharge, the output clamp signal φ
, □ as reference voltage v3. Higher current I. 8 from Q, and make the DO output a low potential (knee 1.7V), 3
After a certain period of time after the input voltage is switched to low potential, the read signal from the memory cell becomes the sense output 0. Wait for it to appear at φ1. ．． lower than V 1111. Current T
QR flows through Q, and the sense output is 0. -6-, the Do output becomes a high potential (knee 0.9 V) or a low potential (knee i, '7 V). Figure 41 is bipolar.

ＭＩＳトランジスタを併用した出力回路である。This is an output circuit that also uses MIS transistors.

本回路はｌ５ＳＣＣ’　８２　ｐｐ、　２４８〜ＰＰ、
　２４９　　’ＡｎＥＣＬ　Ｃｏｍｐａｔｉｂｌｅ　４
Ｋ　ＣＭＯ５ＲＡＭ’　に開示されてしする出力回路に
出力クランプ用のＭＩＳＩＳトランジスタ、２９　Ｑ１
４を付加している。待機時またはデータ線プリチャージ
時にはφ１□が高電位となり、Ｑ　１４をオンにし、バ
イポーラトランジスタＱ１．のベース電位をｖ０電位と
する。Ｑｌ、はオフとなり。This circuit is l5SCC' 82 pp, 248~PP,
249 'AnECL Compatible 4
A MISIS transistor for output clamping in the output circuit disclosed in K CMO5RAM', 29 Q1
4 is added. During standby or data line precharge, φ1□ becomes a high potential, turning on Q14 and turning on bipolar transistors Q1. The base potential of is set to v0 potential. Ql is off.

ＤＯ小出力チップ外部の終端抵抗Ｒ７により終端電位Ｖ
？と等しい低電位（ニー２Ｖ）になる。The termination potential V is set by the termination resistor R7 outside the DO small output chip.
? It becomes a low potential (knee 2V) equal to .

φ１．ｌｌＩが低電位の時、センス出力０によって、Ｄ
Ｏ小出力高電位（ニー０．９Ｖ）か低電位（ニー２Ｖ）
になる。この様に本回路ではＤｏ出力の低電位はチップ
外の終端電位ｖ７が終端抵抗Ｒ７を介して現れる。この
様に第３９図、第４１図のいずれの回路も待機時あるい
はデータ線プリチャージ時にセンス回路出力が不確定で
あっても、ＤＯ小出力中間電位が現われるのを防ぎ低電
位に固定する。φ1. When llI is at low potential, sense output 0 causes D
O Small output high potential (knee 0.9V) or low potential (knee 2V)
become. In this way, in this circuit, the low potential of the Do output appears as the termination potential v7 outside the chip via the termination resistor R7. In this way, in both the circuits of FIGS. 39 and 41, even if the sense circuit output is uncertain during standby or data line precharge, the DO small output intermediate potential is prevented from appearing and fixed at a low potential.

第４２図と第４３図はＴＴＬインタフェースのバイポー
ラ、ＭＩＳトランジスタ複合複合力出力回路路図とタイ
ミング制御の実施例である。待機時（τ丁人力；高電位
）にはφｌＮｌ１　を低電位にする。この時出力用のバ
イポーラ、ＭＩＳトランジスタは上側（Ｑ、、、Ｑ、、
）および下側（Ｑ、、。FIGS. 42 and 43 are bipolar and MIS transistor composite output circuit diagrams of a TTL interface and an embodiment of timing control. During standby (τ human power; high potential), φlNl1 is set to a low potential. At this time, the bipolar and MIS transistors for output are on the upper side (Q, , Q, ,
) and lower side (Q,,.

Ｑ、４）が共にオフとなりセンス出力０，０の如何に依
らずＤｏ出力はＨｉｇｈインピーダンスになる。Q, 4) are both turned off, and the Do output becomes High impedance regardless of whether the sense output is 0 or 0.

動作時は８丁入力が低電位に切換ってから一定時間の後
、すなわちセンス回路から正規のメモリセル読出し信号
が現われた後、φ１１１１１を高電位として、メモリセ
ルからの読出し信号０．てに応じて、Ｄｏを切換えるこ
とが可能である。Ｑ　ｉ　１　ｊ　Ｑ　１２がオンｓ　
Ｑ１３１　Ｑｔｎがオフの時Ｄｏは高電位、ユＶｏ、−
０，７Ｖ、□’１’　）　’ｌｒあ９、あ１ｏＪＱ　ｘ
ｘｓ　Ｑｔｎがオフｌ　Ｑｕａｙ　Ｑｔｎがオンノ時Ｄ
ｏは低電位（二ＯＶ、情報′０′）になる。During operation, after a certain period of time after the 8th input is switched to a low potential, that is, after a normal memory cell read signal appears from the sense circuit, φ11111 is set to a high potential, and the read signal 0. It is possible to switch Do depending on the situation. Q i 1 j Q 12 is on
Q131 When Qtn is off, Do is at high potential, U Vo, -
0,7V, □'1') 'lrA9, A1oJQ x
xs Qtn is off l Quay Qtn is on D
o becomes a low potential (2 OV, information '0').

さて前述のセンスアンプ、アクティブリストア回路（第
２図の５ＡＩ）を動作させるためこれら１６は第４４図
に示した様なバイポーラ、ＭＩＳトランジスタ複合複合
１パ４３ いる．この構成を用いれば１５．１６の出力Ｈ９Ｌは待
機時あるいはデータ線プリチャージ時には■ 東，とＱ　、ｓの動作によりほぼーｖｌＩｌの電位とな
り。Now, in order to operate the aforementioned sense amplifier and active restore circuit (5AI in Fig. 2), these 16 are bipolar and MIS transistor composite circuits 43 as shown in Fig. 44. If this configuration is used, the output H9L of 15.16 becomes approximately -vlIl potential during standby or data line precharging due to the operations of ■, Q, and s.

ＳＡＩ駆動時にはφ８１１，φ１１，１，１５，１６の
動作によりＨはＯＶ，ＬはＶ。の電位となり、さらにＳ
ＡＬの動作により全データ線対は高電位側がＯｖ，低電
位側がＶ．レベルとなる．この様にバイポーラ、ＭＩＳ
トランジスタによる複合形ドライバ回路１５．１６で高
速にＳＡＩひいてはデータ線対を駆動できるがその反面
バイポーラトランジスタを用いて高速にかつ高振幅にデ
ータ線を駆動すると，データ線の充・放電による消費電
力。During SAI driving, H is OV and L is V due to the operation of φ811, φ11, 1, 15, and 16. The potential becomes S
Due to the operation of AL, all data line pairs are set to Ov on the high potential side and V.V. on the low potential side. level. In this way, bipolar, MIS
Composite driver circuits 15 and 16 using transistors can drive the SAI and hence the data line pair at high speed, but on the other hand, if bipolar transistors are used to drive the data line at high speed and with high amplitude, power consumption due to charging and discharging of the data line occurs.

ピーク電流が増大する。データ線対の数は例えば２５６
にビットメモリの場合５１２対（１０２４本）と多いの
でデータ線充・放電によるピーク電流が１５０ｍＡ近く
に増大する．そこでメモリのアクセス時間，サイクル時
間を高速に保ったままで、消費電力とピーク電流を下げ
るためデータ線信号振幅を低減する方法を以下に提案す
る．このためには第４４図のＨ線の高電位を下げるか，
Ｌ線の低電位を上げる必要がある．まずＨ線の高電位を
下げる簡便な方法は第４４図でブロック１５内のｐチャ
ネルＭＩＳトランジスタＱａ４を省略することである．
これによりＨ線の高電位は１ｖ□だけ低下し一〇．Ｓ　
　Ｖになる。Peak current increases. For example, the number of data line pairs is 256.
In the case of bit memory, there are as many as 512 pairs (1024 lines), so the peak current due to data line charging and discharging increases to nearly 150 mA. Therefore, we propose a method to reduce data line signal amplitude in order to reduce power consumption and peak current while keeping memory access time and cycle time fast. To do this, either lower the high potential of the H line in Figure 44, or
It is necessary to raise the low potential of the L line. First, a simple way to lower the high potential of the H line is to omit the p-channel MIS transistor Qa4 in block 15 in FIG.
As a result, the high potential of the H line decreases by 1v□. S
It becomes V.

またＬ線の低電位を上げる簡便な方法は第４４図のブロ
ック１６のＮチャンネルＭＩＳトランジスタＱ　３　７
を省略することである。これによりＬ線の低電位はＶｗ
ｗ　＋　Ｉ　Ｖａｔご−４．５　ｖになる０次にその他
のＨ線，Ｌ線の電位変化の方法を実施例を用いて説明す
る．第４５図は第４４図でのブロック１５を変形した実
施例でありその特徴はバイポーラトランジスタＱ　４１
，　Ｑ，、のダーリントン接続構成としていることであ
る。出力Ｈ線の高電位は一２ｖｏ々−１，６ｖになる。A simple way to raise the low potential of the L line is to use the N-channel MIS transistor Q 3 7 in block 16 of FIG.
is omitted. As a result, the low potential of the L line is Vw
Using an example, we will explain how to change the potential of the other H and L lines in the 0th order so that w + I Vat is -4.5 V. FIG. 45 shows an embodiment in which block 15 in FIG. 44 is modified, and its feature is a bipolar transistor Q 41
, Q, , with a Darlington connection configuration. The high potential of the output H line is -2 volts -1.6 volts.

その上ダーリントン接続構成であるので負荷Ｈ線の駆動
能力が第４４図のブロック１５より増大しＨ線の立上り
時間が速くなる。これに伴なってデータ線信号は高電位
が−１，６Ｖ、低電位がｖｌ、になり振幅が約７０％に
減少する。このため前記のデータ線充放電による消費電
力とピーク電流もほぼこれに見合って約７０％に削減す
ることができる。また図では省略するがさらにバイポー
ラトランジスタを３段以上と多段に接続するか、もしく
はダイオードを用いてレベルシフトを行なうことにより
、Ｈ線の高電位をＶ□の任意整数倍だけ下げることがで
きるのは明らかである。第４６図では第４５図と異なり
Ｈ線の高電位を下げるため内部電源回路２１を用い、こ
の出力をｐチャネルＭＩＳ）−ランジスタＱ　４　、の
ソースに供給する。回路２１の出力電位をＯｖより下げ
ることにより、Ｈ線の高電位を下げることが出きる。こ
の時Ｑ４３の駆動能力が低下するがその負荷はＱ４４の
ベースであり比較的軽負荷である。Ｈ線の負荷はバイポ
ーラトランジスタＱ　４４で駆動するのでＨ線の立上り
時の速度の低下は軽微であり、第４４図と同等の速度が
得られる。第４６図の回路ブロック２１は負荷電流の変
動に伴なう出力電位の変動を小さくする。すなわち出力
インピーダンスを小さくする必要がありバイポーラトラ
ンジスタを用いるのが好適である。Moreover, since it is a Darlington connection configuration, the driving ability of the load H line is increased compared to block 15 in FIG. 44, and the rise time of the H line is faster. Along with this, the data line signal has a high potential of -1.6V and a low potential of vl, and its amplitude is reduced to about 70%. Therefore, the power consumption and peak current caused by charging and discharging the data line can be reduced to about 70% correspondingly. Although not shown in the diagram, the high potential of the H line can be lowered by an arbitrary integer multiple of V□ by connecting three or more bipolar transistors in multiple stages or by level shifting using diodes. is clear. In FIG. 46, unlike FIG. 45, an internal power supply circuit 21 is used to lower the high potential of the H line, and its output is supplied to the source of the p-channel MIS transistor Q 4 . By lowering the output potential of the circuit 21 below Ov, the high potential of the H line can be lowered. At this time, the driving ability of Q43 decreases, but its load is the base of Q44 and is relatively light. Since the load on the H line is driven by the bipolar transistor Q44, the drop in speed at the rise of the H line is slight, and a speed equivalent to that shown in FIG. 44 can be obtained. The circuit block 21 in FIG. 46 reduces fluctuations in output potential due to fluctuations in load current. That is, it is necessary to reduce the output impedance, and it is preferable to use a bipolar transistor.

第４７図、第４８図は第４６図のブロック２１の実施例
である。第４７図の出力電位ｖ２１はＲ，、Ｒ，。47 and 48 are examples of block 21 in FIG. 46. The output potential v21 in FIG. 47 is R,,R,.

整すれば■２．は−ｖ１１．より低い値ならば自由に設
定できる。電流源Ｉａｔはｖ２１の負荷電流変動による
電位変化を低減する役割を持つが省略することも可能で
ある。第４８図はダイオードによるレベルシフト回路で
ある。同図では２個のダイオードｔＪｌｙｚｌｙ゛６″
ｉ・ｅ、！（７）＊ｔ′ｋ）Ｊｆ１６・ＩＩ　　　−Ｌ
ｍの役割はＩ　ｉｔと同じで出力インピーダンスを下げ
る効果があるが省略することも可能である。If you adjust it ■2. -v11. If it is a lower value, it can be set freely. Although the current source Iat has the role of reducing potential changes due to load current fluctuations in v21, it can be omitted. FIG. 48 shows a level shift circuit using diodes. In the same figure, two diodes tJlyzly゛6''
i・e,! (7) *t'k) Jf16・II-L
The role of m is the same as that of I it, and has the effect of lowering the output impedance, but it can also be omitted.

なお定電流源ＩｔｔｔＬ□の替りにｖ２１とＶ、どの間
に抵抗を挿入しても良いのは明らかである。It is obvious that a resistor may be inserted between v21 and V instead of the constant current source ItttL□.

次に第４４図でのＬ線の電位を上げるためにブロック１
６を変形した実施例を第４９図、第５０図に示す。第４
９図はＬ線を駆動するためにバイポーラトランジスタの
ダーリントン接続構成をとっている。Ｌ線の低電位はＶ
、、＋２Ｖ□へ−３，８Ｖになる。また第５０図ではＬ
線とバイポーラトランジスタとの間にダイオードを直列
に接続し。Next, block 1 is used to increase the potential of the L line in Fig. 44.
49 and 50 show a modified example of 6. Fourth
FIG. 9 shows a Darlington connection configuration of bipolar transistors to drive the L line. The low potential of the L line is V
,, becomes -3.8V to +2V□. Also, in Figure 50, L
Connect a diode in series between the line and the bipolar transistor.

上と同様のＬ線低電位を得る。第５１図ではバイポーラ
トランジスタのエミッタとｖｔｌとの間に電位クランプ
用の回路ブロック２２を設けている。Obtain the same L-line low potential as above. In FIG. 51, a circuit block 22 for potential clamping is provided between the emitter of the bipolar transistor and vtl.

この電位をＶ、とするとＬ線の低電位はｖ２．＋７８ｗ
になる。このブロック２２の具体回路として第５２図、
第５３図の実施例がある。第５２図で意の値を得ること
ができる。第５３ｖ４ではダイオードでクランプしてお
りＶｚ＊　＝　Ｖ−＊　＋　２　Ｖ　ａｔが得られる。If this potential is V, the low potential of the L line is v2. +78w
become. As a concrete circuit of this block 22, FIG.
There is an embodiment shown in FIG. The value of intention can be obtained from Fig. 52. In the 53rd v4, it is clamped with a diode and Vz* = V-* + 2 V at is obtained.

ダイオードの数を変えれば２の他にも任意の整数値が可
能である。By changing the number of diodes, any integer value other than 2 is possible.

この様にバイポーラ、ＭＩＳトランジスタ複合回路の印
加電源電圧を変化させ、出力電圧を変化させるという考
え方はデータ線の駆動だけでなく。In this way, the idea of changing the applied power supply voltage of a bipolar, MIS transistor composite circuit and changing the output voltage is not limited to driving data lines.

その他の回路にも幅広く適用できる。これは電源電圧に
よって負荷駆動能力がＭＩＳトランジスタのみによる回
路に比し大幅に変動しないというバイポーラ、ＭＩＳト
ランジスタ複合回路の優れた性質に因るものである。It can also be widely applied to other circuits. This is due to the excellent property of the bipolar MIS transistor composite circuit that the load driving ability does not change significantly depending on the power supply voltage compared to a circuit using only MIS transistors.

この考え方を一般的なメモリ周辺回路に適用したのが第
５４図である。これはブロック２３をバイポーラ、ＭＩ
Ｓトランジスタ複合ゲート回路または複合ドライバ回路
で構成し、その動作用の印加電圧には正側は２４．負側
は２５のリミッタ用電源回路の出力を用いている。この
リミッタ回路によりブロック２３に印加される実効的な
電源電圧を低下し、そこから発生する信号振幅を減少さ
せることができる。この結果回路系全体の消費電力やピ
ーク電流を減少することができる。プロツり２４や２５
のリミッタ回路には第４７図、第４８図、第５２図、第
５３図に示した様な回路構成を利用できる。これらのバ
イポーラトランジスタを用いたリミッタ回路は出力イン
ピーダンスが小さく、ブロック２３に流れる電流が変動
しても出力電位が変動しにくいという優れた性質を有す
る。FIG. 54 shows an application of this concept to a general memory peripheral circuit. This makes block 23 bipolar, MI
It is composed of an S transistor composite gate circuit or a composite driver circuit, and the positive side of the applied voltage for its operation is 24. On the negative side, the output of 25 limiter power supply circuits is used. This limiter circuit can lower the effective power supply voltage applied to block 23 and reduce the signal amplitude generated therefrom. As a result, the power consumption and peak current of the entire circuit system can be reduced. Protsuri 24 and 25
The circuit configurations shown in FIGS. 47, 48, 52, and 53 can be used for the limiter circuit. A limiter circuit using these bipolar transistors has an excellent property that the output impedance is small and the output potential does not easily change even if the current flowing through the block 23 changes.

メモリのバッファ回路、デコーダ回路等に第５４図の様
な低振幅化されたバイポーラ、ＭＩＳトランジスタ複合
回路あるいはバイポーラ回路を用いて高速化、低電力化
を図る一方、ワード線を高振幅に駆動しメモリセル記憶
電圧を大きくとることが可能である。Low amplitude bipolar, MIS transistor composite circuits or bipolar circuits as shown in Figure 54 are used in memory buffer circuits, decoder circuits, etc. to increase speed and reduce power consumption, while driving word lines with high amplitude. It is possible to increase the memory cell storage voltage.

なおこれまで述べてきたメモリテープ内のワード線信号
Ｗやその他の制御信号は、印加するＭＩＳ。Note that the word line signal W in the memory tape and other control signals described so far are applied to the MIS.

およびバイポーラトランジスタの導電形に図中に示した
様な一定の仮定を設は説明してきた。導電形が逆になれ
ば信号の極性も反対になる。例えばメモリセルのＭＩＳ
トランジスタをＮチャネルからＰチャネルにかえると、
ワード線は低電位で選択に、高電位で非選択になる。こ
の様な変更は当業者には容易である。またＥＣＬとＴＴ
Ｌとの相互の変更も前に述べた様に容易にできる。We have made certain assumptions regarding the conductivity type of the bipolar transistor and the conductivity type of the bipolar transistor as shown in the figure. If the conductivity type is reversed, the polarity of the signal will also be reversed. For example, MIS of memory cells
When changing the transistor from N channel to P channel,
The word line is selected at a low potential and unselected at a high potential. Such changes are easy for those skilled in the art. Also ECL and TT
Mutual changes with L can be easily made as described above.

以上述べた様に、周辺回路の一部にバイポーラトランジ
スタを含むダイナミック形半導体メモリ本発明を組合せ
て適用すれば、ダイナミック形メモリの動作に必須のデ
ータ線プリチャージおよびこれに伴なう全ワード線の非
選択の機能を始め。As described above, if the present invention is applied to a dynamic type semiconductor memory including a bipolar transistor in a part of the peripheral circuit in combination, data line precharging, which is essential for the operation of a dynamic type memory, and all word lines associated with this can be saved. Starting with the non-select function.

種々の機能を単一の外部入力信号の制御のもとで行なう
ことができる。Various functions can be performed under the control of a single external input signal.

かくしてダイナミック形メモリセルの有する高集積性と
、バイポーラトランジスタを含んだ周辺回路の有する高
速性とを併せ持ったバイポーラ。In this way, bipolar memory cells combine the high integration of dynamic memory cells with the high speed of peripheral circuits containing bipolar transistors.

ＭＩＳトランジスタ複合形のダイナミック形半導体メモ
リを実現することができる。A MIS transistor composite type dynamic semiconductor memory can be realized.

【図面の簡単な説明】[Brief explanation of the drawing]

１ｉ１１４“ｇ′’＋ｆｉ２′＊、ｔ％ｌＪｌ“、ＡＪ
＄　　　　。 −ラトランジスタを含む周辺回路とを有するダイナミッ
ク形半導体メモリのブロック図、第２図はそのメモリセ
ルまわりの書込み回路を除く回路図、第３図は第２図の
回路の動作波形図、第４図は書込み回路を示す回路図、
第５図は第２図の回路の動作波形図、第６図は第３図を
修正し、連続した読出しサイクルの動作波形図、第７図
は全フード線非選択機能（リセット機能）とワード線の
選択。 非選択を固定する機能（ラッチ機能）を有するデコーダ
回路の一実施例を示す回路図、第８図はその動作波形図
、第９図は第７図中の４人力ＮＡＮＤ回路をＣＭＯ５を
用いて構成した例を示す回路図、第１０図は第７図中の
２人力ＮＡＮＤゲート付ドライバ回路をバイポーラ、Ｍ
ＩＳトランジスタ複合回路で構成した例を示す回路図、
第１１図はワードドライバ回路を示す回路図、第１２図
は第７図中の。 制御信号φ１．φ、をτ丁入力信号から作る回路方式例
を示すブロック図、第１３図はその動作波形図である。 第１４図はワード線信号のリセット機能、ラッチ機能を
有するデコーダ回路の第２の実施例を示す回路図、第１
５図はその動作波形図、第１６図は第１４図をより具体
化したものでＥＣＬインタフェースに好適な回路を示し
た回路図、第１７図は第１６図中の制御信号φ１．φ１
をＣ８入力から作るための回路図、第１８図はその動作
波形図、第１９図はワード線信号リセット機能をワード
ドライバ回路に組込んだ時の論理回路を示す回路図、第
２０図はその動作波形図、第２１図及び第２２図は第１
９図の論理機能を実現するバイポーラ、ＭＩＳトランジ
スタ複合形ドライバ回路の２つの回路図、第２３図は４
個のデコーダ回路とワードドライバ回路をワード線に平
行配置してワード線すセット機能をデコーダ回路に具備
した論理回路を示す回路図、第２４図はデコーダ回路を
４ワードで共用しワード線すセット機能付のワードドラ
イバ回路４個をワード線と平行配置した論理回路図、第
２５図はラッチ機能付のＥＣＬインターフェース形アド
レスバッファ回路の回路図、第２６図及び第２７図はラ
ッチ機能付のＴＴＬインタフェース形アドレスバッファ
回路を示す回路図、第２８図は第２５図乃至第２７図で
の制御信号φ、の発生方式を示すブロック図、第２９図
は第２５図の回路の動作波形図である。第３０図はワー
ド線すセット機能を組込んだアドレスバッファ回路の論
理図、第３１図はその動作波形図、第３２図及び第３３
図は第３０図の論理を実現し、かつ待機時に電力カット
オフする機能を併せ持つＥＣＬインタフェース形アドレ
スバッファ回路の２つの具体的構成例を示す回路図、第
３４図はＸ系アドレス、Ｙ系アドレス両者切換時のメモ
リ制御を示す動作波形図、第３５図は第２図、第６図中
の制御信号φ１．φ、Ａ□９　＄ａＡ１の発生方法を示
すブロック図、第３６図はその動作波形図、第３７図は
書込み回路の制御信号φ、と書込みデータＩ、Ｉ、出力
回路の制御信号φｘｍｖの発生方法を示す概念図、第３
９図は書込み時のメモリセルまわりの制御信号の動作波
形図、第３９図及び第４１図はＥＣＬインターフェース
の出力回路図。 第４０図はその動作波形図である。第４２図はＴＴＬイ
ンターフェースでかつトライステート形の出力回路の構
成例を示す回路図、第４３図はその動作波形図、第４４
図はセンスアンプ、アクティブリストア回路の駆動回路
を示す回路図、第４５図及び第４６図は第４４図中の駆
動回路１５の変形例を示す回路図、第４７図及び第４８
図は第４６図中のブロック２１の回路図、第４９図。 第５０図及び第５１図は第４４図中の駆動回路１６の変
形例を示す回路図、第５２図及び第５３図は第５１図中
のブロック２２の回路図、第５４図はリミッタ用電源を
有するバイポーラ、ＭＩＳトランジスタ複合回路系の概
念図、第５５図及び第５６図は従来のメモリセルを示す
回路図である。 Ｘ、＝ｘ、・・・Ｘ系アドレス入力、Ｙ、〜Ｙ、・・・
Ｙ系アドレス入力、τＳ−・・チップセレクト入力。 Ｗ　Ｅ　・・・書込み制御入力、ＤＩ・・・書込みデー
タ入力。 ＤＯ・・・読出し出力、２，２Ａ、２Ｂ・・・ダイナミ
ック形メモリセル、５Ｘ、５Ｙ・・・アドレスバッファ
回路、６・・・メモリセルアレー、７・・・書込み・続
出し回路・８Ｘ・°“°°七−′°Ｆ′月Ａ＠＠、　　
　　　　　。 ９・・・書込み・読出し制御回路、１０・・・出力回路
。 １１・・・センス回路、１１Ｓ・・・サブセンス回路、
１２・・・書込み回路、１２Ｓ・・・サブセンス回路、
Ｗ。 ｗｏ　　ｌ　Ｗｌ　ｔ　ｗｚ　ｔ　Ｗｌ　ｔ　ｗ、、１
　・・・ワード線、Ｄ。 Ｄ、、、■、　Ｄｏ、　Ｄ〒、Ｄ２．万７・・・データ
線。 ＳＡＩ・・・第１の差動増幅器、ＳＡ２・・・第２の差
動増幅器、０．０−・・センス回路出力、ＨＰ・・・プ
リチャージ回路、１５．１６・・・第１差動増幅器ＳＡ
Ｉの駆動回路、φ６１１．φ、１１・・・駆動回路１５
．１６の制御信号、φ、・・・プリチャージ回路駆動信
号、φｖａｔ　φＹｉｌ　φ７．・・・列選択信号、ｖ
ｌＩ・・・プリチャージ電圧、Ｉ、Ｉ・・・書込みデー
タ線信号、φ、・・・書込み回路のゲート制御信号、１
ｃ・・・サイクル時間、φ５，７７・・・リセット信号
、φ、・・・ラッチ信号、ｖｌ・・・アドレスバッファ
出力、Ｄｓｌａｙ＊Ｄａｌａｙｌ　、　Ｄｅｌａｙ２　
、　Ｄｅｌａｙ３　、　Ｄｅｌａｙ４　、　Ｄｅｌａｙ
５　。 Ｄｅｌａｙ　６　ｚ　Ｄｅｌａｙ　７−遅延回路、ＬＳ
、ＬＳ、。 ＬＳ、、ＬＳ、−・・レベルシフト回路、（Ｘｏｔｘ４
．ｘ２）・・・ｘ、　、　Ｘｌ、　Ｘ、アドレスバッフ
ァ回路出力、（ｘ、　＋　Ｘｌ　Ｐ　１％　）・・・ｘ
、　ｌ　Ｘｌ　ｆＸＳＸＳアドレスバラフッ出力、（Ｘ
、　、　ｘ、　。 ＸＳ）・・・Ｘ６　、Ｘ７　、ｚ、アドレスバッファ回
路出力＋　Ｖｃｓａ　ｗ　Ｖｃｓｍ　”・定電流源駆動
電圧、８ｘ１゜８Ｘ１５〜８Ｘ１８・Ｘデコーダ回路、
８ｘ２゜８ｘ２１〜８ｘ２４・・・ワードドライバ回路
、φｘ０〜φｘ３・・・ワードドライバ回路制御信号、
Ｖ　ｍ　ａ　＋Ｖ　＊ｓ１ＨＶ□２・・・参照電圧、■
−・・・ＥＣＬ回路電源電圧、標準−５，２Ｖ、Ｖａ。 ・・・ＴＴＬ回路電源電圧、標準５Ｖ、ｘ、ｘ＝Ｘアド
レスバッファ回路出力、φ１□・・・出力回路制御信号
。1i114"g''+fi2'*, t%lJl", AJ
$. - A block diagram of a dynamic semiconductor memory having a peripheral circuit including a large transistor, FIG. 2 is a circuit diagram excluding the write circuit around the memory cell, FIG. The figure is a circuit diagram showing the write circuit,
Fig. 5 is an operating waveform diagram of the circuit in Fig. 2, Fig. 6 is a modified version of Fig. 3 and is an operating waveform diagram of continuous read cycles, and Fig. 7 is an operation waveform diagram of the circuit shown in Fig. 2. Line selection. A circuit diagram showing an example of a decoder circuit having a function of fixing non-selection (latch function), FIG. 8 is its operating waveform diagram, and FIG. A circuit diagram showing an example of the configuration, FIG. 10, is a bipolar, M
A circuit diagram showing an example configured with an IS transistor composite circuit,
FIG. 11 is a circuit diagram showing a word driver circuit, and FIG. 12 is a circuit diagram showing the word driver circuit. Control signal φ1. FIG. 13 is a block diagram showing an example of a circuit system for generating φ from τ input signals, and FIG. 13 is an operational waveform diagram thereof. FIG. 14 is a circuit diagram showing a second embodiment of a decoder circuit having a word line signal reset function and a latch function;
5 is a diagram of its operating waveforms, FIG. 16 is a more specific version of FIG. 14 and is a circuit diagram showing a circuit suitable for an ECL interface, and FIG. 17 is a diagram of control signals φ1. φ1
Figure 18 is its operating waveform diagram, Figure 19 is a circuit diagram showing the logic circuit when the word line signal reset function is incorporated into the word driver circuit, and Figure 20 is its operation waveform diagram. The operating waveform diagrams, Figures 21 and 22 are
Two circuit diagrams of a bipolar, MIS transistor composite driver circuit that realizes the logic function shown in Figure 9 are shown in Figure 23.
A circuit diagram showing a logic circuit in which a decoder circuit and a word driver circuit are arranged in parallel to a word line and the decoder circuit is equipped with a word line set function. A logic circuit diagram in which four word driver circuits with functions are arranged in parallel with word lines. Figure 25 is a circuit diagram of an ECL interface type address buffer circuit with a latch function. Figures 26 and 27 are TTL circuits with a latch function. A circuit diagram showing an interface type address buffer circuit, FIG. 28 is a block diagram showing the generation method of the control signal φ in FIGS. 25 to 27, and FIG. 29 is an operating waveform diagram of the circuit in FIG. 25. . Figure 30 is a logic diagram of an address buffer circuit incorporating a word line set function, Figure 31 is its operating waveform diagram, Figures 32 and 33.
The figure is a circuit diagram showing two specific configuration examples of an ECL interface type address buffer circuit that implements the logic in Figure 30 and also has a power cutoff function during standby. Figure 34 shows an X-system address and a Y-system address. FIG. 35 is an operation waveform diagram showing memory control when switching between the two, and control signals φ1. φ, A□9 A block diagram showing the method of generating $aA1, FIG. 36 is its operation waveform diagram, and FIG. 37 is the generation of the control signal φ of the write circuit, the write data I, I, and the control signal φxmv of the output circuit. Conceptual diagram showing the method, Part 3
FIG. 9 is an operational waveform diagram of control signals around the memory cell during writing, and FIGS. 39 and 41 are output circuit diagrams of the ECL interface. FIG. 40 is an operational waveform diagram. Fig. 42 is a circuit diagram showing a configuration example of a tri-state type output circuit with a TTL interface, Fig. 43 is its operating waveform diagram, and Fig. 44
45 and 46 are circuit diagrams showing a modification of the driving circuit 15 in FIG. 44, and FIGS. 47 and 48
The figure is a circuit diagram of block 21 in FIG. 46, and FIG. 49. 50 and 51 are circuit diagrams showing modifications of the drive circuit 16 in FIG. 44, FIGS. 52 and 53 are circuit diagrams of the block 22 in FIG. 51, and FIG. 54 is a limiter power supply. 55 and 56 are circuit diagrams showing conventional memory cells. X, = x, ...X system address input, Y, ~Y, ...
Y system address input, τS-...chip select input. W E...Write control input, DI...Write data input. DO...Read output, 2, 2A, 2B...Dynamic memory cell, 5X, 5Y...Address buffer circuit, 6...Memory cell array, 7...Write/continuation circuit/8X... °“°°7−′°F′Mon A@@,
. 9... Write/read control circuit, 10... Output circuit. 11...Sense circuit, 11S...Sub-sense circuit,
12...Write circuit, 12S...Sub sense circuit,
W. wo l Wl t wz t Wl t w,,1
...Word line, D. D,,,■, Do, D〒,D2. Ten thousand seven...data line. SAI...first differential amplifier, SA2...second differential amplifier, 0.0-...sense circuit output, HP...precharge circuit, 15.16...first differential amplifier SA
I drive circuit, φ611. φ, 11...drive circuit 15
．． 16 control signals, φ, . . . precharge circuit drive signal, φvat φYil φ7. ...column selection signal, v
lI...Precharge voltage, I, I...Write data line signal, φ,...Gate control signal of write circuit, 1
c... Cycle time, φ5, 77... Reset signal, φ,... Latch signal, vl... Address buffer output, Dslay*Dalayl, Delay2
, Delay3, Delay4, Delay
5. Delay 6 z Delay 7-Delay circuit, LS
, L.S. LS,,LS,--Level shift circuit, (Xotx4
．． x2)...x, , Xl, X, address buffer circuit output, (x, + Xl P 1%)...x
, l Xl fXSXS address balance output, (X
, , x, . XS)...X6,
8x2゜8x21 to 8x24... word driver circuit, φx0 to φx3... word driver circuit control signal,
V m a +V *s1HV□2...Reference voltage, ■
---ECL circuit power supply voltage, standard -5.2V, Va. ...TTL circuit power supply voltage, standard 5V, x, x=X address buffer circuit output, φ1□...output circuit control signal.

Claims (1)

【特許請求の範囲】 １、絶縁ゲート形トランジスタと蓄積容量とを有いるダ
イナミック形メモリセルと、少なくとも１個のバイポー
ラトランジスタを有する周辺回路から成るダイナミック
形半導体メモリにおいて、動作サイクルの一部の期間、
および待機時には該メモリの全データ線をプリチヤージ
する機能およびこれに対応し全ワード線を非選択とする
機能を、該メモリの周辺回路に具備したことを特徴とす
るダイナミック形半導体記憶装置。 ２、前記の全ワード線を非選択とする機能を、バイポー
ラトランジスタを有するデコーダ回路内に具備したこと
を特徴とする第１項記載のダイナミック形半導体記憶装
置。 ３、前記の全ワード線を非選択とする機能を、バイポー
ラトランジスタを有するワードドライバ回路内に具備し
たことを特徴とする第１項記載のダイナミック形半導体
記憶装置。 ４、前記の全ワード線を非選択とする機能を、バイポー
ラトランジスタを有するアドレスバッファ回路内に具備
したことを特徴とする第１項記載のダイナミック形半導
体記憶装置。 ５、メモリの読出し時は、選択ワード線に接続されたメ
モリセルの再書込みが完了するまで、あるいは書込み時
に選択メモリセルの書込みが完了するまで、該ワード線
を選択状態およびその他のワード線を非選択状態に固定
する機能を、アドレスバッファ回路からワードドライバ
回路までの一部回路に具備したことを特徴とする、第１
項記載のダイナミック形半導体記憶装置。 ６、メモリセルアレーの列に関する選択、非選択の切換
えをワード線の選択、非選択の切換えと非同期で行なう
ことを特徴とする第１項記載のダイナミック形半導体記
憶装置。 ７、前記１項及び５項の機能を、１本の外部入力信号も
しくは、この信号を用いてチップ内部で作成した内部信
号群で制御することを特徴とする第１項記載のダイナミ
ック形半導体記憶装置。 ８、前記の全ワード線非選択の機能と、アドレスバッフ
ァ回路の消費電力を待機時にパワーオフする機能とを併
用して行なうことを特徴とする第４項記載のダイナミッ
ク形半導体記憶装置。 ９、メモリセルアレー内の複数のワード毎に、バイポー
ラトランジスタを有する該複数のワードドライバ回路あ
るいは該複数のデコーダ回路を、ワード線と平行な方向
に配置することを特徴とする第１項記載のダイナミック
形半導体記憶装置。 １０、前記の複数のワード毎にワード線と平行に配置し
た該複数のデコーダ回路の複数の入力の一部を該複数の
デコーダ回路間で共通に用いることを特徴とする第９項
記載のダイナミック形半導体記憶装置。 １１、データ線プリチヤージ回路、センスアンプ、アク
ティブリストア回路の駆動を前記のワード線の選択、非
選択の切換えと同期して行なう様に、一本の外部入力信
号あるいはこれを用いて内部で作成した信号群で制御す
ることを特徴とする第１項記載のダイナミック形半導体
記憶装置。 １２、メモリセルへの書込み時は、センスアンプ、アク
ティブリストア回路が動作し、メモリセルからデータ線
への読出し信号が増幅された後、書込み回路を駆動する
様に、書込みゲート回路駆動信号のタイミングを制御す
ることを特徴とする第１項記載のダイナミック形半導体
記憶装置。 １３、前記のワード線の選択、非選択の切換えとメモリ
出力の制御とを一本の外部入力信号あるいはこれを用い
てチップ内部で作成した信号群で制御することを特徴と
する第１項記載のダイナミック形半導体記憶装置。 １４、メモリセル読出し直後のデータ線微少信号を増幅
するためのセンスアンプ、アクティブリストア回路を、
バイポーラトランジスタをダーリントン接続した回路で
駆動し、増幅後のデータ線信号振幅を低下することを特
徴とする第１項記載のダイナミック形半導体記憶装置。 １５、センスアンプ、アクティブリストア回路の駆動を
行なうためのバイポーラトランジスタを含む駆動回路の
動作電圧をバイポーラトランジスタを含む内部電源回路
で制御することを特徴とする第１項記載のダイナミック
形半導体記憶装置。 １６、バイポーラトランジスタとＭＩＳトランジスタか
ら成る複合形ゲート回路あるいは複合形ドライバ回路の
動作電圧をバイポーラトランジスタを含む内部電源回路
で制御することを特徴とする第１項記載のダイナミック
形半導体記憶装置。[Claims] 1. In a dynamic semiconductor memory comprising a dynamic memory cell having an insulated gate transistor and a storage capacitor, and a peripheral circuit having at least one bipolar transistor, ,
A dynamic semiconductor memory device characterized in that a peripheral circuit of the memory is provided with a function of precharging all data lines of the memory during standby and a corresponding function of deselecting all word lines. 2. The dynamic semiconductor memory device according to item 1, wherein the function of deselecting all the word lines is provided in a decoder circuit having bipolar transistors. 3. The dynamic semiconductor memory device according to item 1, wherein the function of deselecting all the word lines is provided in a word driver circuit having bipolar transistors. 4. The dynamic semiconductor memory device according to item 1, wherein the function of deselecting all the word lines is provided in an address buffer circuit having bipolar transistors. 5. When reading the memory, keep the word line in the selected state and other word lines until the rewriting of the memory cell connected to the selected word line is completed, or until the writing of the selected memory cell during writing is completed. The first method is characterized in that some of the circuits from the address buffer circuit to the word driver circuit are provided with a function of fixing the non-selected state.
Dynamic semiconductor memory device as described in 2. 6. The dynamic semiconductor memory device according to item 1, wherein the selection and non-selection of columns of the memory cell array are performed asynchronously with the selection and non-selection of word lines. 7. The dynamic semiconductor memory according to item 1, wherein the functions of items 1 and 5 are controlled by one external input signal or a group of internal signals created inside the chip using this signal. Device. 8. The dynamic semiconductor memory device according to item 4, wherein the function of deselecting all word lines and the function of turning off the power consumption of the address buffer circuit during standby are performed in combination. 9. The memory cell according to item 1, wherein the plurality of word driver circuits or the plurality of decoder circuits having bipolar transistors are arranged for each of the plurality of words in the memory cell array in a direction parallel to the word line. Dynamic semiconductor memory device. 10. The dynamic device according to item 9, wherein a part of the plurality of inputs of the plurality of decoder circuits arranged in parallel with the word line for each of the plurality of words is used in common among the plurality of decoder circuits. shaped semiconductor memory device. 11. A single external input signal or one internally created using this input signal so that the data line precharge circuit, sense amplifier, and active restore circuit are driven in synchronization with the word line selection/nonselection switching. 2. The dynamic semiconductor memory device according to claim 1, wherein the dynamic semiconductor memory device is controlled by a group of signals. 12. When writing to a memory cell, the sense amplifier and active restore circuit operate, and the timing of the write gate circuit drive signal is adjusted so that the read signal from the memory cell to the data line is amplified and then drives the write circuit. 2. The dynamic semiconductor memory device according to claim 1, wherein the dynamic semiconductor memory device controls: 13. The device according to item 1, characterized in that the selection and non-selection of the word line and the control of the memory output are controlled by a single external input signal or a group of signals created inside the chip using the same. dynamic semiconductor memory device. 14. Sense amplifier and active restore circuit for amplifying the data line minute signal immediately after reading the memory cell,
2. The dynamic semiconductor memory device according to claim 1, wherein the dynamic semiconductor memory device is driven by a circuit in which bipolar transistors are connected in a Darlington manner to reduce the amplitude of the data line signal after amplification. 15. The dynamic semiconductor memory device according to item 1, wherein the operating voltage of a drive circuit including a bipolar transistor for driving the sense amplifier and the active restore circuit is controlled by an internal power supply circuit including a bipolar transistor. 16. The dynamic semiconductor memory device according to item 1, wherein the operating voltage of a composite gate circuit or a composite driver circuit comprising a bipolar transistor and an MIS transistor is controlled by an internal power supply circuit including a bipolar transistor.