JPH02238720A - Decoder circuit - Google Patents

Abstract

PURPOSE:To attain high speed processing by using a BiCMOS transistor(TR) with a large drive power and less input capacitance for a logical gate. CONSTITUTION:A row decoder circuit 11 and a column decoder circuit 13 consist of 2-stage constitution logic circuits, an output from an input buffer is at first received by a 1st stage logic gate 1, An output from an input buffer is received at first by a 1st stage logic gate 1, the 1st stage logic gate consists of an AND circuit comprising a BiCMOS and each output of each 1st stage logic gate 1 is inputted to an input of a final stage logic gate 2 and the final stage logic gate 2 consists of an AND circuit comprising a BiCMOS with a low input capacitance and high drive power. Thus, even when a fanout number per one gate is increased, a decoder circuit with fast processing is obtained.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デコード回路に係り、特に高集積化に、およ
び高速メモリ装置に適用するに好適なデコード回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a decoding circuit, and particularly to a decoding circuit suitable for high integration and application to high-speed memory devices.

〔従来の技術〕[Conventional technology]

半導体メモリ装置は、たとえば入カバソファ回路、デコ
ーダ回路、メモリセル、センスアップ回路および出力バ
ソファ回路がらなり、このような装置の高速化を図るた
めには、それぞれの回路において高速化を図る必要が生
じる． このうち、前記デコーダ回路は、従来、論理ゲートを３
段あるいは４段に構成したものとして知られている（特
開昭６０−１７００９０号公報参照）． 第２図は従来のデコーダ回路の一例を示す構成図である
．この図において，各ゲートごとに記載したｆ．０およ
び数値は、対応するゲートのファンアウト数を記載した
ものである。A semiconductor memory device consists of, for example, an input bus sofa circuit, a decoder circuit, a memory cell, a sense up circuit, and an output bus sofa circuit, and in order to increase the speed of such a device, it is necessary to increase the speed of each circuit. ．． Among these, the decoder circuit conventionally has three logic gates.
It is known as having a tier or four tier configuration (see Japanese Patent Application Laid-Open No. 170090/1983). Figure 2 is a block diagram showing an example of a conventional decoder circuit. In this figure, f. 0 and the numerical value describe the fan-out number of the corresponding gate.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、上述したようにデコード回路を，３段あるいは
４段の論理ゲートで構成することは、その入力から出力
までの信号伝達に要する時間が多くかかり、半導体メモ
リ装置を全体としてみた場合に高速化の妨たげになって
いたものであった（たとえば、第２図の構成にあっては
、初段入力から最終出力まで、約２　．　４　ｎｓｅｃ
の遅延時間を要した）． それ故、該論理ゲートの段数の低減が種々試みたが、該
段数を減らすことにより、ゲート１個当りのファンアウ
トが増大し、この結果、ゲート１個当りの負荷容量が大
きくなってしまい、かえって遅延時間の増大をもたらす
といった問題を有した。However, as mentioned above, configuring the decoding circuit with three or four stages of logic gates takes a lot of time to transmit the signal from its input to its output, making it difficult to increase the speed of the semiconductor memory device as a whole. (For example, in the configuration shown in Figure 2, the time from the first stage input to the final output is approximately 2.4 nsec.
). Therefore, various attempts have been made to reduce the number of logic gate stages, but by reducing the number of stages, the fanout per gate increases, and as a result, the load capacity per gate increases. On the contrary, there was a problem in that the delay time increased.

したがって，本発明の目的は、このような事情に鑑みて
なされたものであり、高速化を図ることのできるデコー
ダ回路を提供するにある。Therefore, an object of the present invention has been made in view of the above circumstances, and is to provide a decoder circuit that can increase the speed.

〔課題を解決するための手段〕[Means to solve the problem]

このような目的を達成するために、本発明は、基本的に
は，入力部をＭＯＳトランジスタ、出力部をバイポーラ
トランジスタで構成したＭＯＳ、バイポーラ複合回路か
らなる論理ゲートを複数個用いてなり、かつ２段で構成
するようにしたものである。In order to achieve such an object, the present invention basically uses a plurality of logic gates consisting of a MOS transistor whose input section is composed of a MOS transistor and whose output section is composed of a bipolar transistor, and a bipolar composite circuit. It is configured in two stages.

また、このようなデコーダ回路を比較的大容量のメモリ
装置のデコーダ回路部に組み込むようにしたものである
。Furthermore, such a decoder circuit is incorporated into a decoder circuit section of a relatively large capacity memory device.

〔作用〕[Effect]

このように構成したデコーダ回路は、それを構成する論
理ゲートがその入力部にＭＯＳトランジスタを用いてい
ることから入力容量を小さくすることができる．また、
入力容量の小さいＭＯＳトランジスタが必然的に有する
小負荷廓動力を出力部に設けられたバイボーラトランジ
スタによって大負荷駆動力が得られるようにしている．
このため，前記論理ゲートを２段構成とすることができ
、このようにした場合、ファンアウトが増大しても入力
負荷容量が小さいことから、次式から算出される負荷容
量を小さくすることができる。The decoder circuit configured in this manner can have a small input capacitance because the logic gates constituting it use MOS transistors in their input parts. Also,
The small load driving force that a MOS transistor with a small input capacitance necessarily has is made possible to obtain a large load driving force by using a bibolar transistor installed in the output section.
Therefore, the logic gate can have a two-stage configuration, and in this case, even if the fanout increases, the input load capacitance is small, so the load capacitance calculated from the following equation can be reduced. can.

次段ゲート入力総負荷容量 ＝ファンアウトＸ次段ゲート個当りの入力負荷容量そし
て論理ゲートの動作時間は，この次段ゲート入力総負荷
容量に依存することから、高速性が図れるようになる。Next-stage gate input total load capacitance = fanout x input load capacitance per next-stage gate and operation time of the logic gate depend on this next-stage gate input total load capacitance, so high speed can be achieved.

〔実施例〕〔Example〕

以下、本発明に係るデコーダ回路の実施例を図面を用い
て説明する． まず、第３図は本発明に係るデコーダ回路が適用される
半導体メモリ装置を示している。図におイテ、１０−１
．１０−２．１０−Ｍ，１０−Ｍ＋１．１０−Ｍ＋２．
１０−Ｍ＋Ｎは夫々人カバッファ回路であり、夫々の入
力に対して非反転出力と反転出力を有する．１１は行デ
コーダ回路、１２は行ドライバ回路であり，メモリセル
アレイ１５に行アドレスを与える．１３は列デコーダ回
路、１４は列ドライバ回路であり、メモリセルアレイ１
５に列アドレスを与える．メモリセルアレイ１５は２Ｍ
行ＸＺＭ列のメモリセルがマトリクス状に配列される． ここで、前記デコーダ回路１１．１２はそれぞれ人カバ
ッファ回路１０−１．１０−２，・・・・・・１０−Ｍ
＋Ｎからの出力を受けて論理をとり，前記メモリセルア
レイ１５のメモリセルを選択する機能を有する。Embodiments of the decoder circuit according to the present invention will be described below with reference to the drawings. First, FIG. 3 shows a semiconductor memory device to which a decoder circuit according to the present invention is applied. In the figure, 10-1
．． 10-2.10-M, 10-M+1.10-M+2.
10-M+N are individual buffer circuits each having a non-inverting output and an inverting output for each input. 11 is a row decoder circuit, and 12 is a row driver circuit, which provides a row address to the memory cell array 15. 13 is a column decoder circuit, 14 is a column driver circuit, and the memory cell array 1
Give the column address to 5. Memory cell array 15 is 2M
Memory cells in rows and XZM columns are arranged in a matrix. Here, the decoder circuits 11.12 are respectively buffer circuits 10-1, 10-2, . . . 10-M.
It has a function of receiving the output from +N, taking a logic, and selecting a memory cell of the memory cell array 15.

そして、前記デコード回路１１．１２は、第１図（ａ）
に示すように２段構成の論理回路がら構成されている．
同図において、上述の入カバッファからの出力は、まず
、初段論理ゲート１で受けるようになっている，この初
段論理ゲート１はＢ　ｉ　Ｃ　Ｍ　Ｏ　ＳからなるＡＮ
Ｄ回路がらなり、同図では３個からなっている．各初段
論理ゲート１の各出力は最終段論理ゲート２の入力に入
カされるようになっている．この最終段論理ゲート２は
低入力容量、高駆動力からなるＢ　ｉ　Ｃ　Ｍ　Ｏ　Ｓ
のＡＮＤ回路から構成されている。The decoding circuits 11 and 12 are as shown in FIG. 1(a).
As shown in the figure, it consists of a two-stage logic circuit.
In the figure, the output from the input buffer described above is first received by the first stage logic gate 1. This first stage logic gate 1 is an AN consisting of B i C M O
The D circuit consists of three circuits in the figure. Each output of each first-stage logic gate 1 is input to the input of the last-stage logic gate 2. This final stage logic gate 2 is a B i C M O S with low input capacitance and high driving power.
It consists of an AND circuit.

第１図（ｂ）は、第１図（ａ）に示したＢｉＣＭＯＳの
ＡＮＤ回路の具体的な回路図を示したものである．同図
において、電源ＶｃｃがＰチャンネルＭＯＳトランジス
タＰエからなる抵抗を介して、順次ＮチャンネルＭＯＳ
トランジスタＮ１，　Ｎ２，Ｎ，が直列に接続され接地
されている。前記各ＮチャンネルＭＯＳトランジスタＮ
１，　Ｎ．，　Ｎ，の各ゲートには、入力信号ＩＮ，，
ＩＮ，，ＩＮ，が印加されるようになっている．前記Ｐ
チャンネルＭＯＳトランジスタＰ１とＮチャンネルＭＯ
ＳトランジスタＮユとの接続点における出力は、Ｐチャ
ンネルＭＯＳトランジスタＰ２とＮチャンネルＭＯＳト
ランジスタＮ４からなるＣＭＯＳトランジスタの各ゲー
トに入力されるようになっている．この場合における前
記ＰチャンネルＭＯＳトランジスタＰ３のドレインには
前記電源Ｖｃｃが供給されるとともに、ＮチャンネルＭ
ＯＳトランジスタ？４のソースは接地されている．前記
ＣＭＯＳトランジスタの中間接続点における出力は、バ
イポーラトランジスタＢのベースに入力されている。FIG. 1(b) shows a specific circuit diagram of the BiCMOS AND circuit shown in FIG. 1(a). In the figure, a power supply Vcc is sequentially connected to an N-channel MOS transistor via a resistor consisting of a P-channel MOS transistor P.
Transistors N1, N2, and N are connected in series and grounded. Each of the N-channel MOS transistors N
1, N. , N, each gate receives an input signal IN, , N,
IN,,IN, is applied. Said P
Channel MOS transistor P1 and N-channel MO
The output at the connection point with the S transistor N is input to each gate of a CMOS transistor consisting of a P channel MOS transistor P2 and an N channel MOS transistor N4. In this case, the drain of the P-channel MOS transistor P3 is supplied with the power supply Vcc, and the drain of the P-channel MOS transistor P3 is supplied with the power supply Vcc.
OS transistor? The source of 4 is grounded. The output at the intermediate connection point of the CMOS transistor is input to the base of bipolar transistor B.

この場合においけるバイポーラトランジスタＢのコレク
タには前記電源Ｖｃｃが供給されるとともに、エミッタ
はＮチャンネルＭＯＳトランジスタＮｓを介して接地さ
れている．前記ＮチャンネルＭＯＳトランジスタＮ５の
ゲートには、前記ＣＭＯ　Ｓトランジスタのゲートへの
入力が入力されるようになっており、前記バイポーラト
ランジスタＢとＮチャンネルＭＯＳトランジスタＮ，と
の接続点がＬｏｗレベルになった際、速やかに接地電位
まで引き下げる機能を有している．バイポーラトランジ
スタＢとＮチャンネルＭＯＳトランジスタＮ，の接続点
と、電源Ｖｃｃとの間にはＰチャンネルＭＯＳトランジ
スタＰ■が介在され、そのゲートには、前記ＣＭＯＳト
ランジスタの入力が入力されるようになっており、前記
バイポーラトランジスタＢとＮチャンネルＭＯＳトラン
ジスタＮ，との接続点がＨｉ　ｇｈレベルになった際、
速やかに接地電位まで引き上げる機能を有している．こ
のような構成からなるＡＮＤ回路において、Ｐチャンネ
ルＭＯＳトランジスタＰエ，ＮチャンネルＭＯＳトラン
ジスタＮ１，　Ｎ，，　Ｎ３からなる回路を前半部、そ
れ以降のトランジスタからなる回路を後半部とすると、
前半部は低入力容量であるが負荷駆動力が小さい．しか
し後半部においては高負荷郭動力をもつものとなる。In this case, the collector of the bipolar transistor B is supplied with the power supply Vcc, and the emitter is grounded via the N-channel MOS transistor Ns. The input to the gate of the CMOS transistor is input to the gate of the N-channel MOS transistor N5, and the connection point between the bipolar transistor B and the N-channel MOS transistor N is at a low level. It has the function of quickly lowering the potential to ground when A P-channel MOS transistor P is interposed between the connection point between the bipolar transistor B and the N-channel MOS transistor N and the power supply Vcc, and the input of the CMOS transistor is input to its gate. When the connection point between the bipolar transistor B and the N-channel MOS transistor N becomes high level,
It has the ability to quickly raise the potential to ground. In an AND circuit having such a configuration, if the circuit consisting of the P-channel MOS transistor Pe and the N-channel MOS transistors N1, N,, N3 is the first half, and the circuit consisting of the subsequent transistors is the second half, then
The first half has low input capacitance, but the load driving force is small. However, in the latter half, it has high-load extrusion power.

第１図（Ｃ）は第１図（ｂ）と同機能を有するものであ
るが、出力を電源Ｖｃｃに引き上げる回路を省いている
． また、第１図（ｄ）は前記第１図（ｃ）と同機能を有す
るものであるが，出力を接地電位に引き下げる回路を，
特にバイポーラトランジスタを用いたものとしている． 上述したＢｉＣＭＯＳトランジスタからなるＡＮＤ回路
において、第１図（．）に示す初段の任意のゲートに駆
動されなければならない最終段のゲート２の１個あたり
の入力容量は、第１図（ｂ）の回路のＮチャンネルＭＯ
ＳトランジスタＮ１，　Ｎ２，　Ｎ，のいずれか１つの
ゲート容量のみとなる。これらのＮチャンネルＭＯＳト
ランジスタＮ１，　Ｎ，，　Ｎ３は論理がとれ、回路後
半部を動作させ得る程度の電圧振幅が得られればよいの
で、これらＮチャンネルＭＯＳトランジスタのゲートサ
イズは小さいものでもよくなる．このため、ゲート１個
当たりの入力負荷容量を低く押えることができる． 以上説明したことから明らかなように、本発明によるデ
コーダ回路によれば，論理ゲートを、駆動力が大きく、
かつ入力容量の小さいＢ　ｉ　Ｃ　Ｍ　ＯＳトランジス
タを用いていることから、ファンアウトが増大しても負
荷容量を低く押えることができ、したがって高速化を図
るようにすることができるようになる． たとえば、第１図（ｂ）に示す論理ゲートからなる第１
図（ａ）のデコーダ回路では，初段入力から最終段出力
までの遅・延時間は約１　．　９　ｎｓｅｅとなり、従
来の約２　．　４　ｎｓｅｃから比べると大幅な改善が
期待されるようになる。FIG. 1(C) has the same function as FIG. 1(b), but the circuit for pulling up the output to the power supply Vcc is omitted. In addition, Fig. 1(d) has the same function as Fig. 1(c), but the circuit that lowers the output to the ground potential is
In particular, it uses bipolar transistors. In the AND circuit made of the BiCMOS transistors described above, the input capacitance per gate 2 in the final stage, which must be driven by any gate in the first stage shown in FIG. 1(.), is as shown in FIG. 1(b). N-channel MO of the circuit
Only one of the S transistors N1, N2, and N has a gate capacitance. These N-channel MOS transistors N1, N, and N3 only need to have logic and obtain a voltage amplitude sufficient to operate the latter half of the circuit, so the gate size of these N-channel MOS transistors may be small. Therefore, the input load capacity per gate can be kept low. As is clear from the above explanation, according to the decoder circuit according to the present invention, the logic gate can be driven with a large driving force.
In addition, since a B i CMOS transistor with a small input capacitance is used, the load capacitance can be kept low even if the fan-out increases, and therefore the speed can be increased. For example, a first gate consisting of logic gates shown in FIG.
In the decoder circuit shown in Figure (a), the delay time from the first stage input to the final stage output is approximately 1. 9 nsee, which is about 2. A significant improvement is expected compared to 4 nsec.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、ゲート１個当りのファンアウトが増大
しても、高速化を図ったデコーダ回路を提供することが
できるようになる，According to the present invention, even if the fanout per gate increases, it is possible to provide a decoder circuit that achieves high speed.

【図面の簡単な説明】[Brief explanation of drawings]

第１図（ａ）は本発明によるデコーダ回路の一実施例を
示す構成図，第１図（ｂ）は前記デコーダ回路に用いら
れる論理ゲートの一実施例を示す構成図，第１図（ｃ）
および（ｄ）はそれぞれ論理ゲートの他の実施例を示す
構成図、第２図は従来のデコーダ回路の一例を示す構成
図、第３図は半導体メモリ装置の全体を示す構成図であ
る。 ｆ．０．・・・論理ゲートのファンアウト数、Ｐ１〜Ｐ
，・・・ＰチャンネルＭＯＳトランジスタ、Ｎ４〜Ｎ，
・・・ＮチャンネルＭＯＳトランジスタ、Ｂ・・・バイ
ポーラトランジスタ、 ＩＮエ〜ＩＮ，・・・信号入力端子、 ＯＵＴ・・・信号出力端子、 Ｖｃｃ・・・電源端子。FIG. 1(a) is a block diagram showing an embodiment of a decoder circuit according to the present invention, FIG. 1(b) is a block diagram showing an embodiment of a logic gate used in the decoder circuit, and FIG. )
and (d) are block diagrams showing other embodiments of the logic gate, FIG. 2 is a block diagram showing an example of a conventional decoder circuit, and FIG. 3 is a block diagram showing the entire semiconductor memory device. f. 0. ...Number of fan-outs of logic gates, P1 to P
,...P-channel MOS transistor, N4-N,
...N-channel MOS transistor, B...bipolar transistor, IN-IN,...signal input terminal, OUT...signal output terminal, Vcc...power supply terminal.

Claims (1)

【特許請求の範囲】 １、入力部をＭＯＳトランジスタ、出力部をバイポーラ
トランジスタで構成したＭＯＳ、バイポーラ複合回路か
らなる論理ゲートを複数個用いてなり、かつ２段で構成
するようにしたことを特徴とするデコーダ回路。 ２、前記論理ゲートは、電源と接地間に接続され前記電
源側から順次抵抗および一個以上のＭＯＳトランジスタ
からなる直列体と、前記抵抗とＭＯＳトランジスタとの
接続点における出力を受けるＣＭＯＳインバータと、こ
のＣＭＯＳインバータの出力を受けるバイポーラトラン
ジスタと、からなる請求項第１記載のデコーダ回路。 ３、前記抵抗をＭＯＳトランジスタで構成した請求項第
２記載のデコーダ回路。 ４、バイポーラトランジスタはＭＯＳトランジスタを介
して接地され、このＭＯＳトランジスタとの接続点がＬ
ＯＷレベルの際に前記ＭＯＳトランジスタをオンとする
ようにした論理ゲートを備える請求項第２記載のデコー
ダ回路。 ５、ＭＯＳトランジスタをバイポーラトランジスタに置
き換えた請求項第４記載のデコーダ回路。 ６、第１項記載のデコーダ回路が組み込まれた半導体メ
モリ装置。[Scope of Claims] 1. It is characterized by using a plurality of logic gates consisting of MOS and bipolar composite circuits, in which the input section is composed of MOS transistors and the output section is composed of bipolar transistors, and is configured in two stages. decoder circuit. 2. The logic gate includes a series body connected between a power supply and ground and consisting of a resistor and one or more MOS transistors in order from the power supply side, a CMOS inverter receiving an output at a connection point between the resistor and the MOS transistor, and 2. The decoder circuit according to claim 1, further comprising a bipolar transistor receiving the output of the CMOS inverter. 3. The decoder circuit according to claim 2, wherein said resistor is composed of a MOS transistor. 4. The bipolar transistor is grounded via the MOS transistor, and the connection point with this MOS transistor is L.
3. The decoder circuit according to claim 2, further comprising a logic gate configured to turn on said MOS transistor when the MOS transistor is at OW level. 5. The decoder circuit according to claim 4, wherein the MOS transistor is replaced with a bipolar transistor. 6. A semiconductor memory device incorporating the decoder circuit according to item 1.