JPS61170125A - 出力回路 - Google Patents
出力回路Info
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- JPS61170125A JPS61170125A JP60010383A JP1038385A JPS61170125A JP S61170125 A JPS61170125 A JP S61170125A JP 60010383 A JP60010383 A JP 60010383A JP 1038385 A JP1038385 A JP 1038385A JP S61170125 A JPS61170125 A JP S61170125A
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- JP
- Japan
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- output
- signal
- circuit
- inverter circuit
- output terminal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＬＳＩ等の集積回路（ＩＣ）中に設けられる
出力回路、特に集積回路の作動状ｇ（ｂｕｓｙｍｏｄｅ
）および停止状態（ｓｔａｎｄ−ｂｙ ｍｏｄｅ）を認
知させる出力回路に関するものである。
出力回路、特に集積回路の作動状ｇ（ｂｕｓｙｍｏｄｅ
）および停止状態（ｓｔａｎｄ−ｂｙ ｍｏｄｅ）を認
知させる出力回路に関するものである。
（従来の技術）
従来、ＣＰＵ （中央処理装置）に接続されるメモリ回
路等は、ＬＳＩ等の集積回路で構成され、その集積回路
中に設けられる出力回路として、例えばＰ型電界効果ト
ランジスタ（以下、Ｐ ＦＥＴという）とＮ型電界効果
トランジスタ（以Ｆ、Ｎ ＦＥＴという）とを直列接続
したインバータ回路で構成されるものがあった。
路等は、ＬＳＩ等の集積回路で構成され、その集積回路
中に設けられる出力回路として、例えばＰ型電界効果ト
ランジスタ（以下、Ｐ ＦＥＴという）とＮ型電界効果
トランジスタ（以Ｆ、Ｎ ＦＥＴという）とを直列接続
したインバータ回路で構成されるものがあった。
そしてこの種の出力回路には、集積回路１１体がパッケ
ージに収納されることから、端子数等の実装」二のＲ１
）約を受け、作動状態を知らせるとジー用出力端子が設
けられない場合がある。
ージに収納されることから、端子数等の実装」二のＲ１
）約を受け、作動状態を知らせるとジー用出力端子が設
けられない場合がある。
（発明が解決しようとする問題点）
しかしながら、ｊ−記のようなビジー用出力端子のない
出力回路は、これをＣＰＵと接続する場合、ＣＰＵ内で
集積回路のビジ一時間を計算してビジーモードあるいは
スタンノ＼イモーードを判断させ、ス ・タンバイモー
ド時にＣＰＵから集積回路へ制御信号を送出しなければ
ならないため、ＣＰＵに負荷をかけてしまう。即ち、ｃ
ＰＵではビジ一時間の＝１算プログラムが必要となるば
かりか、ビジ一時間の計算中は他の処理ができないため
、ＣＰＵに負担をかけることになり、使用−Ｌ不都合を
生じるという問題点があった。
出力回路は、これをＣＰＵと接続する場合、ＣＰＵ内で
集積回路のビジ一時間を計算してビジーモードあるいは
スタンノ＼イモーードを判断させ、ス ・タンバイモー
ド時にＣＰＵから集積回路へ制御信号を送出しなければ
ならないため、ＣＰＵに負荷をかけてしまう。即ち、ｃ
ＰＵではビジ一時間の＝１算プログラムが必要となるば
かりか、ビジ一時間の計算中は他の処理ができないため
、ＣＰＵに負担をかけることになり、使用−Ｌ不都合を
生じるという問題点があった。
この発明は、前記従来技術が持っていた問題点として、
パンケージの端子数等の実装」−の制約をうけてビジー
用出力端子を設けることができす、これによりＣＰＵに
負荷をかけるという点について解決した出力回路を提供
するものである。
パンケージの端子数等の実装」−の制約をうけてビジー
用出力端子を設けることができす、これによりＣＰＵに
負荷をかけるという点について解決した出力回路を提供
するものである。
（問題点を解決するための手段）
この発明は、前記問題点を解決するために、ＬＳＩ等の
集積回路中に設けられる出力回路において、電源に直列
接続され入力信号がグーえられるＰ ＦＥＴ及びＮ Ｆ
ＥＴを有し、前記入力信号と逆位相でかつ前記電源とほ
ぼ同一・の電圧振幅値を持つ第１の出力信号を出力端子
から送Ｈｉ＋する第１のインバータ回路と、前記電源に
直列接続されたＰ ＦＥＴ及びＮ ＦＥＴを有し、前記
入力信号と逆位相でかつ前記電源の電圧振幅値よりも小
さい電圧振幅値を持つ第２の出カイへ号を前記出力端子
から送出する第２のイン／＜−夕回路と、第１と第２の
電圧レベルを有するＮノ制御信号かり、えられその制御
信号の電圧レベルに応して前記第１の出力信号また゛は
第２の出力信号を切換えて前記出力端子から送出するス
イッチ手段とで構成したものである。
集積回路中に設けられる出力回路において、電源に直列
接続され入力信号がグーえられるＰ ＦＥＴ及びＮ Ｆ
ＥＴを有し、前記入力信号と逆位相でかつ前記電源とほ
ぼ同一・の電圧振幅値を持つ第１の出力信号を出力端子
から送Ｈｉ＋する第１のインバータ回路と、前記電源に
直列接続されたＰ ＦＥＴ及びＮ ＦＥＴを有し、前記
入力信号と逆位相でかつ前記電源の電圧振幅値よりも小
さい電圧振幅値を持つ第２の出カイへ号を前記出力端子
から送出する第２のイン／＜−夕回路と、第１と第２の
電圧レベルを有するＮノ制御信号かり、えられその制御
信号の電圧レベルに応して前記第１の出力信号また゛は
第２の出力信号を切換えて前記出力端子から送出するス
イッチ手段とで構成したものである。
（作 用）
この発明によれば、以」二のように出力回路を構成した
ので、第１と第２のインバータＩ′ｊ！７路の各出力信
号は、制御信号の電圧レベルに応じてスイッチ手段によ
り切換えられ、出力端子から送出される。このため、制
御信号の第１または第２の電圧レベルを、集積回路内部
のビジーモードまたはスタン／ベイモードに置きかえれ
ば、出力端子数を増すことなく、既存の出力端子から前
記二つのモードを含んだ出力信号を送出できる。したが
って、前記問題点を除去できるのである。
ので、第１と第２のインバータＩ′ｊ！７路の各出力信
号は、制御信号の電圧レベルに応じてスイッチ手段によ
り切換えられ、出力端子から送出される。このため、制
御信号の第１または第２の電圧レベルを、集積回路内部
のビジーモードまたはスタン／ベイモードに置きかえれ
ば、出力端子数を増すことなく、既存の出力端子から前
記二つのモードを含んだ出力信号を送出できる。したが
って、前記問題点を除去できるのである。
（￥流側）
第１図はこの発明の第１の実施例を示す出力回路の回路
図である。第１図において、ｌはこの実施例の出力回路
が組込まれる集積回路内部の第１の入力端子、２は回し
く集積回路内部の第２の入力端子、および３は集積回路
から外部へ引出される出力端子であり、第１の入力端子
ｌには集積回路内部のデータ信号（入力信号） Ｖｌが
、第２の入力端子２には集積回路内部のデータ制御信号
（ＵＪＪ御信号） Ｖ２が、それぞれ入力される。
図である。第１図において、ｌはこの実施例の出力回路
が組込まれる集積回路内部の第１の入力端子、２は回し
く集積回路内部の第２の入力端子、および３は集積回路
から外部へ引出される出力端子であり、第１の入力端子
ｌには集積回路内部のデータ信号（入力信号） Ｖｌが
、第２の入力端子２には集積回路内部のデータ制御信号
（ＵＪＪ御信号） Ｖ２が、それぞれ入力される。
第１の入力端子１と出力端子３との間には、第１と第２
のインバータ回路１０．２０が並列接続されている。第
１のインバータ回路１０は、Ｐ ＦＥＴ ＩＩのトレイ
ンとＮ ＦＥＴ １２のトレインを直列接続した構成を
なし、両ＦＥＴＩＩ、＋２のゲートは第１の入力端子ｌ
に、両ＦＥＴＩＩ、＋２のドレインはｌＪｊ力端子３に
、それぞれ接続されている。また、第２のインバータ回
路２０は、Ｐ ＦＥＴ ２＋のドレインとダイオード２
２のアノード、およびこのタイオート２２のカソードと
Ｎ ＦＥＴ ２３のトレインを直列接続した構成をなし
、両ＦＥＴ２１，２３のゲートは第１の入力端子１に、
タイオードのカッ−Ｆは出力端子３に、それぞれ接続さ
れている。
のインバータ回路１０．２０が並列接続されている。第
１のインバータ回路１０は、Ｐ ＦＥＴ ＩＩのトレイ
ンとＮ ＦＥＴ １２のトレインを直列接続した構成を
なし、両ＦＥＴＩＩ、＋２のゲートは第１の入力端子ｌ
に、両ＦＥＴＩＩ、＋２のドレインはｌＪｊ力端子３に
、それぞれ接続されている。また、第２のインバータ回
路２０は、Ｐ ＦＥＴ ２＋のドレインとダイオード２
２のアノード、およびこのタイオート２２のカソードと
Ｎ ＦＥＴ ２３のトレインを直列接続した構成をなし
、両ＦＥＴ２１，２３のゲートは第１の入力端子１に、
タイオードのカッ−Ｆは出力端子３に、それぞれ接続さ
れている。
一方、第１のインバータ回路１０を構成する両ＦＥＴＩ
Ｉ、１２の各ソースには、Ｐ ＦＥＴ３１及びＮ ＦＥ
Ｔ３２の各トレインがそれぞれ接続されている。また、
第２のインバータ回路２０を構成する両ＦＥＴ２１，２
２の各ソースには、Ｐ ＦＥＴ４１及びＮ ＦＥＴ４２
の各トレインがそれぞれ接続されている。そしてＰ Ｆ
ＥＴ３１，４＋のソースには電源電圧ＶＤＤか、Ｎ Ｆ
ＥＴ３２，４２（７） ソースニは電源電圧ＶＳＳがそ
れぞれ印加される。ここで、７ト源電圧ＶＤＤは正の電
圧、ＶＳＳは接地電位とする。さらに、Ｐ ＦＥＴ３１
及びＮ ＦＥＴ４２のゲートは、インバータ５０を介し
て第２の入力端子２に、Ｎ ＦＥＴ３２及びＰ ＦＥＴ
４１のケートは、直接に第２の入力端子２に、それぞ
れ接続されている。
Ｉ、１２の各ソースには、Ｐ ＦＥＴ３１及びＮ ＦＥ
Ｔ３２の各トレインがそれぞれ接続されている。また、
第２のインバータ回路２０を構成する両ＦＥＴ２１，２
２の各ソースには、Ｐ ＦＥＴ４１及びＮ ＦＥＴ４２
の各トレインがそれぞれ接続されている。そしてＰ Ｆ
ＥＴ３１，４＋のソースには電源電圧ＶＤＤか、Ｎ Ｆ
ＥＴ３２，４２（７） ソースニは電源電圧ＶＳＳがそ
れぞれ印加される。ここで、７ト源電圧ＶＤＤは正の電
圧、ＶＳＳは接地電位とする。さらに、Ｐ ＦＥＴ３１
及びＮ ＦＥＴ４２のゲートは、インバータ５０を介し
て第２の入力端子２に、Ｎ ＦＥＴ３２及びＰ ＦＥＴ
４１のケートは、直接に第２の入力端子２に、それぞ
れ接続されている。
なお、Ｐ ＦＥＴ３１及びＮ ＦＥＴ３２により第１の
スイッチ手段、Ｐ ＦＥＴ４１及びＮ ＦＥＴ４により
第２のスイッチ手段をそれぞれ構成している。また、第
１図中、ＶＩＯは第１のインバータ回路１０から出力さ
れる第１の出力信号、Ｖ２Ｏは第２のインバータ回路２
０から出力される第２の出力信号である。
スイッチ手段、Ｐ ＦＥＴ４１及びＮ ＦＥＴ４により
第２のスイッチ手段をそれぞれ構成している。また、第
１図中、ＶＩＯは第１のインバータ回路１０から出力さ
れる第１の出力信号、Ｖ２Ｏは第２のインバータ回路２
０から出力される第２の出力信号である。
以−１−のように構成される出力回路の動作を第２図を
参照しつつ説明する。なお、第２図は第１図の回路各部
の信号波形図である。
参照しつつ説明する。なお、第２図は第１図の回路各部
の信号波形図である。
光す、凍結回路内部のデータ侶号ｖ１が第２図のような
矩形波の場合、”Ｈ” 、”Ｌ’”レベルという２値レ
ベルを持つ制御信号ｖ２が°Ｈ”ルベルの時には、Ｐ
ＦＥＴ３１及びＮ ＦＥＴ３２がオン状態、Ｐ ＦＥＴ
４１及びＮ ＦＥＴ４２がオフ状態となるので、第１の
インバータ回路１０には電源電圧ＶＤＤが印加されるが
、第２のインバータ回路２０には電源電圧ＶＤＤが印加
されない。そのため、Ｐ ＦＥＴＩＩ及びＮ ＦＥＴＩ
２で決定される第１の出力回路ＶＩＯが出力端子３から
出力去れる。ここで、第１の出力信号ＶＩＯは、入力信
号ｖ１と逆位相で、かつ電源電圧ＶＤＤとほぼ同一の振
幅を持つ矩形波である。
矩形波の場合、”Ｈ” 、”Ｌ’”レベルという２値レ
ベルを持つ制御信号ｖ２が°Ｈ”ルベルの時には、Ｐ
ＦＥＴ３１及びＮ ＦＥＴ３２がオン状態、Ｐ ＦＥＴ
４１及びＮ ＦＥＴ４２がオフ状態となるので、第１の
インバータ回路１０には電源電圧ＶＤＤが印加されるが
、第２のインバータ回路２０には電源電圧ＶＤＤが印加
されない。そのため、Ｐ ＦＥＴＩＩ及びＮ ＦＥＴＩ
２で決定される第１の出力回路ＶＩＯが出力端子３から
出力去れる。ここで、第１の出力信号ＶＩＯは、入力信
号ｖ１と逆位相で、かつ電源電圧ＶＤＤとほぼ同一の振
幅を持つ矩形波である。
一方、制御信号ｖ２が゛°Ｌ″レベルの時には、Ｐ Ｆ
ＥＴ ４１及びＮ ＦＥＴ ４２がオン状態、Ｐ ＦＥ
Ｔ ３１及びＮ ＦＥＴ ３２がオフ状態となるので、
第１のインバータ回路１０には電源電圧ＶＤＤの印加が
停止されるが、第２のインバータ回路２０には電源電圧
ＶＤＤが印加される。そのため、Ｐ ＦＥＴ ２１．タ
イオード２２及びＮ ＦＥＴ ２３で決定される第２の
出力信号Ｖ２０が出力端子３から出力される。ここで、
第２の出力信号Ｖ２０は、第１の出力信号ＶＩＯに比べ
てそのＨ”レベルがタイオード２２の電圧降下分だけ低
い矩形波となっている。
ＥＴ ４１及びＮ ＦＥＴ ４２がオン状態、Ｐ ＦＥ
Ｔ ３１及びＮ ＦＥＴ ３２がオフ状態となるので、
第１のインバータ回路１０には電源電圧ＶＤＤの印加が
停止されるが、第２のインバータ回路２０には電源電圧
ＶＤＤが印加される。そのため、Ｐ ＦＥＴ ２１．タ
イオード２２及びＮ ＦＥＴ ２３で決定される第２の
出力信号Ｖ２０が出力端子３から出力される。ここで、
第２の出力信号Ｖ２０は、第１の出力信号ＶＩＯに比べ
てそのＨ”レベルがタイオード２２の電圧降下分だけ低
い矩形波となっている。
従って、以上のように動作する出力回路を集積回路に組
込み、凍結回路内部のビジーモートおよびスタン／へイ
モードを制御信号ｖ２に置きかえれば、ビジーモードま
たはスタンバイモードのいずれかのときに、第１の出力
信号ｖ１０または第２の出力信号Ｖ２０が出力端子３か
ら送出されることになる。このため出力信号ＶＩＯ，Ｖ
２０の電圧レベルを検出することにより、集積回路がビ
ジーモートまたはスタンバイモートのいずれの状態にあ
るかを検知することが可能となる。
込み、凍結回路内部のビジーモートおよびスタン／へイ
モードを制御信号ｖ２に置きかえれば、ビジーモードま
たはスタンバイモードのいずれかのときに、第１の出力
信号ｖ１０または第２の出力信号Ｖ２０が出力端子３か
ら送出されることになる。このため出力信号ＶＩＯ，Ｖ
２０の電圧レベルを検出することにより、集積回路がビ
ジーモートまたはスタンバイモートのいずれの状態にあ
るかを検知することが可能となる。
第３図はこの発明の第２の実施例を示す出力回路の回路
図である。なお、第１図中の要素と同一の要素には同一
の符号が付されている。
図である。なお、第１図中の要素と同一の要素には同一
の符号が付されている。
そしてこの出力回路が第１の実施例と異なる点は、第２
のインバータ回路１２０に設けられたタイオード２２の
アノードを出力端子３に接続すると共に、この出力端子
３に負荷用のＮ ＦＥＴ １２＋を接続したことである
。ここでＮ ＦＥＴ １２１は、ソースとゲートが短絡
されてそこに電源電圧ＶＤＤが印加されると共に、１ζ
レインが出力端子３に接続されている。
のインバータ回路１２０に設けられたタイオード２２の
アノードを出力端子３に接続すると共に、この出力端子
３に負荷用のＮ ＦＥＴ １２＋を接続したことである
。ここでＮ ＦＥＴ １２１は、ソースとゲートが短絡
されてそこに電源電圧ＶＤＤが印加されると共に、１ζ
レインが出力端子３に接続されている。
この出力回路の動作は、第３図の回路各部の信号波形図
である第４図に示すように、制御信号ｖ２が°°Ｌルベ
ルの時、オン状態のＰ ＦＥＴ４１及びＮ ＦＥＴ４２
を介して電源電圧ＶＤＤが第２のインバータ回路１２０
に印加される。すると、Ｐ ＦＥＴ２＋、タイオード２
２、Ｎ ＦＥＴ２３及びＮ ＦＥＴ１２１で決定される
出力信号ｖ１２０はが出力端イ３から送出さりる。つま
り出力信号Ｖ１２０は、第２のインバータ回路１２０の
出力信号のうち、“Ｌ”レベルが抵抗素子として１１
＜ Ｎ ＦＥＴ１２＋により少し持ち上げられた波形と
なる。そのため、出力端子３からは、制御信号Ｖ２の°
Ｈ′” 、”Ｌ”レベルに応じて振幅値の異なる２種類
の出力信号ＶＩＯ，ＶＩ２０が送出されることになる。
である第４図に示すように、制御信号ｖ２が°°Ｌルベ
ルの時、オン状態のＰ ＦＥＴ４１及びＮ ＦＥＴ４２
を介して電源電圧ＶＤＤが第２のインバータ回路１２０
に印加される。すると、Ｐ ＦＥＴ２＋、タイオード２
２、Ｎ ＦＥＴ２３及びＮ ＦＥＴ１２１で決定される
出力信号ｖ１２０はが出力端イ３から送出さりる。つま
り出力信号Ｖ１２０は、第２のインバータ回路１２０の
出力信号のうち、“Ｌ”レベルが抵抗素子として１１
＜ Ｎ ＦＥＴ１２＋により少し持ち上げられた波形と
なる。そのため、出力端子３からは、制御信号Ｖ２の°
Ｈ′” 、”Ｌ”レベルに応じて振幅値の異なる２種類
の出力信号ＶＩＯ，ＶＩ２０が送出されることになる。
したがって第１の実施例と同様の効果を奏する。
なお、」−記第１．第２の実施例において、第２のイン
バータ回路２０，１２０から出力される信号の振幅値を
変える手段として、タイオード２２やＮ ＦＥＴ１２１
を用いたが、この発明ではこれらに限定されず、その他
、種々の変形が可能である。
バータ回路２０，１２０から出力される信号の振幅値を
変える手段として、タイオード２２やＮ ＦＥＴ１２１
を用いたが、この発明ではこれらに限定されず、その他
、種々の変形が可能である。
例えば、第５図（ａ）のような抵抗１２２、あるいは第
５図（ｂ）のようなＰ ＦＥＴタイオード１２３を。
５図（ｂ）のようなＰ ＦＥＴタイオード１２３を。
第１図中のタイオード２２と置き代えたり、または第５
図（Ｃ）のようなＮ ＦＥＴタイオード１２４を、第３
図中のタイオード２２と置き代えても、に記第１．第２
の実施例と同様の作用φ効果を有する。
図（Ｃ）のようなＮ ＦＥＴタイオード１２４を、第３
図中のタイオード２２と置き代えても、に記第１．第２
の実施例と同様の作用φ効果を有する。
第６図は、この発明の出力回路を内蔵だ集積回路の応用
例を示すものである。第６図において、２００はこの発
明の出力回路を組込んだメモリ回路等の集積回路、２０
１は集積回路２００を制御するＧＰＵ２０＋、および２
０２はコンパレータ等で電圧レベルを検出するセンス回
路２０２である。そして集積回路２００内に組込まれた
出力回路の出力端子３から、第２図および第４図に示す
ような１１１力信号ＶＩＯ，Ｖ２０あるいはＶ１２０が
センス回路２０２へ送出されると、センス回路２０２は
出力信号ＶＩＯ，Ｖ２０あるいはＶ１２０のレベル変化
を検出してビジー信号ｖ２０２をＣＰＵ２０１に与える
。これによりＣＰＵ２０１は集積口路２００がビジーモ
ートにあることを検知し、ｆｌＪ制御信号ｖ２０１を集
積回路２００に与えることが可能となる。このように、
この発明の出力回路を用いれば、集積回路２００とＣＰ
Ｕ２０１のインターフェースが簡単となり、しかもＣＰ
Ｕ２０ ］の負荷を軽減できる。
例を示すものである。第６図において、２００はこの発
明の出力回路を組込んだメモリ回路等の集積回路、２０
１は集積回路２００を制御するＧＰＵ２０＋、および２
０２はコンパレータ等で電圧レベルを検出するセンス回
路２０２である。そして集積回路２００内に組込まれた
出力回路の出力端子３から、第２図および第４図に示す
ような１１１力信号ＶＩＯ，Ｖ２０あるいはＶ１２０が
センス回路２０２へ送出されると、センス回路２０２は
出力信号ＶＩＯ，Ｖ２０あるいはＶ１２０のレベル変化
を検出してビジー信号ｖ２０２をＣＰＵ２０１に与える
。これによりＣＰＵ２０１は集積口路２００がビジーモ
ートにあることを検知し、ｆｌＪ制御信号ｖ２０１を集
積回路２００に与えることが可能となる。このように、
この発明の出力回路を用いれば、集積回路２００とＣＰ
Ｕ２０１のインターフェースが簡単となり、しかもＣＰ
Ｕ２０ ］の負荷を軽減できる。
（発明の効果）
以上詳細に説明したように、この発明によれば、第１と
第２のインバータ回路の出力信号をスイッチ手段で切り
換えて出力端子から送出するようにしたので、出力端子
を増すことなく、既存の出力端子から二つの電圧モード
を含んだ出力信号を送出できる。したがってこの発明の
出力回路を集積回路に組込めば、この集積回路を制御す
るＣＰＵ等の負荷を軽減できる。
第２のインバータ回路の出力信号をスイッチ手段で切り
換えて出力端子から送出するようにしたので、出力端子
を増すことなく、既存の出力端子から二つの電圧モード
を含んだ出力信号を送出できる。したがってこの発明の
出力回路を集積回路に組込めば、この集積回路を制御す
るＣＰＵ等の負荷を軽減できる。
第１図はこの発明の第１の実施例を示す出力回路の回路
図、第２図は第１図の回路各部の信号波形図、第３図は
この発明の第２の実施例を示す出力回路の回路図、第４
図は第３図の回路各部の信号波形図、第５図（ａ）、（
ｂ）、（ｃ）はこの発明の変形例を示す図、第６図はこ
の発明の出力回路を内蔵した集積回路の応用例を示す図
である。 ３・・・・・・出力端子、１０・・・・・第１のインバ
ータ回路、２０，１２０・・・・・・第２のインバータ
回路、３１．３２・・・・・・第１のスイッチ手段、４
１．４２・・・・・・第２のスイッチ手段、Ｖｌ・・・
・・・データ信号（入力信号）、ｖ２・・・・・・制御
信号、ＶＩＯ・・・・・・第１のインバータ回路の出力
信号、Ｖ２Ｏ・・・・・・第２のインバータ回路の出力
信号、ＶＤＤ、ＶＳＳ・・・・・・電源電圧。 出願人代理人 柿 木 恭 成１４つ ＜ ＋４−）１ 第５図 （の （ｂ）（の 第６図
図、第２図は第１図の回路各部の信号波形図、第３図は
この発明の第２の実施例を示す出力回路の回路図、第４
図は第３図の回路各部の信号波形図、第５図（ａ）、（
ｂ）、（ｃ）はこの発明の変形例を示す図、第６図はこ
の発明の出力回路を内蔵した集積回路の応用例を示す図
である。 ３・・・・・・出力端子、１０・・・・・第１のインバ
ータ回路、２０，１２０・・・・・・第２のインバータ
回路、３１．３２・・・・・・第１のスイッチ手段、４
１．４２・・・・・・第２のスイッチ手段、Ｖｌ・・・
・・・データ信号（入力信号）、ｖ２・・・・・・制御
信号、ＶＩＯ・・・・・・第１のインバータ回路の出力
信号、Ｖ２Ｏ・・・・・・第２のインバータ回路の出力
信号、ＶＤＤ、ＶＳＳ・・・・・・電源電圧。 出願人代理人 柿 木 恭 成１４つ ＜ ＋４−）１ 第５図 （の （ｂ）（の 第６図
Claims (1)
- 【特許請求の範囲】 １、電源に直列接続され入力信号が与えられるＰ型電界
効果トランジスタ及びＮ型電界効果トランジスタを有し
、前記入力信号と逆位相でかつ前記電源とほぼ同一の電
圧振幅値を持つ 第１の出力信号を出力端子から送出する第１のインバー
タ回路と、前記電源に直列接続されたＰ型電界効果トラ
ンジスタ及びＮ型電界効果トランジスタを有し、前記入
力信号と逆位相でかつ前記電源の電圧振幅値よりも小さ
い電圧振幅値を持つ第２の出力信号を前記出力端子から
送出する第２のインバータ回路と、第１と第２の電圧レ
ベルを有する制御信号が与えられその制御信号の電圧レ
ベルに応じて前記第１の出力信号または第２の出力信号
を切換えて前記出力端子から送出するスイッチ手段とを
備えた出力回路。 ２、前記スイッチ手段は、前記制御信号の第１の電圧レ
ベルに基づいて前記電源と前記第１のインバータ回路と
の間を入・切する第１のスイッチ手段と、前記制御信号
の第２の電圧レベルに基づいて前記電源と前記第２のイ
ンバータ回路との間を入・切する第２のスイッチ手段と
で構成した特許請求の範囲第１項記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010383A JPS61170125A (ja) | 1985-01-23 | 1985-01-23 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010383A JPS61170125A (ja) | 1985-01-23 | 1985-01-23 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170125A true JPS61170125A (ja) | 1986-07-31 |
Family
ID=11748600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010383A Pending JPS61170125A (ja) | 1985-01-23 | 1985-01-23 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170125A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147419A (ja) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | レベル変換器 |
-
1985
- 1985-01-23 JP JP60010383A patent/JPS61170125A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147419A (ja) * | 1989-10-26 | 1991-06-24 | Samsung Electron Co Ltd | レベル変換器 |
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