JPS61168041A - Arithmetic logic circuit - Google Patents
Arithmetic logic circuitInfo
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- JPS61168041A JPS61168041A JP944085A JP944085A JPS61168041A JP S61168041 A JPS61168041 A JP S61168041A JP 944085 A JP944085 A JP 944085A JP 944085 A JP944085 A JP 944085A JP S61168041 A JPS61168041 A JP S61168041A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
- G06F7/503—Half or full adders, i.e. basic adder cells for one denomination using carry switching, i.e. the incoming carry being connected directly, or only via an inverter, to the carry output under control of a carry propagate signal
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- G—PHYSICS
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- G06F2207/3804—Details
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Abstract
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は算術論理演算回路に関するものである。[Detailed description of the invention] (Industrial application field) The present invention relates to an arithmetic logic circuit.
（従来の技術）
第２図は従来の算術論理演算回路の！ピット分（第ｎビ
ット目）の回路の一例である。第３図は、ｆｆ１２図に
示す回路の真理値表である。第２図においてクロックφ
２の期間、Ｎチャンネル型トランジスター２ａ、２ｂは
ＯＮ（導通）し、点２Ｒ，。(Prior art) Figure 2 shows a conventional arithmetic and logic circuit! This is an example of a circuit for pits (n-th bit). FIG. 3 is a truth table of the circuit shown in FIG. ff12. In Figure 2, the clock φ
During the period 2, the N-channel transistors 2a and 2b are turned on (conducting), and the point 2R.
２Ｓはディスチャージされ％ １Ｌ”レベル（低しベル
）になる。また点２ＱけＰチャンネル型トラ／シスター
ＺｅがＯＮし、点２Ｑはグリチャージサレ、”Ｈ”レベ
ル（高レベル）となる。続くクロックロ！（クロックφ
宜の逆相クロック）の期間に加算結果Ａｎ ｆｆ） Ｂ
ｎ 、及びそれによって生じる桁上げ八〇−Ｂｎが入力
される。その結果、＠３図に示す真理値表に従い、和Ｓ
ｎ及び次段への晴上げＣｎが定まる。例えば第ｎビット
目の演算数Ａｎ＝１．Ｂｎ＝０及び前段からのキャリー
Ｃｎ−１＝０であるとすると
Ａｎ■Ｂｎ＝＝１ｅＯ＝１．ＡｎｓＢｎ＝１ ＠０＝＝
０となりプ４Ｒは”Ｈ”レベル、点２ＳＵ”Ｌ”レベル
となる。（クロ、フグ２の期間、Ｎチャンネル型トラン
ジスターｚａ、２１）はＯＦＦ ） ｌ、かして、Ｎチ
ャンネル型トランジスター２ｄはＯＦＦとなる。また１
点２Ｔは点２Ｈのインバーター２ｃＫよる反転出力によ
ｊ７、”Ｌ”レベルとなり、さらにインバーター２ｊに
より反転されトランスファーゲー）２ｆ、２ＫをＯＮさ
せる。この結果８ｎにはＣｎ−１と同一値が、またＡ点
はプリチャージされていた電荷は前段からのキャリー出
力Ｃｎ−５Ｈよって打ち消され＠Ｌ”レベルとなる。2S is discharged and becomes %1L" level (low level). Also, point 2Q P channel type tiger/sister Ze is turned ON, and point 2Q is discharged and becomes "H" level (high level). Continued Clockro! (Clockφ
The addition result An ff) B
n, and the resulting carry 80-Bn are entered. As a result, according to the truth table shown in Figure @3, the sum S
n and the rise Cn to the next stage are determined. For example, the n-th bit arithmetic number An=1. If Bn=0 and the carry from the previous stage Cn-1=0, An■Bn==1eO=1. AnsBn=1 @0==
0, P4R becomes "H" level, and point 2SU becomes "L" level. (During the period of black and pufferfish 2, the N-channel transistor za, 21) is OFF) l, Therefore, the N-channel transistor 2d is OFF. Also 1
The point 2T becomes the "L" level j7 due to the inverted output from the inverter 2cK at the point 2H, and is further inverted by the inverter 2j, turning on the transfer gates 2f and 2K. As a result, 8n has the same value as Cn-1, and the precharged charge at point A is canceled by the carry output Cn-5H from the previous stage and becomes @L'' level.
即ちＳｎ ＝Ｃｎ −ｓ 、 Ｃｎ ＝Ｃｎ−ｔとな
る０これは第３図の真理値表の３Ｃの場合に相当する。That is, Sn = Cn -s, Cn = Cn - t. This corresponds to case 3C in the truth table of FIG.
なお、Ａｎ＝１ ＠Ｂｎ＝０．Ｃｎ−１＝１の時ももに
＠Ｈ”レベルとなる。Note that An=1 @Bn=0. When Cn-1=1, the thigh becomes @H'' level.
また第３図の３ｂの場合、すなわちＡｎ＝０゜Ｂｎ＝１
の時も８ｎ＝Ｃｎ ｔ 、Ｃｎ＝Ｃｎ−ｔとなる。In addition, in the case of 3b in Fig. 3, that is, An=0°Bn=1
Also when , 8n=Cnt and Cn=Cn-t.
第３図の３ａの場合、すなわちＡｎ ＝ Ｂｎ ＝ Ｏ
の時は、クロック〆鵞の期間で、加算結果Ａｎ■Ｂｎ
＝Ｃなので点２Ｔは＠Ｈ＃レベルとなりトランスファー
ゲート２ｆ、２ＫがＯＦＦ、）ランスファーグー）２ｉ
がＯＮとなり、桁上げＡ１１１Ｂｎ＝０なのでＮチャン
ネル型トランジスタ２ｄはＯＦＦとなる。従って桁上げ
Ｃｎは＠Ｈ”レベル、和８ｎはキャリーＣｎ ｔのイ
ンバータ２ｇ、２ｈ、２１を経由した信号、つまりキャ
リーＣｎ−１の逆相となる。第３図の３ｄの場合、すな
わち八〇＝Ｂｎ＝１の時は、５ｎ＝Ｃｎ ｔ、Ｃｎ＝
０となる。In the case of 3a in Fig. 3, that is, An = Bn = O
When , the addition result An■Bn is in the clock closing period.
=C, so point 2T becomes @H# level, transfer gates 2f and 2K are OFF, ) Lance Fargo) 2i
is turned on, and the carry A111Bn=0, so the N-channel transistor 2d is turned off. Therefore, the carry Cn is @H'' level, and the sum 8n is a signal passed through the inverters 2g, 2h, and 21 of the carry Cnt, that is, the opposite phase of the carry Cn-1.In the case of 3d in FIG. When =Bn=1, 5n=Cnt, Cn=
It becomes 0.
（発明が解決しようとする問題点）
上述した従来の算術論理演算回路では、ビット数が多く
なると第３図の３ｂ、３ｃの場合に最下位のビットから
最上位のビットへのキャリーの伝播が、次段の肩、ｉＱ
に相当する部分の電荷を次々にディスチャージすること
によって伝わりてい〈為に長い時間を必要とした。即ち
−２の期間として長時間を要し、クロック周波数を上げ
て高速動作することができないという欠点があった。(Problem to be Solved by the Invention) In the conventional arithmetic and logic operation circuit described above, when the number of bits increases, carry propagation from the least significant bit to the most significant bit occurs in cases 3b and 3c in FIG. , next shoulder, iQ
It was transmitted by successively discharging the charges corresponding to , which required a long time. That is, it takes a long time as a period of -2, and there is a drawback that high-speed operation cannot be achieved by increasing the clock frequency.
本発明の目的は、ビ７ット数が増加しても、最下位から
最上位へのキャリーの伝播を速くすることができる算術
論理演算回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an arithmetic and logic operation circuit that can speed up carry propagation from the lowest to the highest even if the number of bits increases.
（問題点を解決するための手段）
本発明は、演算クロックの逆相時にキャリー伝播ライン
がグリチャージされる算術論理演算回路において、６帝
の演算による桁上げ信号がゲートにソースが地気に接続
された第１のＮチャンネル型トランジスターと、ドレイ
ンが電源にゲートが演算クロックベ接続されたＭ２のＰ
チャンネル型トランジスターと、ソースが第１のＮチャ
ンネル型トランジスターのドレインにドレインが第２０
Ｐｆヤンネル型トランジスターのソースにゲートが電源
に接続された第３のＮチャンネル型トランジスターと、
ソースが地気罠ドレインがキャリー伝播ラインに接続さ
れた第４のＮチャンネル型トランジスターと、ドレイン
が電源にゲートが演算クロックの逆相に接続された第５
のＰチャンネル型トランジスターと、ソースが第４のＮ
チャンネル型トランジスターのゲートにゲートが第２の
Ｐチャンネル型トランジスターのソースにドレインが第
５のＰチャンネル型トランジスターのソースに接続され
た第６のＰチャンネル型トランジスターと、ドレインが
第６のトランジスタのソースにゲートが演算クロックの
逆相にソースが地気に接続された第７のＮチャンネル型
トランジスタとを含んで構成される。(Means for Solving the Problems) The present invention provides an arithmetic logic operation circuit in which a carry propagation line is recharged when an operation clock has an opposite phase, in which a carry signal from six operations is sent to the gate and the source is connected to the ground. The connected first N-channel transistor and the M2 P transistor whose drain is connected to the power supply and whose gate is connected to the operation clock
a channel type transistor, and the source is the drain of the first N-channel transistor, and the drain is the drain of the twentieth
a third N-channel transistor whose gate is connected to a power supply to the source of the Pf Jannel transistor;
A fourth N-channel transistor whose source is connected to the carry propagation line, and a fifth transistor whose drain is connected to the power supply and whose gate is connected to the opposite phase of the calculation clock.
a P-channel transistor whose source is a fourth N
a sixth P-channel transistor whose gate is connected to the source of the second P-channel transistor and whose drain is connected to the source of the fifth P-channel transistor, and whose drain is connected to the source of the sixth transistor; and a seventh N-channel transistor whose gate is in the opposite phase of the calculation clock and whose source is connected to ground.
（実施例） 次に本発明の実施例を図面を参照して説明する。(Example) Next, embodiments of the present invention will be described with reference to the drawings.
第１図には本発明の一実施例の回路図で、クロックφ！
の期間Ｎチャンネル型トランジスターｌａ、ｌｂはＯＮ
（、、点ＩＲ及び点Ｉｓはディスチャージされ （ｔ
ＵＪｎレベルになるｏしかして、Ｎチャンネル型トラン
ジスター１ｄけＯＦ Ｆ Ｌ、Ｐ−ｙヤンネル型トラン
ジスター１ｅはＯＮＬ、Ｎチャンネル型トランジスター
１ｍはゲートが電源に吊られている為に、点〕σは電源
電位から１段落ちの電位にグリチャージされる０なおＮ
チャンネル型トランジスターＩＷけＯＮ、Ｎチャンネル
型トランジスタＩＰはＯＦＦしている。次の演算期間へ
に第ｎ段目の前段からのキャリーがあり、即ちＣｎ−ｚ
＝０で、かつ第ｎ段目のビットの論理和か１．即ちＡｎ
（９Ｂｎ＝ １ 、 Ａｎ ＠ Ｂｎ ＝Ｑ （第３図
における３ｂ、３ｃの場合）の時、トランスファーゲー
ト１ｆはＯＮし、前段からのキャリーＣｎ−５が伝播さ
れる。FIG. 1 is a circuit diagram of an embodiment of the present invention, in which the clock φ!
N-channel transistors la and lb are ON during the period
(,, point IR and point Is are discharged (t
It becomes UJn level. Therefore, the N-channel transistor 1d is OF F L, P-y Jannel type transistor 1e is ONL, and the gate of N-channel transistor 1m is suspended from the power supply, so the point] σ is the power supply. 0N, which is charged to a potential one step lower than the potential.
Channel type transistor IW is ON, and N channel type transistor IP is OFF. There is a carry from the previous stage of the n-th stage to the next calculation period, that is, Cn-z
= 0 and the logical sum of the nth stage bits or 1. That is, An
When (9Bn=1, An@Bn=Q (cases 3b and 3c in FIG. 3), the transfer gate 1f is turned on and the carry Cn-5 from the previous stage is propagated.
点ｌＱ−はφ：の期間“Ｈ”レベルにグリチャージされ
ている為、前段のキャリーが次段へ伝わる為には点ＩＧ
Ｌが早急に″Ｌ”レベルにならなければならない。本発
明においては点１０の電位が少しでも下がれば、点１ｖ
の電位はＮチャンネルトランジスター１ｍによって９点
ｌαの電位の一段落ちの電位となる。（ｌｘの期間はＰ
チャンネル型トランジスター１ｅは０ＦＦ）そこで１点
ＩＶの電位がＰチャンネル型トランジスター１０の入力
レベルより小さくなれば、このトランジスターＢｏＮＬ
１．＋２５． ｐｖ期間Ｐチャンネル型トランジスター
１０はＯＮしているから点１（ＪｔＪ：″Ｈ”レベルと
なり、Ｎチャンネル型トランジスターＩＰはＯＮする。Since point lQ- is charged to the "H" level during the period of φ:, in order for the previous stage's carry to be transmitted to the next stage, point IG
L must reach the "L" level as soon as possible. In the present invention, if the potential at point 10 drops even a little, then point 1v
The potential at 9 points lα becomes one stage lower than the potential at 9 points lα by the N-channel transistor 1m. (The period of lx is P
(The channel type transistor 1e is 0FF) Therefore, if the potential of one point IV becomes smaller than the input level of the P channel type transistor 10, this transistor BoNL
1. +25. Since the P-channel transistor 10 is ON during the pv period, the point 1 (JtJ: "H" level) is reached, and the N-channel transistor IP is ON.
このために点１０の電位は急激に下がる。その電位の変
化が前述の動作を繰り返し、さらに点１αの電位を下げ
ようとする。即ち点ＩＱの電位は
１ ｍ−＋ ｌ ｎ−＋ｌ ｐ
のトランジスターの動作により正帰還を起こし、点１α
の電位は“Ｌ”レベルへと急速に変化する〇（発明の効
果）
以上説明したように本発明は、キャリー伝播ラインに各
ビット毎にディスチャージを速める回路を追加すること
により、最下位ビットから最上位ビットへのキャリーの
伝播を速めることができる効果がある。Therefore, the potential at point 10 drops rapidly. The change in potential repeats the above-described operation and attempts to further lower the potential at point 1α. That is, the potential at point IQ causes positive feedback due to the operation of the transistor 1 m-+l n-+l p, and the potential at point 1α
〇(Effects of the Invention) As explained above, the present invention adds a circuit to the carry propagation line to speed up the discharge for each bit. This has the effect of speeding up the propagation of carry to the most significant bit.
第１図は本発明の一実施例を示す回路図、第２図は従来
の算術論理演算回路を示す回路図、第３図は第２図に示
す算術演算回路の真理直衣である。
１ ａ、ｉｂ、ｌｄ、１ｍ、１ ｐｅ ２ａ、２ｂ。
２ｄ・・・・・・Ｎチャンネル型トランジスター、１ｅ
。
Ｉｎ、ｔｏ、２ｅ・・・・・・Ｐチャンネル型トランジ
スター、ｌｃ、１ｇ、１ｈ＊ Ｉｊ、ＩＩ、２ｃ。
２ｇ、２ｈ、２ｊ、２１・・・・・・インバーター、ｉ
ｆ。
ｌｋ、ｌｉ、２ｆ、２に、２ｉ・・・・・・トランスフ
ァーゲート。
Ａｎ＠ｉｎ １４ｐｔ・１５ｎ半 ＩＴ
ＥＪFIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a conventional arithmetic logic circuit, and FIG. 3 is a schematic diagram of the arithmetic logic circuit shown in FIG. 1 a, ib, ld, 1 m, 1 pe 2a, 2b. 2d...N-channel transistor, 1e
. In, to, 2e...P-channel transistor, lc, 1g, 1h* Ij, II, 2c. 2g, 2h, 2j, 21... Inverter, i
f. lk, li, 2f, 2, 2i...transfer gate. An@in 14pt/15n and a half IT
E.J.
Claims (1)
ージされる算術論理演算回路において、各桁の演算によ
る桁上げ信号がゲートにソースが地気に接続された第１
のＮチャンネル型トランジスターと、ドレインが電源に
ゲートが演算クロックに接続された第２のＰチャンネル
型トランジスターと、ソースが第１のＮチャンネル型ト
ランジスターのドレインにドレインが第２のＰチャンネ
ル型トランジスターのソースにゲートが電源に接続され
た第３のＮチャンネル型トランジスターと、ソースが地
気にドレインがキャリー伝播ラインに接続された第４の
Ｎチャンネル型トランジスターと、ドレインが電源にゲ
ートが演算クロックの逆相に接続された第５のＰチャン
ネル型トランジスターと、ソースが第４のＮチャンネル
型トランジスターのゲートにゲートが第２のＰチャンネ
ル型トランジスターのソースにドレインが第５のＰチャ
ンネル型トランジスターのソースに接続された第６のＰ
チャンネル型トランジスターと、ドレインが第６のトラ
ンジスターのソースにゲートが演算クロックの逆相にソ
ースが地気に接続された第７のＮチャンネル型トランジ
スタとを含むことを特徴とする算術論理演算回路。In an arithmetic logic operation circuit in which the carry propagation line is precharged when the operation clock is in reverse phase, the carry signal from the operation of each digit is connected to the first circuit whose gate is connected to the ground and whose source is connected to ground.
a second P-channel transistor whose drain is connected to a power supply and whose gate is connected to an arithmetic clock; and whose source is the drain of the first N-channel transistor and whose drain is connected to the second P-channel transistor. A third N-channel transistor whose source and gate are connected to the power supply, a fourth N-channel transistor whose source is connected to ground and whose drain is connected to the carry propagation line, and whose drain is connected to the power supply and whose gate is connected to the calculation clock. a fifth P-channel transistor connected in opposite phase; the source is the gate of the fourth N-channel transistor; the gate is the source of the second P-channel transistor; and the drain is the source of the fifth P-channel transistor 6th P connected to
An arithmetic and logic operation circuit comprising: a channel type transistor; and a seventh N-channel type transistor whose drain is connected to the source of a sixth transistor, whose gate is connected to the opposite phase of an operation clock, and whose source is connected to ground.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP944085A JPS61168041A (en) | 1985-01-22 | 1985-01-22 | Arithmetic logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP944085A JPS61168041A (en) | 1985-01-22 | 1985-01-22 | Arithmetic logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168041A true JPS61168041A (en) | 1986-07-29 |
Family
ID=11720363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP944085A Pending JPS61168041A (en) | 1985-01-22 | 1985-01-22 | Arithmetic logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168041A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111325A (en) * | 1985-07-12 | 1987-05-22 | Mitsubishi Electric Corp | Manchester type carry transmitting circuit |
-
1985
- 1985-01-22 JP JP944085A patent/JPS61168041A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62111325A (en) * | 1985-07-12 | 1987-05-22 | Mitsubishi Electric Corp | Manchester type carry transmitting circuit |
| JPH0457020B2 (en) * | 1985-07-12 | 1992-09-10 | Mitsubishi Electric Corp |
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