JPS61165156A - Storage key controlling system - Google Patents
Storage key controlling systemInfo
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- JPS61165156A JPS61165156A JP59272451A JP27245184A JPS61165156A JP S61165156 A JPS61165156 A JP S61165156A JP 59272451 A JP59272451 A JP 59272451A JP 27245184 A JP27245184 A JP 27245184A JP S61165156 A JPS61165156 A JP S61165156A
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- address
- storage key
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- key
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システムの主記憶装置等に対して設けら
れる記憶キーへのアクセスを制御するための方式に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for controlling access to a storage key provided in a main storage device or the like of a computer system.
計算機システムの主記憶装置等の記憶領域の管理情報と
して、記憶領域を通常一定の大きさに分割した、記憶ブ
ロックごとに対して記憶キーを設けることが一般に行わ
れている。2. Description of the Related Art As management information for a storage area such as a main storage device of a computer system, a storage key is generally provided for each storage block in which the storage area is usually divided into fixed sizes.
各記憶キーは公知のように、通常大別して２部分からな
り、第１の部分は対応する記憶ブロックに対するアクセ
スを制御するための情報で、例えばキーと読み出し禁止
ビットからなる。As is well known, each storage key is generally divided into two parts, and the first part is information for controlling access to the corresponding storage block, for example, a key and a read inhibit bit.
又、記憶キーの第２の部分は、いわゆる仮想記憶方式を
使用する場合等の、記憶ブロック（いわゆるページ）の
置換制御等のための情報で、例えば参照ビットと変更ビ
ットからなる。The second part of the storage key is information for controlling the replacement of storage blocks (so-called pages) when using a so-called virtual storage system, and includes, for example, reference bits and change bits.
これらの記憶キー、特にその中の上記第２部分は、対応
記憶領域にアクセスがあるごとに、少なくとも一方の書
き込みを要するので、計算機システムの性能上、比較的
高速のアクセスが必要とされる。Since at least one of these storage keys, particularly the second portion thereof, must be written every time the corresponding storage area is accessed, relatively high-speed access is required in terms of computer system performance.
第２図は計算機システムの構成の一例を示すブロック図
である。FIG. 2 is a block diagram showing an example of the configuration of a computer system.
システムは記憶制御装置（以下においてＭＣＵという）
１１に主記憶装置（ＭＳＵ）１２、中央処理装置（ＣＰ
Ｕ）１３、チャネル制御装置（ＣＩ（Ｐ）１４等を接続
して構成される。The system is a storage control unit (hereinafter referred to as MCU)
11, main storage unit (MSU) 12, central processing unit (CP)
It is configured by connecting U) 13, channel control device (CI(P) 14, etc.).
ＭＣＵＩＩは中央処理装置１３、チャネル制御装置１４
等からの主記憶アクセス要求を受は付けて、指定の上記
１．ａアドレスを後記のように変換して、主記憶装置１
２の１つへのアクセスを制御する。MCUII is a central processing unit 13, a channel control unit 14
etc., and performs the specified 1. above. Convert the a address as described below and store it in main memory 1.
Control access to one of 2.
又、指定の主記憶アドレスを使ってキー記憶部１６にア
クセスし、キー記１ａ部１６に保持する、該当記憶ブロ
ックの参照ビットを１“にし、又書き込みの場合は変更
ビットも１”にする。Also, access the key storage section 16 using the specified main memory address, set the reference bit of the corresponding memory block held in the key record 1a section 16 to 1", and also set the change bit to 1" in the case of writing. .
各主記憶装置１２は、システ１、の所要記憶容量に応じ
て、構成に融通性を持たせる等のために、例えば８ＭＢ
（メガバイト）〜３２ＭＢ程度の大きさの記１＃セグメ
ントに分割され、例えば４個までの所要数の記憶セグメ
ントで１主記憶装置を構成することができる。Each main storage device 12 has a storage capacity of, for example, 8 MB, depending on the required storage capacity of the system 1, in order to provide flexibility in the configuration.
(megabytes) to 32 MB in size, and one main storage device can be configured with a required number of storage segments, for example up to 4.
各記憶セグメントは、それぞれ連続した記憶アドレスを
持つが、構成の自由度を高めるために、各記１ａセグメ
ントの先頭記憶アドレスは所要のアドレスに設定するこ
とができるようにされる。Each storage segment has consecutive storage addresses, but in order to increase the degree of freedom in configuration, the first storage address of each 1a segment can be set to a desired address.
このために、ＭＣＵＩＩでは、例えば第３図に示すよう
に先頭アドレスレジスタ２０−０〜２０−７を設け、そ
れらに各記憶セグメントに割り当てる先頭記憶アドレス
の上位ピントを記憶しておく。For this purpose, the MCUII is provided with start address registers 20-0 to 20-7, for example as shown in FIG. 3, in which the upper focus of the start storage address assigned to each storage segment is stored.
前記のように各装置から出される主記憶アクセス要求を
処理する場合に、ＭＣＵＩＩでは指定の記憶アドレスを
、要すればいわゆるインタリーブ処理等を行った後に、
レジスタ２１にセットする。When processing main memory access requests issued from each device as described above, the MCUII processes specified memory addresses, if necessary, after performing so-called interleaving processing, etc.
Set in register 21.
レジスタ２１の記憶アドレスの例えば上位４ビツトに一
致する先頭記憶アドレスを持つ記憶セグメントを、選択
回路２２がレジスタ２０−〇〜２０−７を参照して決定
することにより、セグメントアドレスをアドレス線２３
に出力する。The selection circuit 22 refers to the registers 20-0 to 20-7 and determines a storage segment having a start storage address that matches, for example, the upper 4 bits of the storage address of the register 21, so that the segment address is transferred to the address line 23.
Output to.
セグメントアドレスは、その記憶セグメントを実際に制
御するためのアドレスとして、使用される。The segment address is used as an address to actually control the storage segment.
アドレス線２３は主記憶装置１２の１つと、その中の記
憶セグメントの１つを特定し、記せセグメント内のアド
レスはレジスタ２１の下位ビットを出力するアドレス線
２４によって指定されるので、それらのアドレスを使用
して主記憶装置１２に対するアクセス制御を実行するこ
とができる。The address line 23 identifies one of the main memory devices 12 and one of the storage segments therein, and since the addresses within the write segment are specified by the address line 24 which outputs the lower bits of the register 21, those addresses can be used to control access to the main storage device 12.
一方、キー記憶部１６に対するアクセスは、実際に主記
憶装置１２にアクセスを実行しない場合にも必要であり
、且つ前記のように比較的高速を要する。On the other hand, access to the key storage unit 16 is necessary even when the main storage device 12 is not actually accessed, and requires relatively high speed as described above.
且つ従来は、主記憶装置の記憶容量が比較的小さかった
ので、システムの主記憶装置最大容量に対応する記憶キ
ーを保持するメモリ２５を設け、例えば中央処理装置１
３等からのアクセス要求で指定された記憶アドレスを、
そのま＼使用してアクセスする構成になっている。Conventionally, the storage capacity of the main storage device was relatively small, so a memory 25 was provided to hold storage keys corresponding to the maximum capacity of the main storage device of the system.
The storage address specified in the access request from the third party,
It is configured to be accessed as is.
近年比較的大型の計算機システムの構成として、第４図
に一例を示すような構成方式が必要になってきた。In recent years, as a configuration of a relatively large computer system, a configuration method as shown in FIG. 4 as an example has become necessary.
第４図のシステムにおいては、第２図と同様の構成の２
システムがＭＣＵ３３で相互に接続されている。In the system shown in Fig. 4, two
The systems are interconnected by MCU33.
ＭＣＵ３３は、それぞれに接続する中央処理装置１３及
びチャネル制御装置１４等の主記憶アクセス要求を、前
記ＭＣＵＩＩと同様に制御するほか、指定の記憶アドレ
スが相手ＭＣＵ３３に接続する主記憶装置１２に割り当
てられている場合には、アクセス要求情報を制御″７ａ
３４によって、相手ＭＣＵ３３に転送して、そこでアク
セスを実行させる。The MCU 33 controls main memory access requests from the central processing unit 13, channel control unit 14, etc. connected to each other in the same manner as the MCU II, and also assigns a specified storage address to the main memory 12 connected to the other MCU 33. control access request information”7a
34, the data is transferred to the other party's MCU 33 and the access is executed there.
このような構成において、ＭＣＵ３３に従来の方式のキ
ー記憶部３５を設けた場合には、次のような問題が生じ
る。In such a configuration, when the MCU 33 is provided with the conventional key storage section 35, the following problem occurs.
（ａｌ 記憶キーを保持するメモリが大量に必要にな
る。(al) A large amount of memory is required to hold the storage key.
（ｂ） 両ＭＣＵ３３の記憶キーを更新しなければな
らないので、両者間の情報転送や処理の負荷が大きくな
り、又制御が複雑になる。(b) Since the memory keys of both MCUs 33 must be updated, the load of information transfer and processing between the two increases, and control becomes complicated.
前記の問題点は、複数の記憶セグメントからなる記憶装
置と、該記憶装置に対するアクセスを制御する記憶制御
装置を有し、該記憶セグメント内の各記憶ブロックごと
に設ける記憶キーを、該記憶制御装置に保持する計算機
システムにおいて、該記憶キーは記憶キー群に属し、該
記憶キー群は、該記憶キーに対応する記１．ａブロック
が属する上記記憶セグメントの、セグメントアドレスに
よって選択されるように構成されている本発明の記憶キ
ー制御方式によって解決される。The above-mentioned problem has a storage device consisting of a plurality of storage segments and a storage control device that controls access to the storage device, and a storage key provided for each storage block in the storage segment is provided by the storage control device. In a computer system, the storage key belongs to a storage key group, and the storage key group includes the memory keys corresponding to the storage key. This problem is solved by the storage key control method of the present invention, which is configured to be selected according to the segment address of the storage segment to which the a block belongs.
即ち、記憶キーを保持するメモリを、主記憶装置の記憶
セグメント構成に対応させたメモリ構成とする。That is, the memory that holds the storage key has a memory configuration that corresponds to the storage segment configuration of the main storage device.
このような構成にすることによって、記憶キー（のメモ
リ）へのアクセスは主記憶と同様にして決定したセグメ
ントアドレス及びセグメント内アドレスを使って実行さ
れるようになる。With this configuration, access to (the memory of) the storage key is performed using segment addresses and intra-segment addresses determined in the same manner as the main memory.
従って、又、各ＭＣＵ３３には、それぞれに接続されて
いる主記憶装置１２に実装されている記せセグメントに
対応する記憶キーのメモリのみを実装し、１アクセスに
ついては一方のＭＣＵ３３のみが記憶キーアクセスを実
行すればよい。Therefore, each MCU 33 is equipped with only a memory for a storage key corresponding to a write segment installed in the main storage device 12 connected to each MCU 33, and for one access, only one MCU 33 accesses the storage key. All you have to do is execute.
第１図は本発明の一実施例構成を示すブロック図である
。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
図はＭＣＵ３３の記憶キーアクセスに関連する部分の構
成を示し、第３図と同一の部分には同じ符号を付す。The figure shows the configuration of a portion of the MCU 33 related to memory key access, and the same parts as in FIG. 3 are given the same reference numerals.
ＭＣＵ３３ではアクセス要求の指定記憶アドレスを処理
し、例えばその高位ビットで自身に接続する主記憶装置
か否かを識別し、自重で処理すべきアドレスであればレ
ジスタ２１にセットする。The MCU 33 processes the designated storage address of the access request, uses its high-order bits to identify whether or not it is a main storage device connected to itself, and sets it in the register 21 if the address should be processed on its own.
レジスタ２１の記憶アドレスは前記と同様にして選択回
路２２により、セグメントアドレスに変換してアドレス
線２３に出力され、アドレス線２４と共に主記憶装置１
２のアクセス制御に使われる。The storage address of the register 21 is converted into a segment address by the selection circuit 22 in the same manner as described above, and is output to the address line 23, and is sent to the main memory 1 along with the address line 24.
2. Used for access control.
又、本発明により、アドレス線２３のセグメントアドレ
スは、記憶セグメントに対応して設けられて、それぞれ
記憶キー群を保持するる記憶キーメモリ４０−０〜４０
−７の１メモリを選択する。Further, according to the present invention, the segment addresses of the address line 23 are provided corresponding to the storage segments, and each storage key memory 40-0 to 40-0 holds a storage key group.
- Select 1 memory of 7.
選択された記憶キーメモリ４０−０〜４０−７の、１メ
モリ内の１記憶キーのアドレスは、アドレス線４１で指
定される、レジスタ２１の下位ビット列によって決定す
る。The address of one storage key within one memory of the selected storage key memories 40-0 to 40-7 is determined by the lower bit string of the register 21 specified by the address line 41.
以上の説明から明らかなように本発明によれば、大型の
計算機システムにおける記憶キーのメモリ容量を縮小し
、記憶キーに対するアクセス負荷を減少するので、計算
機システムの経済性及び性能を改善するという著しい工
業的効果がある。As is clear from the above description, according to the present invention, the memory capacity of a storage key in a large-scale computer system is reduced and the access load to the storage key is reduced, thereby significantly improving the economy and performance of the computer system. It has industrial effects.
第１図は本発明一実施例の構成ブロック図、第２図は計
算機システムの一構成例を示す図、第３図は従来のＭＣ
Ｕの構成例ブロック図、第４図は計算機システムの別の
構成例を示す図である。図において、
１１．３３！；ｔ：ＭＣＵ、 １２ ハ上記’ｌ！
１７装置、１３ば中央処理装置、 １４はチャネル制
御装置、１６．３５はキー記憶部、
２０−０〜２０−７は先頭アドレスレジスタ、２１はレ
ジスタ、 ２２は選択回路、２５．４０−０〜４
０−７は記憶キーメモリを示す。Figure 1 is a configuration block diagram of an embodiment of the present invention, Figure 2 is a diagram showing an example of the configuration of a computer system, and Figure 3 is a conventional MC.
FIG. 4 is a block diagram showing another example of the configuration of the computer system. In the figure, 11.33! ;t: MCU, 12 Ha above 'l!
17 devices, 13 is a central processing unit, 14 is a channel control device, 16.35 is a key storage unit, 20-0 to 20-7 are start address registers, 21 is a register, 22 is a selection circuit, 25.40-0 to 4
0-7 indicate storage key memories.
Claims (1)
に対するアクセスを制御する記憶制御装置を有し、該記
憶セグメント内の各記憶ブロックごとに設ける記憶キー
を、該記憶制御装置に保持する計算機システムにおいて
、該記憶キーは記憶キー群に属し、該記憶キー群は、該
記憶キーに対応する記憶ブロックが属する上記記憶セグ
メントの、セグメントアドレスによって選択されるよう
に構成されていることを特徴とする記憶キー制御方式。A computer system comprising a storage device consisting of a plurality of storage segments and a storage control device that controls access to the storage device, and in which the storage control device holds a storage key provided for each storage block in the storage segment. , the storage key belongs to a storage key group, and the storage key group is configured to be selected by a segment address of the storage segment to which the storage block corresponding to the storage key belongs. Key control method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272451A JPS61165156A (en) | 1984-12-24 | 1984-12-24 | Storage key controlling system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59272451A JPS61165156A (en) | 1984-12-24 | 1984-12-24 | Storage key controlling system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61165156A true JPS61165156A (en) | 1986-07-25 |
| JPH0236012B2 JPH0236012B2 (en) | 1990-08-15 |
Family
ID=17514101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272451A Granted JPS61165156A (en) | 1984-12-24 | 1984-12-24 | Storage key controlling system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165156A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583175A (en) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | Virtual storage controller |
-
1984
- 1984-12-24 JP JP59272451A patent/JPS61165156A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583175A (en) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | Virtual storage controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236012B2 (en) | 1990-08-15 |
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