JPS61157030A - Digital-analog converting circuit - Google Patents
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- JPS61157030A JPS61157030A JP27605984A JP27605984A JPS61157030A JP S61157030 A JPS61157030 A JP S61157030A JP 27605984 A JP27605984 A JP 27605984A JP 27605984 A JP27605984 A JP 27605984A JP S61157030 A JPS61157030 A JP S61157030A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＰチャネルおよびＮチャネルのＭＯＳトラ
ンジスタを用いた、いわゆる相補形ＭＯ８） 、Ｆンノ
スタと抵抗とにより構成されたグイノタルアナログ変換
回路に係り、特に出力アナログ信号の直線性を改善する
ような改良に関する。 ゛
〔発明の技術的背景とその問題点〕
ディジタルアナログ変換回路（以下、ＤＡ変換回路と称
する）は周知のように、ディジタル回路等によｐ形成さ
れたディジタル信号を連続的に変化する信号、すなわち
アナログ信号に変換す、るものであり、ディノタル技術
に欠かすことのできない回路の一つである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to a so-called complementary MO8) using P-channel and N-channel MOS transistors, a guinotal analog conversion circuit configured with an F-nostar and a resistor. In particular, the present invention relates to improvements that improve the linearity of output analog signals. [Technical background of the invention and its problems] As is well known, a digital-to-analog conversion circuit (hereinafter referred to as a DA conversion circuit) converts a digital signal formed by a digital circuit or the like into a continuously changing signal, In other words, it converts into analog signals, and is one of the essential circuits for Dinotal technology.
このＤＡＫ換回換金路チャネルおよびＮチャネルのＭＯ
Ｓトランジスタを用いた相補形ＭＯ８）ランジスタ（以
下、ＣＭＯＳトラ／ノスタと称する）によって構成する
場合、あまカ大きな出力電流を取シ出さない限ｐ１出力
電圧の振幅をほぼ電源電圧いっばいまでにすることがで
きる。MO of this DAK exchange exchange channel and N channel
When configured with complementary MO8) transistors using S transistors (hereinafter referred to as CMOS transistors/nostars), the amplitude of the p1 output voltage should be approximately equal to the power supply voltage unless a too large output current is taken out. be able to.
第１図は入力ディジタル信号に比例したアナログ電圧を
発生する一般的なりＡ変換回路の構成を示す回路図であ
る。この回路は入力ディジタル信号が４ビツトでラシ、
それぞれ２個のＣＭＯＳインバータ１と２．３と４．５
と６．７と８を縦続接続してなシ、それぞれ各１ビツト
のディジタル信号Ａ、Ｂ、Ｃ，Ｄが供給される？−ト回
路９ないし１１と、上記各ゲート回路９ないし１１の出
力端子にそれぞれの一端が接続され、他端がアナログ信
号出力端子１３に共通に接続され、それぞれの抵抗値が
Ｒ，２Ｒ。FIG. 1 is a circuit diagram showing the configuration of a general A converter circuit that generates an analog voltage proportional to an input digital signal. This circuit inputs a 4-bit digital signal.
2 CMOS inverters 1, 2.3 and 4.5 respectively
6. If 7 and 8 are connected in cascade, 1-bit digital signals A, B, C, and D are supplied each? One end of each gate circuit 9 to 11 is connected to the output terminal of each of the gate circuits 9 to 11, and the other end is commonly connected to the analog signal output terminal 13, and the resistance values of each are R and 2R.
４Ｒ，８Ｒの如く２の重み付けが順次なされた抵抗１イ
ないし１７とから構成されている。It is composed of resistors 1 to 17 which are sequentially weighted by 2 such as 4R and 8R.
このような構成のＤＡ変換回路では第２図のタイミング
チャートに示すように、入力ディジタル信号Ａ、Ｂ、Ｃ
，Ｄの組合わせで表現される１０進数ｎの値を増加させ
るにつれて、アナログ信号出力端子１３で得られるアナ
ログ電圧ｖ１の値は階段上に順次増加していく。ただし
、上記入力ディジタル信号Ａ、Ｂ、Ｃ，Ｄのうち人が最
上位ピットの信号であシ、Ｄが最下位ビットの信号であ
る。In the DA converter circuit with such a configuration, as shown in the timing chart of FIG.
, D increases, the value of the analog voltage v1 obtained at the analog signal output terminal 13 increases step by step. However, among the input digital signals A, B, C, and D, digit is the most significant pit signal, and D is the least significant bit signal.
またＤＡ変換回路の応用例として、第３図に示すような
三角波状階段波発生回路もよく知られている＠この回路
はそれぞれ２個のＣＭＯＳインバータを縦続接続して構
成された第１図中の前記ｆゲート回路の代わシに、例え
ば第４図に示すように、それぞれナンドルート３１、オ
アゲート３２、ナンドゲート３３およびインバータ３４
からなる０ＭＯ８形のイクスクルーシグオアゲート回路
（排他的論理和回路、以下、ｇｘオアゲート回路と称す
るＬ１２ 、ｘｚ 、ｘｓを設け、上記各ＥＸオアｒゲ
ート路２１．２２．２３の出力端子にＲ，２Ｒおよび４
Ｒの抵抗値を有する抵抗２４，２５．２６それぞれの一
端を接続し、上記抵抗２４．２５．２６の他端をアナロ
グ信号出力端子２７に共通に接続し、ＥＸオアゲート回
路２１にはディジタル信号ＡとＢを、ＥＸオアゲート回
路２２にはディジタル信号ＡとＣを、ＥＸオアゲート回
路２３にはディジタル信号ＡとＤをそれ°ぞれ供給する
ようにしたものでらる・
このような構成の三角波状階段波発生回路では第５図の
タイミングチャートに示すように、入力ディジタル信号
Ａ、Ｂ、Ｃ，Ｄの組合わせで表現される１０進数ｎの値
を増加させるにつれて、アナログ信号出力端子２７で得
られるアナログ電圧ｖａの値は、始めは階段上に順次増
加し、その値が最大値に達した後は階段上に順次減少し
ていく。ただし、上記入力ディジタル信号Ａ、Ｂ、Ｃ，
Ｄは第１図回路の場合と同様に、人が最上位ピットの信
号でろシ、Ｄが最下位ビットの信号でらる＠
ところで、従来、第１図のＤ人変換回路におけるゲート
回路９．１０．１１．１２の出力段であるＣＭＯＳイン
バータ２，４，６．８の出力抵抗値は全て一律にされて
おり、また同様に、第５図の三角波状階段波発生回路に
おける０ＭＯ８形のＥＸオフ？”−）回路ｚｘ、ｘ；ｔ
、；ｔｓｏ出力抵抗値も全て一律にされている。Furthermore, as an application example of the DA conversion circuit, a triangular staircase wave generation circuit as shown in Fig. 3 is well known. Instead of the f-gate circuit, for example, as shown in FIG.
0MO8 type exclusive OR gate circuit (exclusive OR circuit, hereinafter referred to as gx OR gate circuit) L12, xz, , 2R and 4
One end of each of the resistors 24, 25.26 having a resistance value of R is connected, the other end of the resistor 24, 25.26 is commonly connected to the analog signal output terminal 27, and the EX OR gate circuit 21 receives the digital signal A. and B, digital signals A and C are supplied to the EX OR gate circuit 22, and digital signals A and D are supplied to the EX OR gate circuit 23. In the staircase wave generation circuit, as the value of the decimal number n expressed by the combination of input digital signals A, B, C, and D increases, as shown in the timing chart of FIG. The value of the analog voltage va initially increases step by step, and after reaching the maximum value, decreases step by step. However, the above input digital signals A, B, C,
As in the case of the circuit of FIG. 1, D is the signal of the most significant pit, and D is the signal of the least significant bit. The output resistance values of CMOS inverters 2, 4, and 6.8, which are the output stages of 10.11.12, are all set to the same value, and similarly, the 0MO8 type EX in the triangular staircase wave generation circuit shown in FIG. off? ”-) circuit zx, x; t
, ;tso output resistance values are also all set to be the same.
このため、従来、第１図のものでは抵抗１４ないし１７
の各抵抗値に対してＣＭＯＳインバータ２，４，６．８
の出力抵抗値が、第５図のものでは抵抗２４ないし２６
の各抵抗値に対してＥＸオアゲート回路２１．２２．２
３（Ｄ出力段のインバータ３イの出力抵抗値がそれぞｎ
無視できないような場合には、階段状の出力アナログ電
圧の直線性が損われるという欠点がらる。For this reason, conventionally, the resistor 14 to 17 in the one shown in FIG.
CMOS inverter 2, 4, 6.8 for each resistance value of
The output resistance value of the resistor 24 to 26 in the one shown in FIG.
EX OR gate circuit 21.22.2 for each resistance value of
3 (The output resistance value of inverter 3 in the D output stage is n
In cases where this cannot be ignored, there is a drawback that the linearity of the step-like output analog voltage is impaired.
例えば、第１０図の波形図は、上記第１図のようなりＡ
変換回路において、ＣＭＯＳイ／パータ２，４，６．８
それぞれのＰチャネル側ＭＯＳトランクスタのオン抵抗
を１５０Ω、Ｎチャネ＃ ％Ｑ ＭＯＳ トランジスタ
のオン抵抗を１５００とし、抵抗Ｒの値を１００００と
した場合の、入力ディソタル信号Ａ、Ｂ、Ｃ，Ｄの組合
わせで表現される１０進数ｎに対するアナログ電圧Ｖ＋
ａの値の変化を示したものである。なお、ｖＤＤの値は
５ｖにした。この場合にはｎの値が７から８に変化する
ときと８から９に変化するときに直線性が損われている
。For example, the waveform diagram in Figure 10 is similar to that in Figure 1 above.
In the conversion circuit, CMOS i/part 2, 4, 6.8
The on-resistance of each P-channel side MOS trunk transistor is 150Ω, the on-resistance of the N-channel #%Q MOS transistor is 1500, and the value of the resistor R is 10000. Analog voltage V+ for decimal number n expressed in combination
It shows the change in the value of a. Note that the value of vDD was set to 5v. In this case, linearity is impaired when the value of n changes from 7 to 8 and from 8 to 9.
またこのような傾向はＲの値を低くした場合に顕著とな
る。すなわち、８１１図の波形図は、上記第１図のよう
なりＡ変換回路において、ＣＭＯＳインバーｆｉ２，４
，６．１１そレソレノＰチャネル側およびＮチャネル側
ＭＱＳトランノスタのオン抵抗をともに１５００とし、
抵抗只の値を５０００とした場合の、ｎに対するアナロ
グ電圧Ｖ＆の値の変化を示したものである。この場合に
はｎの値が７から８に、８から９に変化するとき、上記
第１０図の場合よシ直線性が損われている。Moreover, such a tendency becomes remarkable when the value of R is decreased. In other words, the waveform diagram in Fig. 811 corresponds to the CMOS inverter fi2, 4 in the A conversion circuit as shown in Fig. 1 above.
, 6.11 The on-resistances of the soleno P-channel side and N-channel side MQS transnostar are both 1500,
This figure shows the change in the value of the analog voltage V& with respect to n when the value of the resistor is 5000. In this case, when the value of n changes from 7 to 8 and from 8 to 9, the linearity is impaired compared to the case of FIG. 10 above.
ま九、必要に応じてＣＭＯＳインバータ２，４゜６．８
それぞれのＰチャネル側とＮチャネル側ＭＯ８トランジ
スタのオン抵抗値を異ならせる場合がらシ、第１２図の
波形図は、上記第１図のようなりＡ変換回路において、
ＣＭＯＳイン／肴−タ２，４，６，８それぞれのＰチャ
ネル側ＭＯＳトランジスタのオン抵抗をそれぞれ１５０
Ω、Ｎチャネル側ＭＯ５トランジスタのオン抵抗をそれ
ぞれ８０Ωとし、抵抗Ｒの値を１００００とした場合の
、ｎに対するアナログ電圧Ｖａの値の変化を示したもの
である。この場合にもＣＭＯＳインバータ２，４，６．
１１の出力抵抗値の影響により、階段波の直線性および
階段波の差の均一性が損われている。9. CMOS inverter 2.4°6.8 as required
In the case where the on-resistance values of the MO8 transistors on the P-channel side and the N-channel side are different, the waveform diagram in FIG. 12 is similar to that in the A conversion circuit shown in FIG.
The on-resistance of the P-channel side MOS transistors of CMOS input/suppliers 2, 4, 6, and 8 is set to 150, respectively.
Ω and the on-resistance of the N-channel side MO5 transistor are each 80Ω, and the value of the resistor R is 10,000, and shows the change in the value of the analog voltage Va with respect to n. In this case as well, CMOS inverters 2, 4, 6 .
Due to the influence of the output resistance value of No. 11, the linearity of the staircase wave and the uniformity of the difference between the staircase waves are impaired.
この発明は上記のよりな事情を前置してなされたもので
６１その目的は、出力アナログ信号の直線性を高めるこ
とができるディジタルアナログ変換回路を提供すること
にある。The present invention was made in view of the above-mentioned circumstances, and its object is to provide a digital-to-analog conversion circuit that can improve the linearity of an output analog signal.
上記目的を達成するためこの発明のディジタルアナログ
変換回路にｂりては、それぞれディノタル信号が供給さ
れ、出力段がＰチャネルおよびＮチャネルのＭＯＳ ト
ランジスタにより構成されたＵ数の相補形ゲート回路お
よび上記各相補形ｙ−）回路の出力端に一端が接続され
他端がアナログ信号出力端子に共通に接続され順次２の
重み付けされた値を有する複数の抵抗とを具備したディ
ジタルアナログ変換回路において、上記複数の相補形ゲ
ート回路の各出力抵抗値を上記複数の抵抗の値の比に対
応して設定するようにしている。In order to achieve the above object, the digital-to-analog conversion circuit of the present invention includes U-number of complementary gate circuits each supplied with a dinotal signal and whose output stage is constituted by P-channel and N-channel MOS transistors, and A digital-to-analog converter circuit comprising a plurality of resistors having one end connected to the output end of each complementary type y-) circuit, the other end commonly connected to an analog signal output terminal, and having sequentially weighted values of 2. Each output resistance value of the plurality of complementary gate circuits is set corresponding to the ratio of the values of the plurality of resistors.
以下、図面を参照してこの発明の一実施例を説明する。 Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
この発明によるディジタルアナログ変換回路は、前記第
１図のような構成の回路において、従来、−律に設定さ
れていたゲート回路９゜１０．１１．１２の出力段であ
るＣＭＯＳインバータ２，４，６．８の出力抵抗値を、
その比が抵抗１４ないし１７の庶抗値Ｒ，２Ｒ，４Ｒ。The digital-to-analog conversion circuit according to the present invention has CMOS inverters 2, 4, The output resistance value of 6.8 is
The ratio is the common resistance value R, 2R, 4R of resistors 14 to 17.
８Ｒに対応して１：２：４：８に設定するようにしたも
のである。すなわち、それぞれ第６図に示すように、電
源ｖＤＤと出力端子３１との間にＰチャネルＭＤＳ ）
ランジスタ３２を挿入し、この出力端子３１とアースｖ
ｓｍとの間にＮテヤノスタ３２．３３のゲートを入力端
子３イに共通接続して構成された前記ＣＭＯＳイン／々
−夕２の出力抵抗の値をｒとした場合、このＣＭＯＳイ
ンバータ２と同様の構成のＣＭＯＳイン／々−夕４の出
力抵抗の値は２ｒに、同様にＣＭＯＳインノＺ−夕６の
出力抵抗の値は４ｒに、ＣＭＯＳイン／？−タ８の出力
抵抗の値は８ｒにそれぞれされる。The ratio is set to 1:2:4:8 to correspond to 8R. That is, as shown in FIG. 6, a P-channel MDS (
Insert the transistor 32 and connect this output terminal 31 to the ground v.
If r is the value of the output resistance of the CMOS inverter 2, which is configured by commonly connecting the gates of the N Teyanostas 32 and 33 to the input terminal 3A, then the same as this CMOS inverter 2 The value of the output resistance of the CMOS input/output 4 with the configuration is 2r, and similarly the value of the output resistance of the CMOS input/output 6 is 4r, and the value of the output resistance of the CMOS input/output 6 is 4r. - The value of the output resistance of the output resistor 8 is set to 8r.
なお、ここでいう出力抵抗とは動作時にＣＭＯＳインバ
ータの出力端子と電源およびアース側との間の抵抗値で
ろり、動作時にＣＭＯＳイン・臂−タはＰチャネルおよ
びＮチャネルのうちのいずれか一方のＭＯＳ ）ランジ
スタがオンしているので、出力抵抗はそのオンしている
方のトランジスタのオン抵抗となる。そして上記各出力
抵抗値の設定は、ＣＭＯＳイン・々−タ２，４，６．８
それぞれの上記各ＰチャネルおよびＮチャネルＭＯＳト
ランジスタ３２．３３のチャネル＠Ｗの調整により行わ
れ、仮に上記各ＣＭＯＳインバータ２，４，６．８では
それぞれＰチャネルおよびＮチャネルＭＯＳトランノス
チのオン抵抗値が互いに等しく設定されているとする。Note that the output resistance here refers to the resistance value between the output terminal of the CMOS inverter and the power supply and ground side during operation, and during operation, the CMOS inverter is connected to either the P channel or the N channel. Since the transistor (MOS) is on, the output resistance is the on-resistance of the transistor that is on. The above output resistance values are set using CMOS input terminals 2, 4, and 6.8.
This is done by adjusting the channel @W of each of the P-channel and N-channel MOS transistors 32.33, and if the on-resistance values of the P-channel and N-channel MOS transistors in each of the CMOS inverters 2, 4, and 6.8 are Assume that they are set equal to each other.
このように出力抵抗が設定された回路において、いまデ
ィノタル信号Ａが＠ Ｌ ＃レベルにされた場合、第１
図のゲート回路９内のＣＭＯＳインバータ１の出力は−
じレベルにされ、これに続（ＣＭＯＳインバータ２では
Ｎチャネル側のＭＯＳ）ランジスタ３３がオン状態にさ
れて、このｙ−ト回路９の出力信号は″Ｌルベルにされ
る。このとき、上記ＣＭＯＳインバータ２のアースｖｇ
８と信号出力端子１３との間には、抵抗１４の抵抗値Ｒ
にＣＭＯＳインバータ２ＯＮチヤネル側ＭＱＳ トラン
ジスタ３３のオン抵抗ｒが加味された値の抵抗が介在す
ることになる。従っテ、ＣＭＯＳインバータ２のアース
Ｖｓ ｇ （！： ’＋Ｎ 号出力端子１３との間に介
在する抵抗の値は（ｒ十Ｒ）となる。他方、上記ディジ
タル信号人が″′Ｈ″レベルにされた場合にＣＭＯＳイ
ンバータ１の出力は″Ｌ＃レベルにされるので、ＣＭＯ
Ｓインバータ２ではＰチャネル側ＭＯ８トランジスタ３
２がオン状態にされて、このｃ−ト商路９の出力信号は
１Ｈ”レベルにされる。この場合、上記（ｒ＋Ｒ）なる
値の抵抗はＣＭＯＳインバータ２の電源’Ｔ’ＤＤと信
号出力端子１３との間に介在する。また、このことは他
のゲート回路１０゜１１．１２についても同様であｊ）
、’Ｉ”−）回路１０ではアースＶＳＳもしくは電源ｖ
ＤＤと信号出力端子１３との間に介在する抵抗の値は（
２ｒ＋２Ｒ）となシ、ゲート回路１ノではアースＹｌ１
ｇもしくは￥ｌｔ’ｄｌＶｏｏと信号出力端子１３との
間に介在する抵抗の値は（４ｒ＋４Ｒ）となシ、さらに
ゲート回路１２ではアースＶ’＋ｓｓもしくは電源ｖＤ
Ｄと信号出力端子１３との間に介在する抵抗の値は（８
ｒ＋８Ｒ）となる。In a circuit where the output resistance is set in this way, if the dinotal signal A is set to @L# level, the first
The output of the CMOS inverter 1 in the gate circuit 9 in the figure is -
Subsequently, the transistor 33 (MOS on the N channel side in the CMOS inverter 2) is turned on, and the output signal of the Y-to-circuit 9 is set to the "L" level.At this time, the CMOS Inverter 2 ground vg
8 and the signal output terminal 13, there is a resistance value R of a resistor 14.
A resistor having a value including the on-resistance r of the channel-side MQS transistor 33 of the CMOS inverter 2ON is interposed. Therefore, the value of the resistance interposed between the CMOS inverter 2 and the ground Vs g (!: '+N output terminal 13 is (r + R). On the other hand, when the digital signal input terminal is at the ``H'' level, When the CMOS inverter 1 is
In the S inverter 2, the P channel side MO8 transistor 3
2 is turned on, and the output signal of this C-to-to-channel 9 is set to 1H" level. In this case, the resistor with the value (r+R) is connected to the power supply 'T'DD of the CMOS inverter 2 and the signal output. The same applies to the other gate circuits 10, 11, and 12.
, 'I'-) In circuit 10, ground VSS or power supply v
The value of the resistance interposed between DD and signal output terminal 13 is (
2r+2R), and in gate circuit 1, earth Yl1
The value of the resistance interposed between g or \lt'dlVoo and the signal output terminal 13 is (4r + 4R), and furthermore, in the gate circuit 12, the ground V' + ss or the power supply vD
The value of the resistance interposed between D and the signal output terminal 13 is (8
r+8R).
従って、信号出力端子１３におけるアナログ出力′シ圧
Ｖ’ａの値は、第７図に示すように、−Ｈ”レベルにさ
れて４る入力ディジタル信号が供給されるゲート回路に
おけるＶＤＤと信号出力端子１３との間のインピーダン
スの合成インピーダンスｚＨト、″′Ｌ２レベルにされ
ている入カデイノタル信号が供給されるゲート回路にお
けるＶＳＳと信号出力端子１３との間のインピーダンス
の合成インピーダンスＺＬとに応じて電源ｖＤＤを分割
した値にされる。すなわち、ｖａは次式で与えられる。Therefore, as shown in FIG. 7, the value of the analog output voltage V'a at the signal output terminal 13 is set to -H'' level and the value of the analog output voltage V'a is the same as that of VDD at the gate circuit to which the input digital signal is supplied. The composite impedance ZH of the impedance between the terminal 13 and the signal output terminal 13 is determined according to the composite impedance ZL of the impedance between the VSS and the signal output terminal 13 in the gate circuit to which the input signal at the L2 level is supplied. The value is obtained by dividing the power supply vDD. That is, va is given by the following equation.
ＺＬ
ＶＪＬ ＝ｓ 、 Ｘ ”Ｉｌ’ＤＤ
・”（１）ＺＨ＋ ＺＬ
ここでいま、入力ディジタル信号として１０進数で７（
ｎ−７）が入力された場合、上記インピーダンス２に６
値を代入してみると次式が得られる。ZL VJL =s, X ”Il'DD
・”(1) ZH+ ZL Now, the input digital signal is 7 (in decimal notation)
n-7) is input, 6 is added to the impedance 2 above.
By substituting the values, we get the following formula.
・・・（２）
ここで上記２式において、ｒを１５０Ω、Ｒを１０００
Ωとすると次式が得られる。...(2) Here, in the above two equations, r is 150Ω and R is 1000Ω.
When Ω is assumed, the following equation is obtained.
７ ・・・（３）
ｖａ −ゴーｇ−ｘ ＶＤＤ
すなわち、ｎ−７の場合のディソタル信号にこれに対し
て従来回路において上記２式に対応する式は次のように
なる。7...(3) va-gog-xVDD In other words, for the distal signal in the case of n-7, the equations corresponding to the above two equations in the conventional circuit are as follows.
・・・（４）
この式にｒ−１５０Ω、Ｒ−１０００Ωを代入するとｖ
ｌの値は約０．４９ ＶＤＤとなる。...(4) Substituting r-150Ω and R-1000Ω into this formula, v
The value of l is approximately 0.49 VDD.
このとき、理論的には、抵抗１４，１５゜Ｉｆ；、１７
の値がＲ，２Ｒ，４Ｒ，８Ｒで各ＣＭＯＳインバータの
出力抵抗がＯでるるとき、そのｎに対するアナログ出力
電圧Ｖ＆は次式で与えられる。At this time, theoretically, the resistance 14, 15°If;, 17
When the values of are R, 2R, 4R, and 8R and the output resistance of each CMOS inverter is O, the analog output voltage V& for that n is given by the following equation.
Ｖａ ＝ −ＴＴ Ｘ ’１０ｎ −（５）
そして上記５式においてｎ＝７を代入すると、Ｖ’ａは
工ｖＤＤとなる。この値は上記第３式のものと一致して
いる。Va=-TTX'10n-(5)
Then, by substituting n = 7 in the above formula 5, V'a becomes engineering vDD. This value agrees with that of the third equation above.
第８図の波形図は、上記実施例回路において、ＣＭＯＳ
インバータ２のＰチャネル側ＭＯ８トランジスタのオン
抵抗を１５００、Ｎチャネル側ＭＯＳトランノスタのオ
ン抵抗を８００とし、抵抗Ｒの値を１００００とし、４
源ＶＤＤの値を５ｖとした場合の、入力ディジタル信号
Ａ、Ｂ、Ｃ，Ｄの組合わせで表現される１０進ａｎに対
するアナログ電圧Ｖ＆の値の変化を示したものである。The waveform diagram in FIG. 8 shows the CMOS
The on-resistance of the P-channel side MO8 transistor of inverter 2 is 1500, the on-resistance of the N-channel side MOS transistor is 800, the value of the resistor R is 10000, and 4
This figure shows the change in the value of the analog voltage V& with respect to the decimal an expressed by the combination of input digital signals A, B, C, and D when the value of the source VDD is 5V.
従り−（、ＣＭＯＳインバータ４のＰｆヤネ＃ 側ＭＯ
８トランジスタのオン抵抗は３００Ω、Ｎチャネル側Ｍ
Ｏ８）ランジスタのオン抵抗は１８０Ωに、ＣＭＯＳイ
ンバータ６のＰチャネル測ＭＯＳトランゾスタのオン抵
抗は６００Ω、Ｎチャネ＃ 測ＭＯ８） ５ノジスタの
オン抵抗は３２０Ωに、ＣＭＯＳインバータ８のＰチャ
ネル側ＭＯ８）ランゾスタのオン抵抗は１２００Ω、Ｎ
チャネル側ＭＯ８）う／ノスタのオン抵抗は６４０Ωに
それぞれされている。Accordingly, Pf side # side MO of CMOS inverter 4
The on-resistance of 8 transistors is 300Ω, N-channel side M
O8) The on-resistance of the transistor is 180Ω, the on-resistance of the P-channel MOS transistor of CMOS inverter 6 is 600Ω, and the on-resistance of the N-channel # MO8) 5 transistor is 320Ω, the P-channel side MO8) of the CMOS inverter 8 The on-resistance of is 1200Ω, N
The on-resistance of the MO8) on the channel side is set to 640Ω.
この波形図では従来回路による前記第１２図のものに比
較して、階段波の直線性および階段波の差の均一性が格
段に改善されている。In this waveform diagram, the linearity of the staircase wave and the uniformity of the difference between the staircase waves are significantly improved compared to the conventional circuit shown in FIG.
第９図の波形図はこの発明を前記第３図に示す三角波状
階段波発生回路に実施した場合のものである。すなわち
、前記０ＭＯ８形のＥＸオアゲート回路２１の出力抵抗
の値をｒとした場合、ＥＸオアｒ−）回路２２の出力抵
抗の値は２ｒに、ＥＸオアｒ−）回路２３の出力抵抗の
値は４ｒにそれぞれされる。なお、上記各出力抵抗値の
設定は上記ＣＭＯＳインバータ場合と同様にそれぞれの
ＰチャネルおよびＮ ｆ ＋ネルＭＯ８）ランジスタの
チャネル幅ＷのＦＪ４整により行われる。この実施例の
波形図でも従来回路による前記第５図のもＯＫ比較して
、階段波の直線性および階段波の差の均一性が格段に改
善されている。The waveform diagram in FIG. 9 shows the case where the present invention is implemented in the triangular staircase wave generating circuit shown in FIG. 3. That is, if the value of the output resistance of the EXOR gate circuit 21 of the 0MO8 type is r, the value of the output resistance of the EXOR r-) circuit 22 is 2r, and the value of the output resistance of the EXOR r-) circuit 23 is 4r respectively. Incidentally, the setting of each of the above output resistance values is performed by adjusting the channel width W of each P channel and N f +channel MO8) transistor in the same way as in the case of the above CMOS inverter. Even in the waveform diagram of this embodiment, the linearity of the staircase wave and the uniformity of the difference between the staircase waves are significantly improved compared to the conventional circuit shown in FIG.
このように上記各実施例によればアナログ出力電圧ｖａ
の階段波の直線性および階段波の差の均一性を改善する
ことができる。しかも、ＣＭＯＳインバータや０ＭＯ８
形のＥＸオアｆゲート回路等の複数の相補形ゲート回路
の各出力抵抗を一律に設定するのではなく、入力ディジ
タル信号が下位ビットになるのにつれて出力抵抗を増加
させておシ、この抵抗値の設定をトランジスタのチャネ
ル幅で行なりているので、出力抵抗が大きくなる程、ト
ランゾスタの面積が小さくなシ、これにより小さな半導
体チ、グ上に一層大規模な集積回路を形底することがで
きる。さらに、トランゾスタのオン抵抗を大きくするこ
とにより消費電力の低減化も図ることができる。In this way, according to each of the above embodiments, the analog output voltage va
The linearity of the staircase wave and the uniformity of the staircase wave difference can be improved. Moreover, CMOS inverter and 0MO8
Rather than setting each output resistance of multiple complementary gate circuits, such as a type EX-OR f gate circuit, the output resistance increases as the input digital signal becomes a lower bit. Since the setting is made by the channel width of the transistor, the larger the output resistance, the smaller the area of the transistor, which makes it possible to form a larger integrated circuit on a small semiconductor chip. can. Furthermore, power consumption can be reduced by increasing the on-resistance of the transistor.
以上説明したようにこの発明によれば、出力アナログ信
号の直線性を高めることができるディノタルアナログ変
侠回路を提供することができろ。As described above, according to the present invention, it is possible to provide a dinotal analog converter circuit that can improve the linearity of an output analog signal.
第１図は一般的なりＡ変換回路の構成を示す回路図、第
２図は上記構成でなるＤＡ変換回路のタイミングチャー
ト、第３図は上記第１図のＤＡ変換回路の応用例である
三角波状階段波発生回路の回路図、第４図は上記第３図
回路で用いられる排他的論理和回路の回路図、第５図は
上記第°３図回路の従来もののタイミングチャート、第
６図は上記第１図回路の各？−）回路の出力段のインバ
ータの回路図、第７図は第１図回路におけるアナログ出
力電圧を計算する際の等価回路図、第８図はこの発明の
一実施例による波形図、第９図はこの発明の他の実施例
による波形図、第１０図ないし第１２図はそれぞれ上記
第１図回路の従来もののタイミングチャートである。
１〜８・・・ＣＭＯＳインバータ、９〜１２・・・ゲー
ト回路、１４〜１７．２４〜２６・・・抵抗、１３゜２
７・・・アナログ信号出力端子、２１〜２３・・・ＣＭ
ＯＳ形のイクスクルーシプオアｒ−）回路、３２・・・
ＰチャネルＭＯ８） ７ンノスタ、３３・・・Ｎチャネ
ルＭＯ８）ランゾスタ。
第２図
第３図
第４図
ｃＯ−
第８図
−ｎ
第 ９ 図
第１０図
ｎ
第１１図
ｎFigure 1 is a circuit diagram showing the configuration of a general A converter circuit, Figure 2 is a timing chart of a DA converter circuit with the above configuration, and Figure 3 is an application example of the DA converter circuit shown in Figure 1 above. 4 is a circuit diagram of the exclusive OR circuit used in the circuit shown in FIG. 3, FIG. 5 is a timing chart of the conventional circuit of FIG. 3, and FIG. Each of the circuits in Figure 1 above? -) A circuit diagram of the inverter in the output stage of the circuit, Fig. 7 is an equivalent circuit diagram when calculating the analog output voltage in the circuit shown in Fig. 1, Fig. 8 is a waveform diagram according to an embodiment of the present invention, Fig. 9 1 is a waveform diagram according to another embodiment of the present invention, and FIGS. 10 to 12 are timing charts of conventional circuits of the circuit shown in FIG. 1, respectively. 1-8...CMOS inverter, 9-12...Gate circuit, 14-17.24-26...Resistance, 13゜2
7...Analog signal output terminal, 21-23...CM
OS type exclusive OR r-) circuit, 32...
P channel MO8) 7nnosta, 33...N channel MO8) Lanzosta. Figure 2 Figure 3 Figure 4 cO- Figure 8-n Figure 9 Figure 10 n Figure 11 n
Claims (4)
チャネルおよびＮチャネルのＭＯＳトランジスタにより
構成された複数の相補形ゲート回路および上記各相補形
ゲート回路の出力端に一端が接続され他端がアナログ信
号出力端子に共通に接続され順次２の重み付けされた値
を有する複数の抵抗とを具備したディジタルアナログ変
換回路において、上記複数の相補形ゲート回路の各出力
抵抗値を上記複数の抵抗の値の比に対応して設定するよ
うにしたことを特徴とするディジタルアナログ変換回路
。(1) Each digital signal is supplied and the output stage is P
A plurality of complementary gate circuits constituted by channel and N-channel MOS transistors, one end of which is connected to the output terminal of each of the complementary gate circuits, the other end of which is commonly connected to an analog signal output terminal, and is sequentially weighted by 2. In the digital-to-analog converter circuit, the output resistance value of each of the plurality of complementary gate circuits is set corresponding to the ratio of the values of the plurality of resistors. Digital to analog conversion circuit.
特許請求の範囲第１項に記載のディジタルアナログ変換
回路。(2) The digital-to-analog conversion circuit according to claim 1, wherein each of the plurality of complementary gate circuits is an inverting circuit.
路である特許請求の範囲第１項に記載のディジタルアナ
ログ変換回路。(3) The digital-to-analog conversion circuit according to claim 1, wherein each of the plurality of complementary gate circuits is an exclusive OR circuit.
ジスタのチャネル幅の調整により前記複数の相補形ゲー
ト回路の各出力抵抗値を上記複数の抵抗の値の比に対応
して設定するようにした特許請求の範囲第１項に記載の
ディジタルアナログ変換回路。(4) A patent claim in which each output resistance value of the plurality of complementary gate circuits is set corresponding to the ratio of the values of the plurality of resistors by adjusting the channel widths of the P-channel and N-channel MOS transistors. The digital-to-analog conversion circuit according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27605984A JPS61157030A (en) | 1984-12-28 | 1984-12-28 | Digital-analog converting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27605984A JPS61157030A (en) | 1984-12-28 | 1984-12-28 | Digital-analog converting circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61157030A true JPS61157030A (en) | 1986-07-16 |
Family
ID=17564219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27605984A Pending JPS61157030A (en) | 1984-12-28 | 1984-12-28 | Digital-analog converting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61157030A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010137095A1 (en) * | 2009-05-27 | 2010-12-02 | パナソニック株式会社 | Resistance-type digital-to-analog converter |
| EP2592755A3 (en) * | 2011-11-14 | 2014-03-05 | Semtech Corporation | Resistive digital-to-analog conversion |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871724A (en) * | 1981-10-26 | 1983-04-28 | Nec Corp | Digital-analog converting circuit |
-
1984
- 1984-12-28 JP JP27605984A patent/JPS61157030A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5871724A (en) * | 1981-10-26 | 1983-04-28 | Nec Corp | Digital-analog converting circuit |
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