JPS6115428A - Ss―tdma基準局同期制御回路 - Google Patents
Ss―tdma基準局同期制御回路Info
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- JPS6115428A JPS6115428A JP13515884A JP13515884A JPS6115428A JP S6115428 A JPS6115428 A JP S6115428A JP 13515884 A JP13515884 A JP 13515884A JP 13515884 A JP13515884 A JP 13515884A JP S6115428 A JPS6115428 A JP S6115428A
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- Japan
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- bit
- metric
- circuit
- satellite
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/14—Relay systems
- H04B7/15—Active relay systems
- H04B7/204—Multiple access
- H04B7/2046—SS-TDMA, TDMA satellite switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Radio Relay Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、SS−TDMA (5atellitS w
itched −T ime D 1vision
M ultipleAccess )通信方式におい
て、すべての地球局の時間基準となる基準局が、自局の
作るフレーム周期を衛星上に搭載されたサテライトスイ
ッチが作るフレーム周期に同期させるための同期制御回
路に関するものである。
itched −T ime D 1vision
M ultipleAccess )通信方式におい
て、すべての地球局の時間基準となる基準局が、自局の
作るフレーム周期を衛星上に搭載されたサテライトスイ
ッチが作るフレーム周期に同期させるための同期制御回
路に関するものである。
SS−TDMA4信方式において、衛星上のサテライト
スイッチが作るフレーム周期に対して基準局が同期する
ためには、サテライト スイッチの作るフレーム周期中
に設けられた時間基準を基準局が検出することが必要で
ある。この時間基準の検出による同期制御の原理を図を
用いて説明する。
スイッチが作るフレーム周期に対して基準局が同期する
ためには、サテライト スイッチの作るフレーム周期中
に設けられた時間基準を基準局が検出することが必要で
ある。この時間基準の検出による同期制御の原理を図を
用いて説明する。
第1図は、フレーム周期中に設けられた時間基準を検出
する原理を示す図である。
する原理を示す図である。
第1図(a)は基準局がフレーム周期毎に衛星へ送出す
る基準バーストの一例であり、変調方式として通常量も
一般的に用いられる2相または4相の位相変調を適用す
る場合を想定すると、前記基準バーストの先頭部には、
受信側で搬送波抽出用として用いる搬送波再生部分(C
Wと略記)1と、 クロック抽出用として用いるクロッ
ク再生部分(B TRと略記)2があり、次いで所定の
同期信号(UWと略記)3と前記時間基準を検出するた
めの7トリツク領域4が統いている。
る基準バーストの一例であり、変調方式として通常量も
一般的に用いられる2相または4相の位相変調を適用す
る場合を想定すると、前記基準バーストの先頭部には、
受信側で搬送波抽出用として用いる搬送波再生部分(C
Wと略記)1と、 クロック抽出用として用いるクロッ
ク再生部分(B TRと略記)2があり、次いで所定の
同期信号(UWと略記)3と前記時間基準を検出するた
めの7トリツク領域4が統いている。
第1図(b)は、サテライトスイッチが作るフレーム周
期中に時間基準として設けられた同期ウィンドで、基準
局がこのウィンドに対して送出する信号は再び基準局で
受信可能である。基準局が何等かの手段で、同期ウィン
ドと基準バーストが衛星上で第1図の(a)と(b)で
示した時間位置関係になるように基準バーストを送出す
れば、同期ウィンドを経て再び基準局で受信される基準
バーストは第1図(e)で示したものとなる。仮に前記
時間基準を同期ウィンド後縁部5とすれば、受信基準バ
ーストのメトリックビット長6によりメトリック領域消
失点7を検出することで、基準局は前記時間基準を知る
ことがでべろ。
期中に時間基準として設けられた同期ウィンドで、基準
局がこのウィンドに対して送出する信号は再び基準局で
受信可能である。基準局が何等かの手段で、同期ウィン
ドと基準バーストが衛星上で第1図の(a)と(b)で
示した時間位置関係になるように基準バーストを送出す
れば、同期ウィンドを経て再び基準局で受信される基準
バーストは第1図(e)で示したものとなる。仮に前記
時間基準を同期ウィンド後縁部5とすれば、受信基準バ
ーストのメトリックビット長6によりメトリック領域消
失点7を検出することで、基準局は前記時間基準を知る
ことがでべろ。
第1図(d)は基準局が、サテライトスイッチの作るフ
レーム周期に正しく同期がとれた時に受信される基準バ
ーストを示したもので、基準局は受信されたメトリック
ビット長が所定の長さになった時に同期がとれたと判断
する。従って基準バーストが第1図(c)で示した状態
で受信されたとすれば、基準局は受信されたメトリック
ビット長6と前記所定の長さのメトリックビット長8と
の差(位相誤差)を0にするように基準バーストの送信
タイミングを早めることにより同期の修正を行なう。
レーム周期に正しく同期がとれた時に受信される基準バ
ーストを示したもので、基準局は受信されたメトリック
ビット長が所定の長さになった時に同期がとれたと判断
する。従って基準バーストが第1図(c)で示した状態
で受信されたとすれば、基準局は受信されたメトリック
ビット長6と前記所定の長さのメトリックビット長8と
の差(位相誤差)を0にするように基準バーストの送信
タイミングを早めることにより同期の修正を行なう。
第2図は以上の同期制御機能を実現するための基準局の
回路構成例を示すブロック図である。
回路構成例を示すブロック図である。
本図において基準クロック発生器9で発生する基準クロ
ックは可変分周器10により分周されてフレーム周期が
発生される。このフレーム周期を基に基準バースト発生
器11で基準バースト(第1図(a))が作られ変調器
12で変調された後、衛星13に向は送出される。衛星
13のサテライトスイッチにより作られる同期ウィンド
(第1図(b))を経て再び基準局で受信された基準バ
ースト(第1図(C))は復調器14で復llIされた
後、位相誤差検出回路15に入力される。移相誤差検出
回路15では第1図で説明した通り、受信した基準バー
ストのメトリック領域消失点7の検出に基づいて、同期
ライ・ンドと基準バーストとの位相誤差が検出される。
ックは可変分周器10により分周されてフレーム周期が
発生される。このフレーム周期を基に基準バースト発生
器11で基準バースト(第1図(a))が作られ変調器
12で変調された後、衛星13に向は送出される。衛星
13のサテライトスイッチにより作られる同期ウィンド
(第1図(b))を経て再び基準局で受信された基準バ
ースト(第1図(C))は復調器14で復llIされた
後、位相誤差検出回路15に入力される。移相誤差検出
回路15では第1図で説明した通り、受信した基準バー
ストのメトリック領域消失点7の検出に基づいて、同期
ライ・ンドと基準バーストとの位相誤差が検出される。
この測定結果は位相制御回路16に入力され該位相制御
回路16は可変分周器10に対して、この測定結果に基
づいた制御信号17を出力し、可変分周器10の分局比
を制御することで基準バースト送信タイミングの制御が
行なわれる。
回路16は可変分周器10に対して、この測定結果に基
づいた制御信号17を出力し、可変分周器10の分局比
を制御することで基準バースト送信タイミングの制御が
行なわれる。
以上説明した基準局の同期制御は、すべての地球局の時
間基準となるため、高い精度でサテライトスイッチの作
るフレーム周期に同期する必要がある。このためには、
メトリック領域消失点7をいかに正確に検出するかとい
うことが重要であり、第2図の位相誤差検出回路15の
構成法が問題となる。もし周期精度が低いと、それに応
じてTDMAのバースト配置におけるガードタイムを大
きくする必要があり、フレーム利用効率が低下し、衛星
通信システム全体の経済性を損なう結果となる。
間基準となるため、高い精度でサテライトスイッチの作
るフレーム周期に同期する必要がある。このためには、
メトリック領域消失点7をいかに正確に検出するかとい
うことが重要であり、第2図の位相誤差検出回路15の
構成法が問題となる。もし周期精度が低いと、それに応
じてTDMAのバースト配置におけるガードタイムを大
きくする必要があり、フレーム利用効率が低下し、衛星
通信システム全体の経済性を損なう結果となる。
ここで従来のメトリック領域消失点検出法の原理を第3
図に示す。従来の検出法は、同期つインド内と、同期ウ
ィンド外のビット誤り率の違いに着目した方法である。
図に示す。従来の検出法は、同期つインド内と、同期ウ
ィンド外のビット誤り率の違いに着目した方法である。
第3図(a)は受信基準バーストと同期ウィンドの位置
関係を示したもので、メトリック領域4が8ビツトで、
正常同期時の受信メトリックビット長が4ビツトの場合
である。同図(b)はその場合の7トリツクビツト1ビ
ツト毎の正しく受信したと判断される確率を示したもの
で、同期ウィンド内では全く誤らないと仮定すればその
確率は1であり、同期ウィンド後縁部5以降はランダム
雑音と考えられるので、確率は0.5である。
関係を示したもので、メトリック領域4が8ビツトで、
正常同期時の受信メトリックビット長が4ビツトの場合
である。同図(b)はその場合の7トリツクビツト1ビ
ツト毎の正しく受信したと判断される確率を示したもの
で、同期ウィンド内では全く誤らないと仮定すればその
確率は1であり、同期ウィンド後縁部5以降はランダム
雑音と考えられるので、確率は0.5である。
従って第3図(a)の場合1個の基準バーストで受信さ
れるメトリックビット数の期待値Eは6 (E=IX
4+0.5X4)で、同期ウィンド後縁部5が、同図(
a)より1ビツト前の状態では期待値Eは5.5 (
E=IX3+0.5X5)となり、これら2つの期待値
には0.5の差がある。
れるメトリックビット数の期待値Eは6 (E=IX
4+0.5X4)で、同期ウィンド後縁部5が、同図(
a)より1ビツト前の状態では期待値Eは5.5 (
E=IX3+0.5X5)となり、これら2つの期待値
には0.5の差がある。
このことより、逆に基準バーストの受信メトリックビッ
ト数をカウントすることによりメトリック領域消失点7
を決定することが可能となる。実際には検出精度を上げ
るためにフレーム毎に繰り返し受信される複数の基準バ
ースト内の受信されたメトリックビットの総数によりメ
トリック領域消失点7の決定を行なっている。
ト数をカウントすることによりメトリック領域消失点7
を決定することが可能となる。実際には検出精度を上げ
るためにフレーム毎に繰り返し受信される複数の基準バ
ースト内の受信されたメトリックビットの総数によりメ
トリック領域消失点7の決定を行なっている。
上述した従来の方式においては、1ビツトの相異による
前述の期待値の差が0.5と小さい値のため伝送路上の
雑音(同期ウィンド内の誤り)や同期ウィンド後縁部5
以降のランダム雑音によりメトリック領域消失点7を誤
判断する場合があり、同期精度が低くなるという欠点が
あった。
前述の期待値の差が0.5と小さい値のため伝送路上の
雑音(同期ウィンド内の誤り)や同期ウィンド後縁部5
以降のランダム雑音によりメトリック領域消失点7を誤
判断する場合があり、同期精度が低くなるという欠点が
あった。
なお、理論的にはメトリック領域消失点7を決定するた
めに受信する基準バースト数をNとすれば、第3図(a
)の状態と同図(a)の状態から1ビツト相異した場合
との受信されたメトリックビット数の差を 065(前
述の期待値の差)XNとするためにはNを無限大とする
必要があることになるが、これを実現する回路を構成す
ることは困難である。
めに受信する基準バースト数をNとすれば、第3図(a
)の状態と同図(a)の状態から1ビツト相異した場合
との受信されたメトリックビット数の差を 065(前
述の期待値の差)XNとするためにはNを無限大とする
必要があることになるが、これを実現する回路を構成す
ることは困難である。
本発明は、これらの欠点を除去するため、第3図で説明
した従来の方式にン7トレノスタとスレショルド判定回
路を具備せしめることにより、実用上十分な検出精度が
得られるようにしたものである。
した従来の方式にン7トレノスタとスレショルド判定回
路を具備せしめることにより、実用上十分な検出精度が
得られるようにしたものである。
以下本発明の構成等に関し、実施例の図面に基づいて詳
細に説明する。
細に説明する。
第4図は、本発明の場合のメトリック領域消失点検出法
の原理を説明するため例示した図であって、(a)は前
記受信基準バーストと同期ウィンドの時間位置関係及び
本発明が特徴とするメトリックピッF検出の原理を示し
ている。
の原理を説明するため例示した図であって、(a)は前
記受信基準バーストと同期ウィンドの時間位置関係及び
本発明が特徴とするメトリックピッF検出の原理を示し
ている。
本発明では各メトリックビットを正しく受信したかどう
か判断する際に、各々のメトリックビットに続く複数の
ビットからなるビット群について、その中の各ビットの
正誤状態を参照し、正しく受信されたビット数が所定の
閾値を越えれば、該ビット群は正しく受信されたと判断
゛し、越えなければ誤って受信されたと判断する。
か判断する際に、各々のメトリックビットに続く複数の
ビットからなるビット群について、その中の各ビットの
正誤状態を参照し、正しく受信されたビット数が所定の
閾値を越えれば、該ビット群は正しく受信されたと判断
゛し、越えなければ誤って受信されたと判断する。
第4図(a)の18はビット群内のビット数を3ビツト
とした場合の例を示している。第4図(b)は同図(a
)の状態で前記所定の閾値を0とした場合のそれぞれの
ビット群が正しく受信したと判断される確率を示したも
のである。
とした場合の例を示している。第4図(b)は同図(a
)の状態で前記所定の閾値を0とした場合のそれぞれの
ビット群が正しく受信したと判断される確率を示したも
のである。
第4図(a)のように同期ウィンド後縁部5がメトリッ
ク領域8ビツト中の4番目のビットにある場合、前記と
同様の条件下において、基準バースト1回の受信で正し
く受信したと判断されるビット群数の期待値Eは 3.
25(E=IX2+0.5Xi+0.25X1十0.1
25×4 )、また同期ウィンド後縁部5が正規状態の
第4図(a)より1ビツト前にある場合の期待値Eは2
.375 (E=IXi十0.5Xi十〇、25X1+
0.125X5)で、これら2つの期待値には0.87
5の差がある。
ク領域8ビツト中の4番目のビットにある場合、前記と
同様の条件下において、基準バースト1回の受信で正し
く受信したと判断されるビット群数の期待値Eは 3.
25(E=IX2+0.5Xi+0.25X1十0.1
25×4 )、また同期ウィンド後縁部5が正規状態の
第4図(a)より1ビツト前にある場合の期待値Eは2
.375 (E=IXi十0.5Xi十〇、25X1+
0.125X5)で、これら2つの期待値には0.87
5の差がある。
メ) リック領域消失点7を精度よく検出するには、こ
の期待値の差を大きくとることが有効である。従来の方
法では、第3図で説明したように、これに対応した期待
値の差は0.5であるので、本発明が有効であることは
明らかである。
の期待値の差を大きくとることが有効である。従来の方
法では、第3図で説明したように、これに対応した期待
値の差は0.5であるので、本発明が有効であることは
明らかである。
また、ここでは説明を容易にするためにビット群内のビ
ット数を3、所定の閾値を0として説明したが、これら
のパラメータはシステムに応じた最適値を設定すること
になる。
ット数を3、所定の閾値を0として説明したが、これら
のパラメータはシステムに応じた最適値を設定すること
になる。
第5図は本発明による位相誤差検出回路の1実施例を示
すブロック図である。
すブロック図である。
前提条件として、メ) 9ツク領域消失点7を決定する
ために受信する基準バースト数をNとする。
ために受信する基準バースト数をNとする。
19は第2図の復調器14より入力される基準バースト
である。20はUW検出回路であり基準バースト19に
含まれるUW3を検出し、検出信号21をタイミング制
御回路22とメトリックビット発生回路23へ出力する
。 メトリックビット発生回路23は、UW検出回路2
0からの検出信号21により排他的論理和回路24に、
基準バースト19に含まれるメトリックビットと同じタ
イミングで正規のメトリックビット25を1ビツトずつ
順次出力する。排他的論理和回路24は正規のメトリッ
クビット25と基準バースト19中に含まれるメトリッ
クビットを 1ビツト毎に順次比較して、 メトリック
ビットの正誤情報信号26 (一致すれば“0″、不一
致の時′1″)をLビットのシフトレジスタ27に順次
入力する。ここでLは第4図(a)の18で説明したビ
ット群内のビット数である。
である。20はUW検出回路であり基準バースト19に
含まれるUW3を検出し、検出信号21をタイミング制
御回路22とメトリックビット発生回路23へ出力する
。 メトリックビット発生回路23は、UW検出回路2
0からの検出信号21により排他的論理和回路24に、
基準バースト19に含まれるメトリックビットと同じタ
イミングで正規のメトリックビット25を1ビツトずつ
順次出力する。排他的論理和回路24は正規のメトリッ
クビット25と基準バースト19中に含まれるメトリッ
クビットを 1ビツト毎に順次比較して、 メトリック
ビットの正誤情報信号26 (一致すれば“0″、不一
致の時′1″)をLビットのシフトレジスタ27に順次
入力する。ここでLは第4図(a)の18で説明したビ
ット群内のビット数である。
従ってシフトレジスタ27の出力28は基準バースト1
9内の7トリツクビツトの正誤状態を示している。スレ
ン1ルド判定回路29はシフトレジスタ27からの出力
28に現われている0”の個数と所定の閾値Rを比較し
、“0”の個数がRを越えていれば“1″、越えていな
ければ0″をカウンタ30に出力する。タイミング制御
回路22からのカウンタ制御信号32は、カウンタ30
がスレシaルド判定回路の出力信号31のうちメトリッ
クビットに関する情報だけをカウントし、所定のN個の
基準バーストに含まれる前記情報だけカウントすればリ
セットされるようにカウンタ30を制御する33はメト
リック領域消失点判定回路でカウンタ30からの出力、
すなわちN個の基準バーストについて、それらの中のメ
トリックビットのうち正しく受信したと判断されたビッ
ト群の数を求め、これにより、UW3からメトリック領
域消失点までのビット長を求め、この結果を34の位相
誤差判定回路に出力する。位相誤差判定回路34はタイ
ミング制御回路22からの判定司令信号35に従って、
メ) +7ツク領域梢失点判定回路33からの出力によ
り位相誤差を判定し、第2図の位相制御回路16に判定
位相誤差信号36を送出する。
9内の7トリツクビツトの正誤状態を示している。スレ
ン1ルド判定回路29はシフトレジスタ27からの出力
28に現われている0”の個数と所定の閾値Rを比較し
、“0”の個数がRを越えていれば“1″、越えていな
ければ0″をカウンタ30に出力する。タイミング制御
回路22からのカウンタ制御信号32は、カウンタ30
がスレシaルド判定回路の出力信号31のうちメトリッ
クビットに関する情報だけをカウントし、所定のN個の
基準バーストに含まれる前記情報だけカウントすればリ
セットされるようにカウンタ30を制御する33はメト
リック領域消失点判定回路でカウンタ30からの出力、
すなわちN個の基準バーストについて、それらの中のメ
トリックビットのうち正しく受信したと判断されたビッ
ト群の数を求め、これにより、UW3からメトリック領
域消失点までのビット長を求め、この結果を34の位相
誤差判定回路に出力する。位相誤差判定回路34はタイ
ミング制御回路22からの判定司令信号35に従って、
メ) +7ツク領域梢失点判定回路33からの出力によ
り位相誤差を判定し、第2図の位相制御回路16に判定
位相誤差信号36を送出する。
なお、領域消失点判定回路33および位相誤差判定回路
34において、このようにビット単位での誤差情報を求
めるのではなく、正規状態での受信ビット数の規定値(
例えば、前記の例では3.25XN )と比較して、こ
れより多゛いか、等しいか、少ないかによって、それぞ
れ送信タイミングを遅くするか、維持するか、または早
くするための信号を位相制御回路16へ出力する簡易な
方法を採ることも可能である。
34において、このようにビット単位での誤差情報を求
めるのではなく、正規状態での受信ビット数の規定値(
例えば、前記の例では3.25XN )と比較して、こ
れより多゛いか、等しいか、少ないかによって、それぞ
れ送信タイミングを遅くするか、維持するか、または早
くするための信号を位相制御回路16へ出力する簡易な
方法を採ることも可能である。
以上説明したように、本発明の回路方式によれはメ)
+7ツク領域消失点を精度よく検出できるので、高精度
の基準局同期制御回路を実現できるという利点がある。
+7ツク領域消失点を精度よく検出できるので、高精度
の基準局同期制御回路を実現できるという利点がある。
第1図はフレーム周期中に設けられた時間基準を検出す
る原理を示す図、第2図は同期制御機能を実現するため
の基準局の回路構成例を示すブロック図、第3図は従来
の7トリツク領域消失点検出法の原理を示す図、第4図
は本発明の場合のメ) 17ツク領域消失点検出法の原
理を説明するため例示した図、第5図は本発明による位
相誤差検出回路の1実施例を示すブロック図である。 1・・・・・・搬送波再生部分、2・・・・・・クロッ
ク再生部分、3・・・・・・同期信号、4・・・・・・
メ) +7ツク領域、5・・・・・・同期ウィンド後縁
部、6・・・・・・受信基準バーストのメトリックビッ
ト長、7・・・・・・メトリック領域消失点、8・・・
・・・所定の長さのメ) +7ツクビツト氏、9・・・
・・・基準クロック発生器、10・・・・・・可変分周
器、11・・・・・・基準バースト発生器、12・・・
・・・変調器、13・・・・・・衛星、14・・・・・
・復調器、15・・・・・・位相誤差検出回路、16・
・・・・・位相制御回路、17・・・・・・制御信号、
18・・・・・・ビット群、19・・・・・・基準バー
スト、20・・・・・・UW検出回路、21・・・・・
・検出信号、22・・・・・・タイミング制御回路、2
3・・・・・・メトリックビット発生回路、24・・・
・・・排他的論理和回路、25・・・・・・正規のメト
リックビット、26・・・・・・メトリックビットの正
誤情報信号、27・・・・・・シフトレジスタ、28・
・・・・・シフトレジスタの出力、29・・・・・・ス
レショルド判定回路、30・・・・・・カウンタ、31
・・・・・・スレショルド判定回路の出力信号、32・
・・・・・カウンタ制御信号、33・・・・・・メ)
+7ツク領域消失点判定回路、34・・・・・・位相誤
差判定回路、35−・・・・・判定指令信号、36・・
・・・・判定位相誤差信号代理人 弁理士 本 間
崇第1図 察2図 1.3 第3 図 UWからのビット数 第4図 uwかうのビット数 第5 図 q
る原理を示す図、第2図は同期制御機能を実現するため
の基準局の回路構成例を示すブロック図、第3図は従来
の7トリツク領域消失点検出法の原理を示す図、第4図
は本発明の場合のメ) 17ツク領域消失点検出法の原
理を説明するため例示した図、第5図は本発明による位
相誤差検出回路の1実施例を示すブロック図である。 1・・・・・・搬送波再生部分、2・・・・・・クロッ
ク再生部分、3・・・・・・同期信号、4・・・・・・
メ) +7ツク領域、5・・・・・・同期ウィンド後縁
部、6・・・・・・受信基準バーストのメトリックビッ
ト長、7・・・・・・メトリック領域消失点、8・・・
・・・所定の長さのメ) +7ツクビツト氏、9・・・
・・・基準クロック発生器、10・・・・・・可変分周
器、11・・・・・・基準バースト発生器、12・・・
・・・変調器、13・・・・・・衛星、14・・・・・
・復調器、15・・・・・・位相誤差検出回路、16・
・・・・・位相制御回路、17・・・・・・制御信号、
18・・・・・・ビット群、19・・・・・・基準バー
スト、20・・・・・・UW検出回路、21・・・・・
・検出信号、22・・・・・・タイミング制御回路、2
3・・・・・・メトリックビット発生回路、24・・・
・・・排他的論理和回路、25・・・・・・正規のメト
リックビット、26・・・・・・メトリックビットの正
誤情報信号、27・・・・・・シフトレジスタ、28・
・・・・・シフトレジスタの出力、29・・・・・・ス
レショルド判定回路、30・・・・・・カウンタ、31
・・・・・・スレショルド判定回路の出力信号、32・
・・・・・カウンタ制御信号、33・・・・・・メ)
+7ツク領域消失点判定回路、34・・・・・・位相誤
差判定回路、35−・・・・・判定指令信号、36・・
・・・・判定位相誤差信号代理人 弁理士 本 間
崇第1図 察2図 1.3 第3 図 UWからのビット数 第4図 uwかうのビット数 第5 図 q
Claims (1)
- 【特許請求の範囲】 アップリンクとダウンリンクの一方または両方に複数の
スポットビームを含み、アップリンクとダウンリンクと
の間の接続をサテライトスイッチによりあらかじめ定め
られた接続モードに従って順次切り換えこれを衛星上の
タイミング基準に従ってフレーム周期と呼ぶ一定周 期で繰り返す機能を有する衛星を用いて時分割多元接続
により通信を行なうSS−TDMA衛星通信方式におい
て、システムの同期の基準となる基準局が前記接続モー
ドのうち同期用として設けられる同期ウインドに対しフ
レーム周期毎に基準バーストを送出し基準バースト中の
メトリック領域が同期ウインド後縁によって切断され消
失するタイミングにより基準バーストと同期ウインドと
の位相誤差を検出しこれによって基準バーストの送信タ
イミングを制御する場合に、受信メトリック領域中の各
メトリックビットについて該メトリックビットとそれに
続く所定数のビットを含めたビット群の正誤を、正しく
受信されたビット数と所定の閾値を比較することにより
判定する回路と、フレーム周期毎に繰り返し受信される
所定数の基準バーストについての正しく受信されたビッ
ト群の数をカウントするカウンタ回路と、このカウント
値を所定の値と比較することにより位相誤差情報を出力
する回路を具備することを特徴とするSS−TDMA基
準局同期制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13515884A JPS6115428A (ja) | 1984-07-02 | 1984-07-02 | Ss―tdma基準局同期制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13515884A JPS6115428A (ja) | 1984-07-02 | 1984-07-02 | Ss―tdma基準局同期制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6115428A true JPS6115428A (ja) | 1986-01-23 |
Family
ID=15145170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13515884A Pending JPS6115428A (ja) | 1984-07-02 | 1984-07-02 | Ss―tdma基準局同期制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6115428A (ja) |
-
1984
- 1984-07-02 JP JP13515884A patent/JPS6115428A/ja active Pending
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