JPS61152173A - Ghost erasing device - Google Patents

Abstract

PURPOSE:To use transversal filters with a small number of taps to improve the ghost erasing capacity by performing an operation while shifting a section by a minimum delay unit successively and detecting the section, where the operation result is maximum, to determine a delay quantity. CONSTITUTION:This device consists of equalizing circuit units 64 which consists of tap gain variable transversal filters 62 and variable delay circuits 61, a subtractor 63 which subtracts outputs of units 64 from the input signal of a terminal 11 and outputs the subtraction result to a terminal 15, a control part 13 which controls tap gains of filters 62 so that an error signal obtained from the output of the subtractpr 63 and a reference waveform is falt, and a delay quantity determining part 17 which controls the circuits 61 so that the delay quantity determined by the error waveform obtained in the control part 13 is obtained. In the determining part 17, the operation is performed by a means 72 with respect to the error waveform having an extent corresponding to the number of taps of filters 62 while shifting the section by a minimum delay time unit successively, and the section where the operation result is maximum is detected by a circuit 73, and circuits 61 are so controlled that the detected section enters into filters 62.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、テレビジ、ンゴースト信号を自動的に消去す
る為のゴースト消去装置に係わり、特に可変遅延回路と
トランスバーサルフィルタを用いてディジタル的くゴー
スト消去を行うゴースト消去装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a ghost canceling device for automatically canceling television ghost signals, and particularly to a device for digitally eliminating ghost signals using a variable delay circuit and a transversal filter. The present invention relates to a ghost erasing device that performs erasing.

〔発明の技術的背景とその問題点〕[Technical background of the invention and its problems]

トランスバーサルフィルタを用いてディジタル的にゴー
スト信号を消去するゴースト消去装置は従来からよく知
られている◎ この種のトランスバーサルフィルタでは複数のタップを
有するタップ付遅延回路が用いられ、これらのタップ毎
に各々の利得を変える為にタップ係数器（実際には乗算
器）が必要である。Ghost canceling devices that digitally cancel ghost signals using transversal filters are well known.◎ This type of transversal filter uses a tapped delay circuit with multiple taps, and each tap A tap coefficient unit (actually a multiplier) is required to change the gain of each.

ところで、テレビジョン信号に重畳して受信されるゴー
スト信号は目的の信号に対して時間的に近接しているも
のも比較的離れているものもあシ種々雑多である。これ
らのゴースト信号を精度良くしかも広い範囲で消去する
為には上記タップ付遅延回路のタップが多く長い遅延回
路が必要となシ、シたがってタップ係数器となる乗算器
等も非常に多く必要となって回路の複雑化、コストの上
昇で招く。Incidentally, the ghost signals that are received superimposed on the television signal are of various types, including those that are close in time to the target signal and those that are relatively distant from the target signal. In order to eliminate these ghost signals with high accuracy and over a wide range, a long delay circuit with many taps is required in the above-mentioned tapped delay circuit, and therefore a large number of multipliers that serve as tap coefficient units are also required. This results in more complicated circuits and higher costs.

そこで、上述の乗算器等を減らす為の工夫が種々なされ
ており、その１つに複数個の短時間幅のタップ付遅延回
路と複数個の固定遅延回路を自動的に組み合わせ、ゴー
ストのある遅延時間のみり、ブ付遅延回路を用い１等化
の必要のないところは固定の遅延回路を用いるゴースト
消去装置が考えられた（特開昭５６−１５８５７９）。Therefore, various efforts have been made to reduce the number of multipliers, etc. mentioned above, and one of them is to automatically combine multiple short-width tapped delay circuits and multiple fixed delay circuits to create a delay with ghosts. A ghost erasing device was devised that uses a delay circuit with a timer and a fixed delay circuit where equalization is not necessary (Japanese Patent Laid-Open No. 56-158579).

その構成は第３図に示すようになっており、タイミング
発生回路（１）の制御の下に入力端子（２）から入りて
くる映倫信号の所定部分をデジタル値として演算処理回
路（３）に読み込み、ゴーストの位置と大きさを検知し
た後、ゴーストの位置にタック付遅延回路（４）が設定
できるように、これらと固定遅延回路（５）と遅延切替
回路（６）によって接続し、更に重みづけ回路（７）で
重みづけを行い、タック付遅延回路（４）からの出力を
加算回路（８）で加算して出力している。Its configuration is shown in Figure 3. Under the control of the timing generation circuit (1), a predetermined portion of the Eirin signal that enters from the input terminal (2) is converted into a digital value and sent to the arithmetic processing circuit (3). After reading and detecting the position and size of the ghost, connect these with a fixed delay circuit (5) and a delay switching circuit (6) so that a tacked delay circuit (4) can be set at the ghost position, and A weighting circuit (7) performs weighting, and an adder circuit (8) adds and outputs the outputs from the tacked delay circuit (4).

しかしながら、上記の構成のゴースト消去装置ではゴー
ストとして複雑な歪が信号にのっている場合トランスバ
ーサルフィルタを必ずしも適当な位置に設定することが
できずゴースト消去の性能上問題がある。However, in the ghost canceling device having the above-mentioned configuration, if the signal contains complex distortion as a ghost, the transversal filter cannot necessarily be set at an appropriate position, which causes a problem in terms of ghost canceling performance.

〔発明の目的〕[Purpose of the invention]

本発明は、上述の従来のゴースト消去装置の問題点に鑑
みてなされたもので、複雑な歪に対してもゴーストの位
置を正確に検知でき、したがって比較的少ないタ、ブ付
のトランスバーサルフィルタを用いてもゴースト消去性
能の高いゴースト消去装置を提供することを目的とする
。The present invention has been made in view of the problems of the conventional ghost canceling device described above, and is capable of accurately detecting the position of a ghost even in the case of complex distortion. It is an object of the present invention to provide a ghost erasing device that has high ghost erasing performance even when using the present invention.

〔発明の概要〕[Summary of the invention]

本発明は１等化回路ユニ、ト内の可変遅延回路の最適な
遅延量を決定するに、トランスパーサルフィルタのタッ
プ数分だけの、続く誤差波形につき所定の演算を行う区
間内誤差演算手段を有し、この演算手段による演算を逐
次、最小遅延時間単位で区間管ずらして行い、演算結果
が最大となる区間を検出することによって行う点に特徴
がある。The present invention provides intra-interval error calculation means for performing predetermined calculations on successive error waveforms as many times as the number of taps of the transpersal filter in order to determine the optimal delay amount of the variable delay circuit in the equalization circuit unit and unit. It is characterized in that the calculations by this calculation means are sequentially performed by shifting sections by the minimum delay time unit, and the calculations are performed by detecting the section where the calculation result is maximum.

〔発明の効果〕〔Effect of the invention〕

本発明では、最小遅延時間単位で逐次ずらして所定の演
算を行い、演算結果が最大となる区間を検出することに
よって遅延量を決定するのできめ細かく各等化回路二二
、トヤ設定ができ、ゴースト消去性能が非常によい装置
が得られる。In the present invention, a predetermined calculation is performed by sequentially shifting the minimum delay time unit, and the delay amount is determined by detecting the section where the calculation result is the maximum. A device with very good erasing performance can be obtained.

ｊ〔発明の実施例〕 本発明のゴースト消去装置の一実施例を第１図に示す。j [Embodiments of the invention] An embodiment of the ghost erasing device of the present invention is shown in FIG.

このゴースト消去装置の大きな特徴は。What are the major features of this ghost eraser?

遅延量決定部（１７）が追加されている点である。ボー
ストラ含んだテレビジョンビデオ信号が、ディジタル信
号の形式で、入力端子（１１）ｔｌ−通じて、等化回路
部（１６）の減算器（６３）の正極性の入力と、タイミ
ング部（１２）のクロ、り発生回路（２１）と同期分離
回路（２４と、制御部Ｃ１３）の差分器（３１）とに加
えられている。The difference is that a delay amount determining section (17) is added. The television video signal containing the Vostra is in the form of a digital signal and is connected to the positive polarity input of the subtracter (63) of the equalization circuit section (16) and the timing section (12) through the input terminal (11) tl-. It is added to the black and white generation circuit (21), the sync separation circuit (24), and the difference device (31) of the control section C13.

タイミング部（１２）は、このディジタルゴースト消去
装置に必要なり口、りＣＫとタイミングパルスＡ。The timing section (12) includes CK and timing pulse A necessary for this digital ghost canceling device.

Ｂ、Ｃ，Ｄ、ＣＬ、ＡＤを発生するものであり、クロッ
ク発生回路（２Ｌ）Ｋよるクロ、りと同期分離回路２２
による水平・垂直同期信号とからタイミング回路（２３
）でタイミングパルスを発生する。等化回路部σのは、
可変遅延回路（６１）とトランスパーサルフィルタ（６
２）とから成るＭ個のディジタル等化回路（等化回路ユ
ニットという。）（６４）と、このＭ個の等北回路ユニ
ツ）（６４）の出力を入力ビデオ信号から減じる減算器
φ３）とから成る。この減算器（６３）の出力は１Ｍ個
の等北回路ユニッ）（６４，）の各入力端子と、このデ
ィジタルゴースト消去装置の出力端子５と、制御部０３
）の差分器％３３）とに接続されている。It generates B, C, D, CL, and AD, and the clock generation circuit (2L) is connected to the clock by K, and the synchronization separation circuit 22.
horizontal and vertical synchronization signals from the timing circuit (23
) generates a timing pulse. The equalization circuit part σ is
Variable delay circuit (61) and transversal filter (6
2), and a subtracter φ3) for subtracting the output of the M equal-north circuit units (64) from the input video signal. Consists of. The output of this subtracter (63) is sent to each input terminal of 1M equal north circuit units (64,), the output terminal 5 of this digital ghost canceling device, and the control unit 03.
) is connected to the differentiator %33).

可変遅延回路（６１）は、第２図に示されているように
、それぞれ、　Ｔ、２Ｔ、４Ｔ、８Ｔ、１６Ｔの遅延を
与える固定遅延器ＤＩ、Ｄ２．Ｄ３．Ｄ４．Ｄ５と、こ
れらの固定遅延器をそれぞれ切り替える５個のスイッチ
８１，８２，８３．Ｓ４，８５とから成る。トランスバ
ーサルフィルタ（６２は、第２図に示されているように
、単位遅延素子（６２１）と、この各出力とタップ利得
を掛ける掛算器ω２２）と、この各出力を加え合わせる
加算器（６２′３とから成る５タツプの出力加重形ディ
ジタルトランスバーサルフィルタである。可変遅延回路
（６１）の遅延量を切り替えるスイッチ８１，８２゜８
３．８４．Ｓ５の制御を行うのが、遅延量決定部（７）
であす、トランスバーサルフィルタ（６２）のタップ利
得全選択するのが、制御部（１３）のタップ利得選択回
路（３８）である。As shown in FIG. 2, the variable delay circuit (61) includes fixed delayers DI, D2 . D3. D4. D5 and five switches 81, 82, 83 . It consists of S4 and S85. As shown in FIG. 2, the transversal filter (62 includes a unit delay element (621), a multiplier ω22 that multiplies each output and a tap gain), and an adder (62) that adds each output. This is a 5-tap output weighted digital transversal filter consisting of .
3.84. The delay amount determining unit (7) controls S5.
The tap gain selection circuit (38) of the control section (13) selects all the tap gains of the transversal filter (62) tomorrow.

ここで制御部（１３）の動作について述べる。Here, the operation of the control section (13) will be described.

入力端子０１）に印加された入力ビデオ信号からタイミ
ング部０２）の中にあるクロック発生回路（２１）によ
って、このディジタルゴースト消去装置のシステムクロ
、りが作られ、各部に供給されている。The system clock of this digital ghost canceling device is generated from the input video signal applied to the input terminal 01) by a clock generation circuit (21) in the timing section 02), and is supplied to each section.

このクロ、り周期は、単位遅延素子（４１）の遅延時間
Ｔに対応し、例えば Ｔ　＝＝　１／３　ｆｓｃ：０．１　／ｊｓｆｓｃ・・
・カラーサブキャリア周波数、　　約３．５８　ＭＨｚ
。This cycle corresponds to the delay time T of the unit delay element (41), for example, T == 1/3 fsc: 0.1 /jsfsc...
・Color subcarrier frequency, approximately 3.58 MHz
.

である。また、入力ビデオ信号から、同期分離回路（２
２）によって得られる水平、垂直同期信号と、前記クロ
、りとから、タイミング回路（２３）は各種のタイミン
グ信号を発生している。It is. Also, from the input video signal, the synchronization separation circuit (2
The timing circuit (23) generates various timing signals from the horizontal and vertical synchronizing signals obtained by 2) and the above-mentioned black and white signals.

まず、入力端子０１）に印加された入力ビデオ信号から
、前記タイミング回路（２３）の制御のもとに１着目す
る垂直同期パルス前縁部の所定の長さ分だけを抽出し、
これを差分回路（３υを経由して入力波形メモリ（３２
）に記憶する。一方、同時刻における出力端子０５）の
出力ビデオ信号の所定の長さ分だけを抽出し、差分回路
（３３）および基準波形の減算器０４）を経由して、誤
差波形メモリ３６に記憶する。ここにおいて、減算器（
３４）Ｋ供給される基準波形は、タイミング回路（２９
の制御のもとに基準波形発生回路（３５）で作成された
もので娶る。このようにして入力波形メモリ（３２）に
記憶された波形を、サンプリング間隔Ｔ（０，１μ５Ｘ
（）う′ンスバーサルフィルタ（６２’ｌ）のり、プ間
隔に同じ）毎のサンプル値系列として〔ｘｋ〕と表記す
る。同様にして差分回路Ｃ３ａ）の出力波形を（ｙｈ）
、基準波形発生回路（３５７で発生した基準波形’！ｒ
（ｒｈ）、減算器（３４短出力である誤差波形を（ｅｓ
＋）　（ｅｈ＝ｙｈ　　ｒｋ）と表記する。すなわち誤
差波形メモＩＪ　（３６）には誤差波形（ａｈ）が記憶
されることになる。First, from the input video signal applied to the input terminal 01), only a predetermined length of the leading edge of the vertical synchronization pulse of interest is extracted under the control of the timing circuit (23),
This is passed through the differential circuit (3υ) to the input waveform memory (32
). On the other hand, only a predetermined length of the output video signal from the output terminal 05) at the same time is extracted and stored in the error waveform memory 36 via the difference circuit (33) and the reference waveform subtracter 04). Here, the subtractor (
34) The reference waveform supplied by K is sent to the timing circuit (29
The reference waveform generation circuit (35) generates the waveform under the control of the reference waveform generating circuit (35). The waveform stored in the input waveform memory (32) in this way is stored at a sampling interval T (0,1μ5×
It is expressed as [xk] as a sample value series for each step interval () of the basic universal filter (62'l). Similarly, the output waveform of the differential circuit C3a) is (yh)
, reference waveform generation circuit (reference waveform '!r generated in 357)
(rh), subtracter (34 short output error waveform (es
+) (eh=yh rk). That is, the error waveform (ah) is stored in the error waveform memo IJ (36).

次に、これら各波形メモリ（３２）、　（３６）から適
当な周波数のクロ、りで（ｘｋ）および（ｅｈ　）を読
み出して。Next, read out (xk) and (eh) from each of these waveform memories (32) and (36) using a clock signal of an appropriate frequency.

％　−。% -.

で表わされる相関演算を行う。ここで相関範囲ＣＰ、Ｑ
）は通常、Ｐ＝−２Ｍ、Ｑ＝２Ｎ程度の値にとる。ｄＩ
の物理的意味は、遅れ時間ｉＴ　（Ｔはり、ブ間隔）の
ゴーストのおおよその大きさである。Perform the correlation calculation expressed as . Here, the correlation range CP, Q
) are usually set to values of about P=-2M and Q=2N. dI
The physical meaning of is the approximate size of the ghost of delay time iT (T interval, interval).

一方、タップ利得メモリ３８には各タップのタップ利得
（ｃＩ）が記憶されているが、その初期値はＣ（１＝　
１　、　Ｃ−Ｍ〜Ｃ−轟＝Ｑ　、　ｃｌＡ−ｃＨ＝０で
ある。第（１）式の演算がｉ＝−Ｍ−Ｎのうちの一つの
ｉについて終るたびに、タップ利得メモリ（４０からタ
ップ利得Ｃｉ″を読み出し、これに対して り、ｎｅｗ＝ｃｔ、ｏｌｄ　　”Ｉ　　　　　　　　　
・・・（２）（ａは正の微少値） で表わされる修正を施した後、再びタップ利得メモリ（
４８）に戻す、第（１）式と第（２）式で表わされる演
算を１フイールドの間にすべてのｉ（ｉ＝−Ｍ−Ｎ）に
ついて行なうが、これを実行するのがタップ利得修正演
算回路（３７）である。On the other hand, the tap gain memory 38 stores the tap gain (cI) of each tap, and its initial value is C(1=
1, C-M~C-Todoroki=Q, clA-cH=0. Every time the calculation of equation (1) is completed for one i out of i=-M-N, the tap gain Ci'' is read out from the tap gain memory (40), and for this, new=ct, old'' I
...(2) (a is a positive minute value) After making the correction shown in the following, the tap gain memory (
Returning to step 48), the operations expressed by equations (1) and (2) are performed for all i (i=-M−N) during one field, and this is performed by tap gain correction. This is an arithmetic circuit (37).

上記演算を新たに基準波形が受信されるたびに（スナわ
ち、１フイールドに１回）繰返す。これを続けることに
よって、誤差波形（ｅｈ）は次第にＯに近づく（すなわ
ち、出力波形０’ｈ　）が基準波形（ｒｈ）に近づく）
。最終的に（ｅｔ）はある値（ｃＩ）ｏｐｔ　Ｋ収束す
るが、このときの出力波形（ｙｈ）は、 Ｅ＝Σ（ｙｈ　−ｒｈ　）”　　　　　　　　　　　　
　　−（３）ｋ−。The above calculation is repeated each time a new reference waveform is received (ie, once per field). By continuing this, the error waveform (eh) gradually approaches O (i.e., the output waveform 0'h) approaches the reference waveform (rh))
. Eventually (et) converges to a certain value (cI)optK, but the output waveform (yh) at this time is E=Σ(yh − rh)”
-(3)k-.

で定義される残留誤差を最小にするものになっている。It is designed to minimize the residual error defined by .

尚、上記制御部（−１３）で、従来のゴースト消去装置
と異なる点は誤差波形メモＩＪ（３６）を出力波形メモ
リとして兼用するためのスイッチ（３０２とタップ利得
選択回路（３９）とが追加されている点である。The control section (-13) differs from the conventional ghost eraser in that a switch (302) and a tap gain selection circuit (39) are added to double the error waveform memo IJ (36) as an output waveform memory. This is the point.

まず初めに、スイッチ（３ψがａ側に接続されており、
垂直同期パルス前縁部の所定の長さ分（２５６サンプル
）が、差分回路（３３）とこのスイッチ＾りとを経由し
て、誤差波形メモリ（３０に記憶される。第４図にこの
誤差波形メモリ（３Ｑの構成を示す０スイ、チ（３Ｏ）
からの入力信号は、ＲＡＭ（３６υの入力データ端子に
接続されている。第５図に示す制御信号Ａが２５６　ｃ
ｋ　％　Ｈｉｇｈの時、ゲート（３６１を通じて前記Ｒ
ＡＭ（３６１）がチップセレクトされ、同時に、クリア
回路Ｃ７４）からの制御信号Ｇ　（Ｌｏｗ）によって、
セレクタ（３６２）を通じて、前記ＲＡＭ（３６υのア
ドレスが前記タイミング回路（２３）２＞−らのアドレ
ス（ＡＤ）信号に接続され、またＮＯＴゲート（３６５
）によるＧ（Ｈｉｇｈ）とＡＮＤゲート（３６４）とか
ら制御信号Ｈ（Ｌｏｗ）が前記ＲＡＭ（３６１）のＲ７
Ｗ端子に接続され、書き込み状態となる。このＡＤ傷信
号０から２５５までクロ、り（ｃｋ）に同期して変化す
るのに応じて、前記ＲＡＭＣ３６１）の各アドレスに出
力波形サンプル（ｙｋ）が保持される。第６図（ａ）に
、この出力波形（ｙｈ）ｅ示す。なお１等化前なので、
この出力波形０’ｈ）は。First of all, the switch (3ψ is connected to the a side,
A predetermined length (256 samples) of the leading edge of the vertical synchronization pulse is stored in the error waveform memory (30) via the difference circuit (33) and this switch. Waveform memory (0 switch, CH (3O) indicating the configuration of 3Q)
The input signal from the RAM (36υ) is connected to the input data terminal.The control signal A shown in FIG.
When k% is High, the above R
AM (361) is chip selected, and at the same time, the control signal G (Low) from the clear circuit C74)
Through the selector (362), the address of the RAM (36υ) is connected to the address (AD) signal of the timing circuit (23) 2>-, and the NOT gate (365
) from G (High) and the AND gate (364), the control signal H (Low) is applied to R7 of the RAM (361).
It is connected to the W terminal and enters the write state. As the AD flaw signal changes from 0 to 255 in synchronization with the clock signal (ck), output waveform samples (yk) are held at each address of the RAMC 361). FIG. 6(a) shows this output waveform (yh)e. Note that this is before 1 equalization, so
This output waveform 0'h) is.

入力波形（Ｘｈ）と同一である。前記ＲＡＭＣ３６１）
の出力データ端子は、タップ利得修正演算回路（３７）
、最大値アドレス検出回路（７１）、区間内誤差演算回
路Ｃ７２）に接続されている。It is the same as the input waveform (Xh). RAMC361)
The output data terminal of the tap gain correction calculation circuit (37)
, a maximum value address detection circuit (71), and an intra-section error calculation circuit C72).

最大値アドレス検出回路（７すの構成を第７図に示す。The configuration of the maximum value address detection circuit (7) is shown in FIG.

誤差波形メモリ（３９の出力（ｙｈ）は、コンパレータ
（７１１）の入力端子Ａとう、チＣ７１３）の入力端子
に接続されている。タイミング回路（ｚｌからのクリア
信号ＣＬは、前記う、チα１枦のクリア端子と、カウン
タ（７１４）のクリア端子に接続されている。タイミン
グ回路す３）からの制御信号Ａと、クロック発生回路（
２りからのクロックＣＫとは、ＡＮＤゲー）（７１６）
ｔ−通して、クロ、り信号φムとして、カウンタ（−７
１４）のクロック端子と、　ＮＯＴゲー）（７１７，）
の入力端子（接続されている。ＮＯＴゲー）（７１４）
の出力信号ｅｆｉＡは。The output (yh) of the error waveform memory (39) is connected to the input terminals of the comparator (711), input terminals A and C713. The clear signal CL from the timing circuit (zl) is connected to the clear terminal of the channel α1 and the clear terminal of the counter (714).The control signal A from the timing circuit (3) and the clock generation circuit (
The clock CK from 2 is an AND game) (716)
The counter (-7
14) clock terminal and NOT game) (717,)
Input terminal (connected.NOT game) (714)
The output signal efiA is.

瓜回路（７１２）Ｋ接続されている。このＡＮＤ回路（
７１ｚ％他の入力は、コンパレータＣｒ　１　］）の出
力（Ａ＜Ｂ）に接続されていて、その出力は、ラッチ回
路（ｒ　１３）とう、子回路ｔ１１つのクロック端子（
ｅｋ）に接続されている。ラッチ（＞Ｘ３）の出力は、
コンパレータ（ｒｘｂの他の入力端子（Ｂ）に接続され
、カウンタ（７１４）の出力は、ラッチ（７１５，）の
入力に接続され、う、チク１喝の出力は、最大値アドレ
ス値であり、この最大値アドレス検出回路（７１）の出
力として、減算器Ｃ７５）の減算入力に接続されている
。Melon circuit (712) K is connected. This AND circuit (
71z% The other input is connected to the output (A<B) of the comparator Cr 1 ]), and its output is connected to the latch circuit (r 13) and the child circuit t1 to the clock terminal (
ek). The output of the latch (>X3) is
It is connected to the other input terminal (B) of the comparator (rxb), the output of the counter (714) is connected to the input of the latch (715,), and the output of the tick is the maximum address value, The output of this maximum value address detection circuit (71) is connected to the subtraction input of a subtracter C75).

この最大値アドレス検出回路（７１）の動作を、第５図
に示すタイミングチャートを用いて、以下に述べる。既
に示したように、誤差波形メモリ（３りに出力波形（ｙ
ｈ）（入力波形（ｘｈ　）と同じ）が書き込まれた後に
、クリア信号ＣＬによって、ラッチ（２１３）とカウン
タ（７１４がクリアされ、その出力がそれぞれ０となる
。このとき、制御信号ＨがＨｉｇｈ。The operation of this maximum value address detection circuit (71) will be described below using the timing chart shown in FIG. As already shown, the error waveform memory (the output waveform (y
h) (same as the input waveform (xh)) is written, the latch (213) and counter (714) are cleared by the clear signal CL, and their outputs become 0. At this time, the control signal H is set to High. .

ＧがＬＯＷになっていて、前記ＲＡＭＱ６１）は読み出
し状態となっている。G is LOW, and the RAMQ61) is in a read state.

次に、前記タイミング回路（２３）からのＡＤ傷信号。Next, the AD flaw signal from the timing circuit (23).

０から２５５まで変化する６間、制御信号ＡはＨｉｇｈ
となりて、前記ＲＡＭ（３６１）から出力波形（ｙｈ）
がコンパレータ（７１１）とラッチ（７１３）に送られ
る。この期間。The control signal A is High during the 6 period when it changes from 0 to 255.
Then, the output waveform (yh) from the RAM (361) is
is sent to the comparator (711) and latch (713). this period.

コンパレータ（７１１）はＳう、チ（７１■の出力と出
力波形（ｙｋ）とを比較し、出力波形の方が大きいとき
に、Ａ＞Ｂ信号ｔＨｉｇｈとするので、ＡＮＤゲート（
７ｘａｔ通じて、反転クロック端子によって、出力波形
がう、チ（７１３）ＶＣ保持され、同時に、その出力波
形のアドレス番号ｋｔ−示す前記カウンタθ１４の出力
が、う、チ（７１ｒ、）に保持される。これｔ　’Ｉｏ
からｙ　ａｓｓまで繰り返すことによって、ラッチ（７
１→には、出力波形の最大値ｙ、を示すアドレスｐが保
持される。The comparator (711) compares the output of S and Q (71) with the output waveform (yk), and when the output waveform is larger, A>B signal tHigh, so the AND gate (
7xat, the output waveform is held at VC (713) by the inverted clock terminal, and at the same time, the output of the counter θ14 indicating the address number kt of the output waveform is held at VC (71r). Ru. This t'Io
By repeating from y ass to latch (7
1→ holds an address p indicating the maximum value y of the output waveform.

次に一、タイミング回路（２ｊの制御信号りによって、
スイッチ（３φが接点すに接続され、既に示した出力波
形（ｙｈ）の取り込みと同じことが行われ、誤差波形メ
モリ（３６）には、第６図（ｅ）に示す誤差波形サンプ
ル値（ｔｓｋ）が取り込まれる。この誤差波形（ｅｈ）
を処理する区間内誤差演算回路Ｃｌ２１）構成を第８図
に示す。この区間内誤差演算回路３ノの入力は、ＲＯＭ
Ｃｌ２１）の入力に接続され、このＲＯＭ（７２Ｘ）必
出力は、それぞれ直列接続された４個のう、チ（７２２
）に接続され、このラッチ（７２２’）の入力あるいは
出力は、それぞれ５個の係数器（７２３）の入力に接続
され、それぞれ各係数倍された係数器（１２３）の出力
は、加算器（７２４）の入力に接続され、この加算器Ｃ
７２４）の出力は、ラッチ（７２１の入力に接続され、
このう、チ（７２９の出力は、区間内誤差演算口Ｗｌｒ
Ｃ２υの出力として、最大値区間番号検出回路（７３ｐ
入力に接続されている。また、クロック発生回路（２１
）２＞−らのクロック信号Ｃｋは、ラッチ（７２つとＡ
ＮＤゲート（７ｚｓ）に接続され、タイミング回路（２
３％制御信号Ｂは、ＡＮＤゲー）（７２６７の他の入力
に、クリア信号ＣＬはう、チ（７２５）のクリア入力に
それぞれ接続され、ＡＮＤゲート（７２−の出力は、ラ
ッチ（７２５）のクロック入力に接続されている。Next, the timing circuit (by the control signal of 2j,
The switch (3φ) is connected to the contact, and the same thing as the output waveform (yh) shown above is taken in, and the error waveform sample value (tsk ) is captured.This error waveform (eh)
The configuration of the intra-interval error calculation circuit Cl21) for processing is shown in FIG. The input of this intra-interval error calculation circuit 3 is a ROM
The required output of this ROM (72X) is connected to the input of the ROM (722
), the input or output of this latch (722') is connected to the input of five coefficient units (723), and the output of each coefficient unit (123), which is multiplied by each coefficient, is connected to an adder ( 724), and this adder C
The output of the latch (724) is connected to the input of the latch (721),
In this way, the output of Q (729) is the intra-interval error calculation port Wlr
As the output of C2υ, the maximum value section number detection circuit (73p
connected to the input. In addition, a clock generation circuit (21
)2>- clock signals Ck are connected to the latches (72 and A
It is connected to the ND gate (7zs) and the timing circuit (2
The 3% control signal B is connected to the other input of the AND gate (7267), the clear signal CL is connected to the clear input of the AND gate (725), and the output of the AND gate (72-) is connected to the other input of the latch (725). Connected to clock input.

゛この区間内誤差演算回路（７２，）＋７）動作を以下
に示す。The operation of this intra-interval error calculation circuit (72, )+7 is shown below.

制御信号Ａが、再び２５６ＣＫ分Ｈｉｇｈになると、誤
差波形メモリ（杓から、誤差波形（ｅｈ　）が、順次。When the control signal A becomes High again for 256 CK, the error waveform (eh) is sequentially stored from the error waveform memory (ladder).

ＲＯＭ（７２１）に入力される。このＲＯＭ（７２νに
よって絶対値に変換された誤差波形（ｅｋ）が、ラッチ
（７２２）と、係数器（７２３）と加算器（７２３とか
ら構成されたトランスバーサルフィルタによって、 Ｅ　１　＋　ｍ　”Σａｈ　Ｉ　ｅｍ＋ｋ　Ｉ＝Ｉ　ｅ
−Ｉ　＋　ｌ　ｅｍ＋ｌｌ＋　１．５×に−Ｏ ｆｅｗ＋ｚｌ＋ｌｅｍ＋ａｌ＋ｌｅｍ＋４１　・・−（
４）ゑ・・・第ｍ番目の区間を示し、制御信号ＢがＨｉ
ｇｈになってからｍ番目のクロックに相当する。It is input to the ROM (721). The error waveform (ek) converted into an absolute value by this ROM (72ν) is converted into E 1 + m ”Σah by a transversal filter composed of a latch (722), a coefficient unit (723), and an adder (723) I em+k I=I e
-I + l em+ll+ 1.5× -O few+zl+lem+al+lem+41 ・・-(
4) E... indicates the m-th section, and the control signal B is Hi
This corresponds to the m-th clock after reaching gh.

ａｌ、・・−正の重み係数　１ｏ＝ａｘ”４ｓ”４４＝
ｌ　ａ、＝ｌ、５なる重みつき絶対値和計算が行われる
。このトランスバーサルフィルタの固定遅延時間は、４
ＣＫ分なので、制御信号ＡよりもＳＣＫ分遅れて立ち上
がる制御信号Ｂによって、（４）式に示される重み付き
絶対値和計算結果が、ラッチ（７２内にラッチされ。al,...-positive weighting coefficient 1o=ax"4s"44=
A weighted absolute value sum calculation of l a,=l,5 is performed. The fixed delay time of this transversal filter is 4
CK, so the weighted absolute value sum calculation result shown in equation (4) is latched into the latch (72) by the control signal B which rises with a delay of SCK from the control signal A.

区間内誤差演算回路９２）の出力となる。この出力例を
第６図（ｄ）に示す。This becomes the output of the intra-interval error calculation circuit 92). An example of this output is shown in FIG. 6(d).

この区間内誤差演算回路（７２）の出力は、最大値区間
番号検出回路（７鴇の入力に接続される。この最大値区
間番号検出回路（７３）の構成を第９図に示す。前最大
値アドレス検出゛回路σ１）と同一の構成であって。The output of this intra-interval error calculation circuit (72) is connected to the input of the maximum value interval number detection circuit (73). The configuration of this maximum value interval number detection circuit (73) is shown in FIG. 9. It has the same configuration as the value address detection circuit σ1).

異なる点は、コンパレータ（７３１）のＡ入力とラッチ
（７３３’）の入力が、区間内誤差演算回路σ匂の出力
である点と、　ＡＮＤゲート（７３６）の一方の入力が
、制御信号Ａではなくて制御信号Ｂである点である。そ
の動作も同様にして、ラッチ（７３５）には、（４）式
に示される重み付き絶対値和の最大値を与える区間番号
τ１＋ｐ−２（第６図（ｄ）参照）がう、チされる。こ
のラッチ（７３５）の出力は、この最大値区間番号検出
回路（７３）の出力として、減算器（７５）の加算入力
と、クリア回路Ｃ７４）の入力に接続される。減算器←
７５）の出力信号は。The difference is that the A input of the comparator (731) and the input of the latch (733') are the outputs of the intra-interval error calculation circuit σ, and one input of the AND gate (736) is the control signal A. Instead, it is control signal B. The operation is similar, and the latch (735) is filled with the section number τ1+p-2 (see FIG. 6(d)) that gives the maximum value of the weighted absolute value sum shown in equation (4). Ru. The output of this latch (735) is connected as the output of this maximum value section number detection circuit (73) to the addition input of the subtracter (75) and the input of the clear circuit C74). Subtractor←
The output signal of 75) is.

ｄ、＝（τ１＋ｐ−２）−ｐ＝τ、−２・・・（５）と
なって、可変遅延回路１　（６１）の遅延量として、遅
延量保持回路（７６）に入され、保持される。この遅延
量保持回路Ｑ６）は、制御信号Ｃの立ち上がシでう、チ
する公知のシフトレジスタ回路、ちるいは。d. Ru. This delay amount holding circuit Q6) is a known shift register circuit that is activated at the rising edge of the control signal C.

メモリ、あるいは、ラッチ回路で構成される。クリア回
路（７４沖構成を第１０図に示す。Consists of memory or latch circuits. The clear circuit (74 offshore configuration is shown in Figure 10).

最大値区間番号検出回路（７町の出力が、比較器（７４
２のＡ入力と、加算器（７４力の一方の入力に接続され
ている。この加算器Ｃ７４）の他方の入力には一定値４
が加えられていて、その出力は、比較器（７４３）のＡ
入力に接続されている。カウンタ（７４４ンの出力は、
比較器（７４２）と（７４やのＢ入力と、誤差波形メモ
リ（３６）内のセレクタ（３６２，Ｅ他の入力に接続さ
れている。比較器（７２３）と（７２４）の比較結果（
Ａ≦Ｂ）出力Ｅ、Ｆはそれぞれ、ＥＸＯＲゲート（７４
６ンの入力に接続され、このＥＸＯＲゲー）（７４６）
の出力は、制御信号Ｇとして、誤差波形メモＩＪ（３６
）内のＮＯＴゲー）　（３６ｃｊ）トＯＲゲー）（３６
３）　に−セレクタ（３６２ｙ）それぞれの入力と、ス
イッチ（３０）とに接続されている。クロ、り発生回ｗ
Ｋ２１）のクロ、り信号ＣＫは、ＡＮＤゲー）　（７２
６）の一方の入力に接続され、タイミング回路（２３）
からの制御信号ＣとＣＬは、それぞれＡＮＤゲー）（７
２６’）の他の入力と、カラン／（７４４）のクリア入
力とに接続され、ＡＮＤゲー）（７４５）の出力は、カ
ウンタ（７４４）のクロ、り入力に接続されている。The output of the maximum value section number detection circuit (7 towns) is output from the comparator (74
A constant value 4 is connected to the A input of 2 and the other input of the adder (74 power. This adder C74)
is added, and its output is A of the comparator (743)
connected to the input. The output of the counter (744) is
It is connected to the B input of the comparators (742) and (74) and the other inputs of the selector (362, E) in the error waveform memory (36).The comparison results of the comparators (723) and (724)
A≦B) Outputs E and F are respectively EXOR gates (74
(746)
The output of the error waveform memo IJ (36
) (NOT game) (36cj) TOOR game) (36
3) - connected to each input of the selector (362y) and the switch (30). Black, ri occurrence times lol
The black and red signals CK of K21) are AND game) (72
6) and is connected to one input of the timing circuit (23).
The control signals C and CL from the AND game) (7
The output of the AND game (745) is connected to the black input of the counter (744).

このクリア回路（７４）の動作を以下に述べる。既に述
べた最大値区間番号の検出が終了すると、比較器（７４
２控Ａ入力には、最大値区間の区間番号（先頭アドレス
）τｓ　＋　ｐ　−２が入力されており、比較器（７４
３）のＡ入力には、最大値区間の最終アドレスτ、＋　
ｐ　−２＋　４　＝τ１＋ｐ＋２が入力されている。な
お、カウンタ（７４４’）は、既にクリア（ＣＬ）信号
によって。The operation of this clear circuit (74) will be described below. When the detection of the maximum value interval number mentioned above is completed, the comparator (74
The section number (starting address) τs + p -2 of the maximum value section is input to the second copy A input, and the comparator (74
The A input of 3) contains the final address τ, + of the maximum value section.
p −2+ 4 =τ1+p+2 is input. Note that the counter (744') has already been cleared by the clear (CL) signal.

その出力は０になっているので、制御信号Ｃが２５６　
ＣＫ分Ｈｉｇｈになって、カウンタ（７４４）が、カウ
ントを始めると、ＥＸＯＲゲート（７４６）の出力Ｇは
。Since its output is 0, the control signal C is 256
When CK becomes High and the counter (744) starts counting, the output G of the EXOR gate (746) becomes.

Ｇ＝Ｅ＠Ｆ　（ｅは排他的論理和を示す）となっている
ので、最大値区間の先頭アドレスτ、＋ｐ−２から、＃
！−了アドレスτ、＋ｐ＋２１でＨｉｇｈとなる。この
とき、制御信号ＨはＨｉｇｈになっているので、ＲＡＭ
（３６１）はチップセレクトされ、書き込み状態となり
、同時に、制御信号Ｇによりて、スイッチ（３Ｏ）がＣ
側と接続され、且つ、セレクタ（３６りがクリア回路（
７４）側のアドレスを選択し％ＲＡＭ（３６１）内の最
大値区間内の誤差波形サンプル値ｅτｓ　＋　ｐ　−２
〜ｅτｓ　＋　ｐ　＋　２のみがＯになる。遅延量保持
回路Ｃｔｅ、）の出力は、コーグｃ７７）とタップ利得
選択回路（３９）の入力に接続されている。コーグ（７
７）はＲＯＭで構成され、遅延量保持回路（７６）に保
持されている゛可変遅延回路（６１）（Ｄ　Ｍａｉｌ　
ｄｔ　＝Ｔｘ−２カ、＝ｔ　−Ｆ　ＲＯＭｆ７７）ｔ−
通して、２のべき乗に変換され、可変遅延回路（６１）
の８１〜Ｓ５を切り替える。また、タップ利得選択回路
（３つは、複数のスイッチで構成され、遅延量ｄ１の値
に対応して、ＴＦ（６２）の谷タ、プ利得Ｃ’ｏ＋Ｃ’
ｓ　、　Ｃ４、Ｃ’ｓ、Ｃ′４に下式に示すように前記
タップ利得メモリ（３８）のタップ利得Ｃ１に接続する
。Since G=E@F (e indicates exclusive OR), from the starting address τ, +p−2 of the maximum value section, #
! - becomes High at completion address τ, +p+21. At this time, since the control signal H is High, the RAM
(361) is chip selected and enters the write state, and at the same time, switch (3O) is switched to C by control signal G.
The selector (36 is connected to the clear circuit (
74) side and select the error waveform sample value eτs + p −2 within the maximum value section in %RAM (361).
Only ~eτs + p + 2 becomes O. The output of the delay amount holding circuit Cte,) is connected to the input of the Korg c77) and the tap gain selection circuit (39). Korg (7
7) is composed of ROM and is held in the delay amount holding circuit (76).
dt =Tx-2, =t-F ROMf77)t-
is converted into a power of 2 through the variable delay circuit (61).
81 to S5 are switched. In addition, the tap gain selection circuit (3 is composed of a plurality of switches, and the trough and tap gain C'o+C' of the TF (62) are adjusted according to the value of the delay amount d1.
s, C4, C's, and C'4 are connected to the tap gain C1 of the tap gain memory (38) as shown in the formula below.

Ｃ’ｉ　”Ｃ４＋ｄｓ　　　　　　　　　　　　　・・
・（６）これで、前記可変遅延回路（６１）の遅延量ｄ
１とＴＦ（６２）のタップ利得の接続が完了する。以下
同様にして、タイミング回路（２３）からのクリア（Ｃ
Ｌ　）信号を初めとし、制御信号Ｃによる誤差波形のク
リわ アを終１シとする計Ｍ回の繰り返しによって１Ｍ個の可
変遅延回路とＭ個のＴＦの設定が完了する。C'i "C4+ds...
(6) Now, the delay amount d of the variable delay circuit (61)
1 and the tap gain of TF (62) is now connected. Similarly, the clear (C) from the timing circuit (23)
The setting of 1M variable delay circuits and M TFs is completed by repeating the process a total of M times, starting with the L) signal and ending with clearing the error waveform by the control signal C.

以下、従来から知られているタップ利得の逐次制御によ
って、各ＴＦＫ割り合てられた誤差（波形歪やゴースト
）が消去される。Thereafter, errors (waveform distortion and ghosts) assigned to each TFK are eliminated by sequential control of the tap gain, which is conventionally known.

構成されたディジタル自動等化器を用いれば、第１に、
郷化回路二二、トの設定が完了する毎に、その等化回路
ユニットの除去する誤差に対応する誤差波形メモリの値
’ｉ０にすることによって、同一の誤差演算でもって、
次の等化回路ユニットの設定ができ、第２に、１サンプ
ル毎ずらして区間内誤差演算をすることによって、最小
遅延時間単位で等化回路ユニットの等化範囲を設定でき
、第３に、中心夕、ブに対応する重み係数を他の係数よ
りも大きくすることによって、第６図（ｄ）に示すよう
に、複数の最大値を減じ、等化回路ユニットの等化範囲
を波形歪の中心に容易に設定できる。Using the constructed digital automatic equalizer, firstly,
By setting the error waveform memory to the value 'i0 corresponding to the error to be removed by the equalization circuit unit each time the setting of the equalization circuit 22 and g is completed, with the same error calculation,
The next equalization circuit unit can be set. Second, by shifting each sample and calculating the error within the interval, the equalization range of the equalization circuit unit can be set in the minimum delay time unit. Third, By making the weighting coefficient corresponding to the center wavelength larger than the other coefficients, as shown in FIG. Can be easily set in the center.

上記第１の実施例においては、誤差演算として。In the first embodiment, as an error calculation.

重み付き絶対値和を用いたが、前記ＲＯＭ（７２１）の
内容を変更するだけで１重み付き二乗和も実現できる。Although a weighted sum of absolute values is used, a one-weighted sum of squares can also be realized by simply changing the contents of the ROM (721).

このようにすることによって、誤差電力の大きい順に１
等化範囲を設定できる。また、第１の実施例のような、
演算と判断を用いる制御を実行するにあたっては、マイ
クロコンピュータを用いることが有効であって、第１の
実施例をマイクロコンピュータを用いて構成した装置に
対しても本発明は有効である。また、第１の実施例のよ
うに、遅延量が求ま４度に、可変遅延回路の遅延量の設
定とトランスパーサルフィルタのタップ利得の接続を行
なう代りに、全ての遅延量が求まりた後に、まとめて、
全ての可変遅延量の設定と全てのトランスバーサルフィ
ルタのタップ利得の接続を行っても本発明は有効である
。By doing this, 1
Equalization range can be set. Also, as in the first embodiment,
It is effective to use a microcomputer to execute control using calculations and judgments, and the present invention is also effective for an apparatus configured using a microcomputer in the first embodiment. Also, instead of setting the delay amount of the variable delay circuit and connecting the tap gain of the transpersal filter four times after the delay amount is found, as in the first embodiment, all the delay amounts are found. Later, all together,
The present invention is effective even if all variable delay amounts are set and tap gains of all transversal filters are connected.

また、第１の実施例のように、主信号のピークアドレス
を検出する最大値アドレス検出において。Also, as in the first embodiment, maximum address detection detects the peak address of the main signal.

誤差波形メモリを入力波形メモリとして兼用する代りに
、入力波形メモリをそのまま用いても本発明は有効であ
る。また本発明は、基準信号を垂直同期信号の差分波形
に限定するものではなく、送受信と伝送系を含めたすべ
ての系の特性を示すインパルス応答を与える波形であれ
ばいずれのものでもよく１例えば、テレビジ、ン垂直帰
線期間中に挿入されているいわゆる２Ｔパルスでもかま
わない。また１本発明は、タップ利得の逐次修正アルゴ
リズムに対しては、いかなる限定もしておらず、いわゆ
るＺｅｒｏ　Ｆｏｒｃｉｎｇアルゴリズムに対しても有
効であることは明らかである。また、いわゆる前ゴース
ト（主信号よりも時間的に早く受信されたゴースト）金
除去する自動等化器に対しても。The present invention is effective even if the input waveform memory is used as it is instead of using the error waveform memory also as the input waveform memory. Furthermore, the present invention does not limit the reference signal to the differential waveform of the vertical synchronization signal, but may be any waveform that provides an impulse response that indicates the characteristics of all systems including the transmitting/receiving and transmission systems. A so-called 2T pulse, which is inserted during the vertical retrace period of television, may also be used. Furthermore, the present invention does not impose any limitations on the tap gain sequential modification algorithm, and is obviously effective also on the so-called Zero Forcing algorithm. Also, for automatic equalizers that remove so-called pre-ghosts (ghosts received earlier in time than the main signal).

その歪量の検出手段として１本特許は有効に適用できる
。This patent can be effectively applied as a means for detecting the amount of distortion.

尚、本発明に係るゴースト消去装置では、第１に、一つ
の等化回路ユニットの設定値が決定する毎に、その等化
回路ユニットの除去する誤差波形メモリの値をＯにして
、同一の誤差演算を行って。In the ghost erasing device according to the present invention, firstly, each time the setting value of one equalization circuit unit is determined, the value of the error waveform memory to be removed by that equalization circuit unit is set to O, and the same Perform error calculation.

次の等化ユニットの設定値を求めると、同一の演算ト制
御アルゴリズムによって、各等化二二、トの設定ができ
る利点がある。又、中心タップに対応する重み係数を他
の係数より太きくして区間内誤差演算を行うと、各等化
回路ユニットの等化範囲を波形歪（誤差）の中心に容易
に設定できる利点もある。When determining the setting value of the next equalization unit, there is an advantage that each equalization unit can be set using the same calculation and control algorithm. Also, by making the weighting coefficient corresponding to the center tap thicker than other coefficients and performing intra-interval error calculations, there is the advantage that the equalization range of each equalization circuit unit can be easily set to the center of the waveform distortion (error). .

【図面の簡単な説明】[Brief explanation of the drawing]

実 第１図は１本発明に係る一定施例の構成図、第２図は、
第１図中の等化回路ユニットの構成図、第３図は従来の
ゴースト消去装置の構成図、第４図は、第１図中の誤差
波形メモリ３６の構成図、第５図は、第１図の実施例の
動作を示すタイミング図、第６図は、第１図中の信号波
形図、第７図は。 第１図中の最大値アドレス検出回路７１の構成図。 第８図は、第１図中の区間内誤差演算回路７２の構成図
、第９図は、第１図中の最大値区間番号検出回路７３の
構成図、第１０図は、第１図中のクリア回路７４の構成
図である。 １１・・・入力端子 １２・・・タイミング部 １６・・・等化回路部 ３４．６３．・・・減算器 ３６・・・誤差波形メモリ ７２・・・区間内誤差演算回路 ７４・・・クリア回路 ７６・・・遅延量保持回路 １５・・・出力端子 １３・・・制御部 １７・・・遅延量決定部 ３９・・・タッブ利得選択回路 ７１ｊｌ最大値アドレス検出回路 ７３・・・最大値区間番号検出回路 ７５・・・減算器 ７７・・・コーダ 茅　３　困 實　　斗　　　囚 諷 →　　　　　　　　　　　　　　　　　　　　　　　　
　４茅　７　ｇ Ｌ 寥　δ　口 Ｐ　９Ｏ ＊ｔｏｅFig. 1 is a block diagram of a certain embodiment according to the present invention, and Fig. 2 is a block diagram of a certain embodiment according to the present invention.
FIG. 3 is a configuration diagram of the equalization circuit unit in FIG. 1, FIG. 3 is a configuration diagram of a conventional ghost eraser, FIG. 4 is a configuration diagram of the error waveform memory 36 in FIG. 1, and FIG. 1 is a timing diagram showing the operation of the embodiment, FIG. 6 is a signal waveform diagram in FIG. 1, and FIG. 7 is a timing diagram showing the operation of the embodiment. FIG. 2 is a configuration diagram of the maximum value address detection circuit 71 in FIG. 1. FIG. 8 is a configuration diagram of the intra-interval error calculation circuit 72 in FIG. 1, FIG. 9 is a configuration diagram of the maximum value interval number detection circuit 73 in FIG. FIG. 2 is a configuration diagram of a clear circuit 74 of FIG. 11... Input terminal 12... Timing section 16... Equalization circuit section 34.63. ... Subtractor 36 ... Error waveform memory 72 ... Intra-section error calculation circuit 74 ... Clear circuit 76 ... Delay amount holding circuit 15 ... Output terminal 13 ... Control section 17 ...・Delay amount determining unit 39...Tab gain selection circuit 71jl Maximum value address detection circuit 73...Maximum value section number detection circuit 75...Subtractor 77...Coder Kaya 3 實斗 南→
4 茅 7 g L δ 口P 9O *toe

Claims (1)

【特許請求の範囲】 可変遅延回路とタップ利得可変のトランスバーサルフィ
ルタとにより構成される等化回路ユニットと、 入力端子に入れられる入力信号から前記等化回路ユニッ
トの出力を減算し出力端子に出力する減算器と、 この減算器出力と基準波形から誤差波形を得この誤差波
形が平担になるように前記トランスバーサルフィルタの
各タップの利得を制御する制御部と、 この制御部により得られた誤差波形から前記可変遅延回
路の遅延量を決定しその遅延量を得るように前記可変遅
延回路を制御する遅延量決定部とから成り、 前記遅延量決定部は、前記トランスバーサルフィルタの
タップ数分だけの続く誤差波形につき所定の演算を行う
区間内誤差演算手段と、 この演算手段による演算を逐次、最小遅延時間単位で区
間をずらして行い演算結果が最大となる区間を検出する
最大値区間検出手段と、 この手段により得られた区間が前記トランスバーサルフ
ィルタに入るように前記可変遅延回路を制御することを
特徴とするゴースト消去装置。[Scope of Claims] An equalization circuit unit constituted by a variable delay circuit and a transversal filter with variable tap gain, and an equalization circuit unit that subtracts the output of the equalization circuit unit from an input signal input to an input terminal and outputs the result to an output terminal. a subtracter that obtains an error waveform from the subtracter output and a reference waveform, and a control unit that controls the gain of each tap of the transversal filter so that the error waveform becomes flat; a delay amount determination section that determines the delay amount of the variable delay circuit from an error waveform and controls the variable delay circuit to obtain the delay amount; intra-interval error calculation means for performing predetermined calculations on the error waveform that continues, and maximum value interval detection for detecting the interval in which the calculation result is the maximum by sequentially performing calculations by this calculation means by shifting the intervals by the minimum delay time unit. A ghost canceling device comprising: means for controlling the variable delay circuit so that the section obtained by the means enters the transversal filter.