JPS6114756B2 - - Google Patents

Description

【発明の詳細な説明】[Detailed description of the invention]

この発明は一般に交流源から直流電動機の様な
負荷への電力の流れを制御する方法並びに装置と
なるデイジタル形電動機速度調整装置に関する。
更に特定して云えば、この発明は、交流源と直流
電動機との間に設けられた制御可能な整流器の導
電を制御する為に、整流器を直接デイジタル形に
点弧するデイジタル形制御装置に関する。 こゝで説明する様な形式の電動機制御装置は、
交流源と駆動電動機との間の電気エネルギの流れ
を変える制御整流器を持つ電力増幅器を使う場合
が多い。制御整流器は周知であり、ゲート電極に
点弧信号が印加されたことによつて順バイアスさ
れるまで、電気エネルギの流れに対して比較的高
いインピーダンスを持つ１群の装置である。導電
する時、制御整流器は電流の流れに対して非常に
小さいインピーダンスを持つのが普通であり、通
常は逆バイアスされるまで、或いは整流器を流れ
る電流レベルが、整流器を導電状態に保つのに必
要な最低保持レベルより低くなるまで、電流を通
し続ける。こゝで述べる１群の制御整流器の中に
は、シリコン制御整流器（サイリスタ）の様な半
導体装置や、イグナイトロン及びサイロトロンの
様なその他の装置も一般的に含まれている。 以下説明する装置では、系の負荷又は直流電動
機に送られる電力量が、制御可能な整流器の導電
持続時間を変えることによつて制御される。一般
的に云うと、制御可能な整流器の導電持続時間
は、交流波形の内で、導電を開始する点の関数で
ある。この点を点弧角と呼ぶ。 従来、制御可能な整流器の導電を制御する装置
は、所要の調整作用を行なう為にアナログ形制御
装置を使い、アナログ信号を整流器を点弧する為
のデイジタル値に変換することによつて行なわれ
て来た。こういう形式の装置では、点弧回路が、
所望の電力を表わす入力信号に応答して、適正な
点弧角の所で点弧パルスを発生する。一般的に云
うと、点弧角は入力信号に正比例する。従来のア
ナログ装置は一般に、その大きさが所望の点弧角
を表わす様な入力信号に応答して動作している。 然し、最近、デイジタル技術及びハードウエア
の開発により、技術者はこういう形式の制御装置
にもデイジタル回路を使うことに興味を持つ様に
なつた。こういう制御装置にデイジタル技術を使
うのは、デイジタル回路でしか得られない様な精
度、信頼性又はドリフトのない動作を装置が要求
する場合、特に有利である。その為、アナログ装
置の素子を機能的に同等のデイジタル回路におき
換えることが段々普通になりつゝある。 制御可能な整流器の導電を制御する従来公知の
この様な１つのデイジタル形制御装置が米国特許
第3601674号に記載されている。この米国特許に
は、多相交流源から負荷に制御可能な整流器を通
つて流れる電力を制御するデイジタル形制御装置
が記載されている。この装置は各相に対する点弧
回路を含み、各々の点弧回路が可逆計数器及びデ
イジタル比較器で構成される。位相検出論理回路
を設け、これが交流源の３相を検査し、各相に関
連した可逆計数器に予定の正又は負のデイジタル
数を予めセツトすることにより、適当な整流器に
対する制御期間を同期的に開始する。その後、制
御期間の間、可逆計数器は、予めセツトされた数
が正であれば、減数計数し、予めセツトされた数
が負であれば増数計数する。この計数の際、デイ
ジタル指令と電動機速度を表わすデイジタル饋還
信号との前の比較から導き出されたデイジタル速
度誤差信号を、デイジタル比較器によつて可逆計
数器の内容と連続的に比較する。誤差が可逆計数
器の内容より大きくなると、点弧パルスが発生さ
れ、それが正又は負の極性の整流器に供給され、
正又は負お数に従つて夫々の極性の整流器を点弧
する。 従来の別のデイジタル形装置が、西ドイツ、ジ
ユツセルドルフで1974年10月に開催された
「IFACシンポジウム・オン・コントロール・ア
ンド・パワー・エレクトロニクス・アンド・エレ
クトリカル・ドライブズ」で発表されたR.D.ジ
ヤクソン及びR.D.ウエザビーの論文「デイレク
ト・デイジタル・コントロール・オブ・サイリス
タ・コンバーターズ」（プリプリント第巻、第
431頁乃至第441頁）並びにプロシーデイングス・
オブ・ジ・インステチユート・オブ・エレクトリ
カル・エンジニアーズ誌、第116巻、第５号
（1969年５月号）、第873頁乃至第878頁所載のF.
ホールサイド及びR.D.ジヤクソンの論文「デイ
レクト・デイジタル・コントロール・オブ・サイ
リスタ・アンプリフアイヤーズ」に記載されてい
る。 上に挙げた論文では、シリコン制御整流器の様
な制御可能な整流器を直接デイジタル式に制御す
る可能性を実証する為の直接デイジタル制御形の
実験装置の研究が記載されている。この装置で
は、プログラム式デイジタル計算機を用い、計算
機から点弧パルスを発生することにより、抵抗容
量性負荷を制御する為に、インタフエイス装置を
介して整流器の点弧を制御する。デイジタル計算
機が、特定の整流器を点弧すべき時刻を特定する
点弧角を計算する。装置は交流源の各相電圧のゼ
ロ交差に同期している。各相のゼロ交差により、
装置の負荷の出力電圧を測定するアナログ・デイ
ジタル変換器の標本化保持回路に対する指令信号
が発生される。 アナログ・デイジタル変換の終りに、変換器か
ら計算機に対する割込み信号としてパルスが発生
される。このパルスが点弧角の計算を開始させ
る。割込み信号が開始した後、計算機は、各相の
ゼロ交差の瞬間から特定された時間後に、アナロ
グ・デイジタル変換器を読取る。次に計算機は、
前掲の論文の著者が所定の点弧規制と述べる処に
従つて、その整流器に対する点弧角又は点弧時点
を計算する。この計算で、制御信号又は値が発生
され、それが前述の点弧規制を定めた数値を持つ
直線形ルツクアツプ・テーブルと連続的に比較さ
れ、制御信号とこのテーブルの内容とが一致する
まで続ける。この比較が成立すると、点弧すべき
整流器のアドレスを定め、整流器に対して点弧信
号をストローブすることにより、点弧パルスが発
生される。 前掲論文の著者は、制御可能な整流器を直接デ
イジタル式に制御出来ることを実証したが、この
形式の装置を組立てるには、種々の実用上の困難
があつたことを認めている。これは、これらの実
験で、ルツクアツプ・テーブルを使うのに計算機
のかなりの時間をくい、この形式の実時間装置を
動作させる際に、計算機の他の計算時間の長さが
著しく制限されることに、最も明白に現われてい
る。 更に、直接形デイジタル駆動制御装置は、交流
源の検出された各相期間に関係する特定の時点に
於ける負荷出力電圧を標本化し、次に点弧角の所
要の計算を行ない、その検出された期間内に選ば
れた整流器を点弧し、然も負荷に対する電力の送
出しを最大にする為に、点弧角の遅らせを正確に
且つ十分に制御する為に、特定された期間内の十
分早期にそうしなければならないことが理解され
よう。 上に述べた装置は、可変速度の可逆駆動電動機
を制御する為の全体的な電動機速度制御装置とし
ての作用がない。アナログ装置では、連続又は不
連続電流様式のいずれかで動作している時の直流
電動機の速度を制御するやり方は周知であり、電
動機の方向を反転するやり方も周知である。直流
電動機の方向を反転する１つの判断基準が、反転
の時点に電動機電流がゼロであることも知られて
いる。アナログ装置では、この反転を行なう為
に、最初に電流がゼロである時を検出し、次に電
動機を反転する前に特定された安全期間だけ待つ
ことが必要である。更に、アナログ形電動機駆動
装置では、連続電流様式で動作している時に電動
機を制御するものと、不連続電流様式で動作して
いる時に電動機を制御するものとの、２つの饋還
ループが装置内に必要であることも判つている。
これらの２つのループが、動作様式に応じて、装
置に別々の利得を加える。アナログ制御装置に於
けるこの動作方法は、直流電動機駆動装置では、
特にごく軽い負荷条件の下で電動機速度を高度に
一定に動作させたい場合、幾分不満足であること
が判つている。この為、直流電動機速度調整装置
として、装置のパラメータを測定して電動機速度
を正確に計算し、装置の動作様式を決定し、装置
の利得を即座に設定し、電動機の回転方向を決定
し、その必要があつた場合、遅滞なく瞬時的に電
動機の回転方向を変えることにより、装置の全体
的な動作を高めることが望ましい。 従つて、この発明の目的は、直流電動機を制御
する制御可能な整流器を直接デイジタル式に点弧
する改良された制御装置を提供することである。 別の目的はインタフエイス手段を含んでいて、
装置の入力パラメータを読取り、所要の電動機電
圧を計算し、こうして計算された電圧に比例する
値を使つて点弧パルスを発生するのに使う点弧角
を選択することが出来る電動機速度制御装置用の
プログラム式データ処理装置を提供することであ
る。 この発明では、前記並びにその他の目的が、プ
ログラム式データ処理装置及びインタフエイス手
段を設け、処理装置が装置のパラメータを監視
し、直流電動機に対して最大電力を送出す為に選
ばれた整流器を点弧すべき時点を特定する点弧角
を計算する様にして、制御可能な整流器を直接デ
イジタル式に点弧する制御装置を提供することに
よつて達成される。インタフエイス手段は、処理
装置から点弧角の計算値を受取る論理手段又は計
数器手段を含んでいて、計数器が特定のカウント
に達した時、選ばれた整流器に対する点弧パルス
を発生し、同時にこの点弧パルスを割込み信号と
して処理装置に送り、その後で点弧すべき整流器
に対する新しい点弧角を処理装置に計算させる。 この発明では、点弧角の計算、点弧すべき整流
器の選択、装置の動作様式並びに電動機の回転方
向の決定及び選択の全部が、直流電動機に最大限
の電力を送出すことが出来る様に、交流源の予定
の各相期間内に選ばれた整流器を点弧するのに使
う点弧角を処理装置が発生することが出来る様な
時間内に行なわれる。 この発明は、データ処理装置を使う従来の直流
電動機制御技術を拡張して、電動機及び装置の時
定数の補償並びに連続及び不連続電流動作様式の
補償を含めて、電動機電流、電動機電圧及び電動
機速度の変化速度をデイジタル式に調整すると共
に、処理装置によつて決定された過渡状態の性能
を調節する手段にもなる。インタフエイス手段に
あるクロツク手段が交流電力源を監視し、交流源
の各相が交差する時を基準とした期間を表わす標
識を処理装置に供給する。この標識は、各各の期
間内にある時間をも特定する。計算機がこの標識
を利用して、処理装置が点弧角の計算値をインタ
フエイス手段の計数器に装入する時間を計算する
と共に、点弧すべき適正な整流器の選択をも計算
する。点弧パルスを処理装置に対する割込み信号
として使うことにより、この発明の装置は従来の
ものに較べ、直流電動機に対して最大限の電力を
送出す為に、交流源の各相期間内の可能な最も早
い時刻に整流器を点弧することが出来る様に、計
数器手段に点弧角の計数値を装入することが出来
る位の時間の内に、これらの計算を可能にする。 この発明の要旨は特許請求の範囲に具体的に記
載してあるが、この発明は以下図面について説明
する所から、更によく理解されよう。 この発明の全体的な動作を説明する為、次に第
１図の調整及び制御装置を参照する。この図はこ
の発明の装置を構成する主な機能ブロツクのブロ
ツク図である。この図で、マイクロ処理装置１０
として示したデータ処理装置が、普通の直流電動
機１２から調整及び整流器制御装置１４を介して
マイクロ処理装置に送られて来るパラメータ入力
を読取ることにより、装置の全体的な動作を制御
するプログラムを持つている。処理装置１０にあ
るプログラムが、これらの種々の入力の読取を制
御すると共に、普通の３相ブリツジ整流器１６内
にある、SCRと普通呼ばれる整流器又はサイリ
スタを適正に点弧する為の点弧角を計算するプロ
グラムを含んでいる。調整及び整流器制御装置１
４が、処理装置１０と制御装置の他の部分との間
の共通のインタフエイスになる。処理装置１０の
制御により、整流器制御装置１４が複数個の入力
線を介して速度基準１８からの入力信号、電動機
の電力オン／オフ状態を表わす信号、及び電動機
１２を運転すべき方向を表わす様に設定されたオ
ペレータ信号を読取る。速度基準１８からの信号
は、毎分回転数で表わした電動機を運転すべきデ
イジタル基準を表わす。これらの信号が複数個の
線２０を介して送られて来る。調整及び制御装置
１４から処理装置１０に入る別の入力は、直流電
動機１２から複数個の線２２を介して送られて来
る速度信号であり、これらは電動機１２に設けら
れた感知装置から得られ、電動機の運転速度を
rpmで表わす。電動機のアンペア数も、電動機か
ら複数個の線２４を介して処理装置に送られて来
る電流から、調整及び整流器制御装置１４を介し
て、マイクロ処理装置によつて測定される。調整
及び整流器制御装置１４は、処理装置１０からの
信号の制御の下に、整流器１６に対して制御信号
を供給すると共に、直流電動機を制御する為に適
正な時刻に整流器内のSCRの点弧を制御するデ
ータを処理装置から受取る。後で説明するが、整
流器１６は順方向／逆方向ブリツジ整流器であ
り、電動機１２を通る電流並びに電圧の向きを反
転することが出来、こうしてその速度を制御する
と共に方向を反転することが出来る。 第１図に示すマイクロ処理装置１０は、現在市
場で入手し得る多数の汎用マイクロプログラム式
デイジタル計算機のどれであつてもよい。この発
明で使うのに適したその１つの計算機は、インテ
ル・コーポレーシヨンからインテル8080の名称で
販売されているマイクロ計算機である。もう１つ
の理想的に適したマイクロ処理装置は、この発明
を実施する際に用いたものであるが、ゼネラル・
エレクトリツク・カンパニからCRD8型マイクロ
計算機システムの名称で販売されている汎用マイ
クロコード・デイジタル計算機である。 第２図にCRD8型マイクロプログラム・デイジ
タル計算機の主な構成要素が示されている。この
計算機の主制御装置はマイクロコード制御ROM
２６で構成され、これはROMに貯蔵されたマイ
クロ命令で構成されるマイクロコードがプログラ
ムされている。これらのマイクロ命令は、複数個
の線２８に出るレジスタ、記憶装置及びＩ／Ｏチ
ヤンネルに対する付能と記されているが、主記憶
装置３０に貯蔵されている命令の取出し並びに解
釈を制御する。この為、最初に命令を確認し、次
にその命令によつて要求される動作を遂行する制
御ROM内の一連のマイクロ命令に対するブラン
チ動作を行なう。マイクロコードROMが次に解
釈すべき命令のアドレスが、プログラム計数器レ
ジスタ（PC）３２にある。各々の命令を解釈す
る前に、マイクロコードROMがプログラム計数
器PCの内容を増数し、次に続く命令を指示する
様にする。 マイクロコードROMのマイクロコードが、サ
ブルーチンの要求を解釈する為、サブルーチンの
アドレスをプログラム計数器保管レジスタ
（PCS）３４に入れ、次にプログラム計数器PCの
役割をプログラム計数器保管レジスタPCSに入れ
替える。サブルーチンの復帰の解釈は、再びこれ
ら２つのレジスタの役割を入れ替えて、サブルー
チンの要求に続く命令を次に解釈することによつ
て行なわれる。処理装置に対して外部の割込みが
発生した時、処理装置がプログラム計数器PC３
２、プログラム計数器保管レジスタPCS３４、ペ
ージ・レジスタ３６の役割を、割込みプログラム
計数器３８、割込みプログラム計数器保管レジス
タ（IPCS）４０及び割込みページ・レジスタ
（IPAGE）４２と入れ替える。割込みの復帰の解
釈は、これらのレジスタの役割を初めの状態に戻
すことにより、マイクロコードROMにあるマイ
クロコードによつて行なわれる。 処理装置に対する外部の割込みは、図に示して
ない割込み付能フリツプフロツプをセツト又はリ
セツトすることにより、プログラム制御の下に許
され或いは許されない様にすることが出来る。外
部装置が処理装置に割込みを求める時、その装置
が割込み線に要請を出す。この要請が存在し、割
込み付能フリツプフロツプがセツトされていて、
処理装置が割込み可能な命令を実行している場
合、処理装置は現在の命令が完了した時、割込み
の処理を開始する。一旦割込み処理が開始される
と、割込みプログラムが、外部入力装置にその要
請を割込み線から取去る様に知らせる責任を持
つ。処理装置の記憶装置がページに分割されてお
り、１ページには特定数のワードがある。ペー
ジ・レジスタ３６を使うことにより、命令は、現
在データ・ページ（ページ・レジスタが示すペー
ジ）の頭に対するアドレスを特定するだけのこと
によつて、記憶装置内の任意の場所にあるデータ
を呼出すことが出来る。 主記憶装置３０内にあるデータは、データ・ワ
ードのアドレスを１つ又は３つの汎用レジスタＲ
１，Ｒ２，Ｒ３に装入することにより、直接的に
呼出すことも出来る。これらのレジスタはデータ
を貯蔵する為に使うことも出来る。３つの汎用レ
ジスタ及び他のレジスタ３２乃至４２を包括的に
作業記憶装置と呼ぶ。 作業記憶装置のレジスタの他に、処理装置は累
算器４４、命令レジスタ４６及び記憶アドレス・
レジスタMAR４８をも含んでいる。MAR４８は
主記憶装置３０をアドレスするものである。処理
装置の動作中、命令レジスタ４６は、マイクロコ
ードROMが最後に主記憶装置から取出して現在
解釈されている命令を常に持つている。主記憶装
置のアドレス・レジスタ４８は、次の記憶装置読
取又は書込み命令によつて呼出される主記憶装置
内のアドレスを常に持つている。 演算論理装置ALU５０によつて演算及び論理
動作が行なわれる。ALUに対する入力信号は累
算器４４と、両方向データ及び制御母線５２とか
ら来る。処理装置内ではデータが母線５２に沿つ
て転送される。この母線は主記憶装置３０、選ば
れた作業レジスタ又は入力チヤンネル５４から、
命令レジスタ４６、記憶アドレス・レジスタ４８
又はALU５０のいずれかへデータを転送するこ
とが出来る様にする。入力／出力命令が命令レジ
スタにあり、その命令が出力動作を行なうべきこ
とを表わしている場合、処理装置はALU５０の
内容を出力チヤンネル５６を介して出力データ・
チヤンネルにのせ、関係する入出力（Ｉ／Ｏ）装
置にこのデータを受取る様に知らせる。 読取動作が指定されている場合、処理装置は関
連するＩ／Ｏ装置にデータを入力チヤンネル５４
にのせる様に知らせる。第２図に示す様に、この
発明の装置で使う入出力装置が、前に述べた調整
及び整流器制御装置１４に入つている。これが第
２図にも再掲されている。 処理装置１０は処理装置クロツク５８と記した
クロツク発生器をも含み、これが4.167MHzの典
型的な繰返し速度で基本クロツク信号を発生す
る。第２図に示す様に、基本クロツク信号が処理
装置１０に送られて、処理装置内での情報及び命
令のクロツク動作を制御すると共に、装置にも送
られて、調整及び整流器制御装置に対する情報の
出し入れのクロツク動作用の基本同期パルスとし
て作用する。処理装置クロツク５８をこの装置で
装置のクロツク・パルスを発生する為に使つてい
るが、当業者であれば、同じ作用をするのに、外
部の源から処理装置に対して基本クロツク信号を
供給してもよいことが理解されよう。 第３図は調整及び整流器制御装置１４を構成す
る主なブロツクのブロツク図である。更に第３図
では、図面を見易くして簡単にする為、前に第１
図及び第２図について説明した種々の構成要素に
は、前と同じ参照記号を用いている。図示の様
に、処理装置１０が基本クロツク信号を調整及び
整流器制御装置１４内にあるシステム・クロツク
６０に供給する。システム・クロツク６０は図に
示してない外部電力源から３相60ヘルツの電力線
路信号をも受取り、電動機１２を制御する為に
SCRの点弧を制御する為、装置全体の動作を３
相60ヘルツの電力線路と同期させるのに使うクロ
ツク・パルスを装置に対して供給する。 制御装置１４内の調整装置は、その一部分とし
てプログラム６２をも含んでおり、これが処理装
置１０と連絡して制御装置１４内の調整装置の動
作を制御し、最終的に、直流電動機を制御する為
にサイリスタ又はSCRに対して適正な点弧パル
スを供給する。プログラム６２は第２図の主記憶
装置３０の中にあつてもよいが、プログラム６２
はこの装置の全体的な制御動作に不可欠の特定の
論理作用をするものであるから、調整及び整流器
制御装置の一部分と考えていることを承知された
い。 第３図で、前述の速度基準１８が、処理装置／
システム・インタフエイス６４を介して処理装置
１０に入力を供給するデイジタル・スイツチ
（RPM）及びオン／オフ及び順／逆スイツチ１
８′として第３図に示されている。RPMで表わし
た所望の電動機速度を表わすデイジタル速度基準
がスイツチ１８から複数個の線６６を介して送出
され、処理装置に読込まれ、処理装置の制御の下
に主記憶装置又はプログラム６２内に貯蔵され
る。同様に、電動機オン／オフ・スイツチ及び電
動機の所望の順又は逆方向を表わすスイツチの状
態を表わす信号が、オン／オフ及び順／逆スイツ
チ１８′から線６８を介して処理装置／システ
ム・インタフエイス６４を介して処理装置に送ら
れる。処理装置１０とインタフエイス６４との間
の連絡は、データ入出力線及び制御線で構成され
た複数個の線７０を介して行なわれる。後で説明
するが、システム・クロツク６０からのクロツ
ク・パルスもこれらの線を介して、装置の動作中
に処理装置に送られる。 調整及び整流器制御装置１４に点弧論理回路７
２を用い、電動機を制御する為にSCRを点弧す
る為、所望の点弧角を表わす情報を受取る。この
情報がマイクロ処理装置から処理装置／システ
ム・インタフエイス６４及び線７４を介して供給
される。点弧論理回路７２は基本的に３つの信号
を発生する。１つは線７６を介して処理装置１０
に送られる割込み信号である。割込み信号はイン
タフエイス６４を迂回してもよいし、或いはその
中を通過してもよい。別の信号は線７８を介して
アナログ・デイジタル変換器８０に送られる変換
信号であり、この変換器をトリガして、３相アナ
ログ電動機電流を直流アンペア数に比例するカウ
ントに変換し、線２４及びインタフエイス６４を
介して処理装置に送る。更に、点弧論理回路７２
がSCR選択及び駆動方向論理回路８４に対し
て、線８２に点弧パルスを発生する。 SCR選択及び駆動方向論理回路８４が処理装
置１０から、インタフエイス６４及び複数個の線
８６を介してデイジタル情報を受取る。この情報
は、点弧すべきサイリスタを正しく選択し、電動
機の方向を制御する為に、整流器１６内の２つの
ブリツジ（順方向又は逆方向）の特定の一方を選
択するワード又はアドレスを表わす。点弧論理回
路及びSCR選択及び駆動方向論理回路の動作は
後で説明する。 線２２に出る前述の速度信号が第３図の普通の
デイジタル形速度発電機９０からパルスを受取る
速度パルス計数器及び論理回路８８によつて発生
される。この発明に使うのに適した特定の速度発
電機は、アブトロン・コーポレーシヨンから
K827型として入手し得る。この速度発電機は光
学装置であつて、溝孔を持つ２つの回転円板を持
ち、この溝孔によつて、各々の円板が電動機の１
回転あたり1200個のパルスを発生する。各々の円
板からの出力信号は、速度発電機の軸の１回転あ
たりのカウントが1200になる略矩形波である。２
つの円板からのパルスは90゜位相がずれており、
この為、速度発電機から線９２を介して速度パル
ス計数器８８に送られて来るパルスの位相変位を
検出することにより、電動機の方向を検出するこ
とが出来る。この検出の仕方は、後で速度パルス
計数器及び論理回路８８について説明する時に述
べる。 前述の第１図の整流器１６は、第３図に示す様
に、サイリスタ（SCR）９４と記したブロツク
と、順方向（FWD）及び逆方向（REV）パルス
増幅器９６，９８とで構成される。SCR選択又
はアドレス及び駆動方向選択信号が、SCR選択
及び駆動方向論理回路８４から、複数個の線１０
０を介して増幅器９６，９８に供給される。装置
の動作中、マイクロ処理装置からSCR選択及び
駆動方向論理回路に装入されたアドレス情報によ
り、順方向又は逆方向増幅器９６，９８の内の適
当な一方が選択され、点弧論理回路が線８２に点
弧パルスを発生した時、サイリスタ９４に点弧パ
ルスを印加する。順方向及び逆方向パルス増幅器
９６，９８からの出力点弧パルスが、夫々線１０
２，１０４を介してSCR９４に加えられる。
SCR、従つて直流電動機１２を駆動する電力
が、３相60ヘルツの電力線路１０６からSCR９
４に供給される。SCRが点弧すると、線１０８
にパルスが発生され、直流電動機１２に電流を印
加し、この電動機を駆動する。 この発明の動作は、前に第３図の調整及び整流
器制御装置１４について述べた各々の論理ブロツ
クを詳しく考えれば、全体的に理解される。これ
らのブロツクの内、最初に述べるブロツクは、第
４図に示す処理装置／システム・インタフエイス
である。第４図の左側に示す様に、破線の左側に
示した処理装置／システム・インタフエイスに対
する全ての入力及び出力信号線は、前に第３図に
ついて説明した線７０で構成される。処理装置１
０からインタフエイス６４に転送される全ての情
報は、前に第２図について説明した様に出力チヤ
ンネル５６から来る。基本的には、処理装置１０
が２種類の指令又は命令をインタフエイスに転送
する。これらの命令が処理装置からの或るデータ
を点弧論理回路及びSCR選択及び駆動方向論理
回路の様な装置内の特定されたレジスタに書込む
が、或いは第４図の右側部分に示した、アドレス
された種々の入力装置から情報を読取る様に、イ
ンタフエイスに指示する。 命令データは、処理装置の出力チヤンネル５６
から、線１１０，１１２，１１４，１１６を介し
てシステム・インタフエイスに供給される。線１
１２，１１０，１１４の信号は、処理装置１０か
らの命令レジスタのビツトを表わす。処理装置が
システム・インタフエイスに対して読取指令を発
生する時、線１１２に出る命令レジスタのビツト
IR１乃至IR３が、復号器として作用するBCDか
ら10進への変換器で復号され、変換器１１８の出
力端子６に読取パルスを発生する。処理装置によ
つて命令レジスタの２進１の読取信号（IR）が
発生された時、線１１４に出る命令レジスタのビ
ツトIR４が２進０であつて、インバータ１２０
によつて２進１に変換されて、ノア・ゲート１２
２を付能する時、何時でも読取パルスが発生され
る。ゲート１２２が付能されると、その出力が２
進０のクロツク・パルスを復号器１１８のＤ入力
端子に印加し、こうして図示の様に線１２４に読
取パルスを発生する。読取パルスがインタフエイ
ス内の２つの論理素子に印加される。最初に、復
号器１２６として作用する２番目のBCDから10
進法への変換器のＤ入力端子に印加され、次に８
ビツト多重化器１２８の付能入力（EN）端子に
印加される。 復号器１２６及び多重化器１２８が命令レジス
タのビツトIR５乃至IR７を線１１０を介して受
取る。これらのビツトが復号器１２６によつて装
置０読取指令として復号されると、復号器が、第
４図に示す様にその０出力端子から線１３０に信
号RDV0を発生する。信号RDV0が点弧論理回路
７２に送られる。その目的は後で説明する。更
に、処理装置によつて読取指令が発生された時、
何時でも、多重化器１２８のSEL入力に印加され
る命令レジスタのビツトIR５乃至IR７が復号さ
れ、第４図の右側部分にある１つの入力装置から
のデータを共通の時分割母線１３２を介してデー
タ処理装置へ送る。この母線は、処理装置１０の
入力チヤンネル５４にID０−ID７と記した入力
情報を伝える（第２図参照）。 処理装置が書込み指令を出した時には、何時で
もその命令が、前に読取パルスについて述べた様
にして、復号器１１８で復号され、こうして出力
端子７から線１３４に書込みパルスが発生され
る。線１３４の書込みパルスが復号器１３６及び
論理駆動器１３８に印加される。復号器１３６は
線１１０を介して命令レジスタのビツトIR５乃
至IR７をも受取り、こうしてこれらのビツトを
復号して、２進ビツトの形式に従つて、２つの出
力信号（WVD１又はWVD３）の内の一方を発生
する。これらの２つの信号は、書込み装置に対す
る指定WVD１，WVD３を伝えるものであるが、
点弧論理回路並びにSCR選択及び駆動方向論理
回路に送られる。その目的も後で説明する。駆動
器１３８のクロツク入力端子Ｃに書込みパルスが
印加されると、複数個の線１４０のデータを処理
装置の出力チヤンネル５６から点弧論理回路並び
にSCR選択及び駆動方向論理回路に信号WDB０
−WDB７としてクロツク動作によつて送込むこ
とが出来る。 次に第４図の右側部分に示した入力装置のブロ
ツク１８，６０，８０，８８について説明する。
この各々の装置が、システム・クロツク６０に対
して、入力装置１の様な独特の入力装置の番号を
持つていることが認められよう。これらの装置番
号は、任意の１つの装置から多重化器１２８を介
して処理装置に情報を読取りたい時、処理装置か
らシステム・インタフエイスに呈示されるその特
定の装置のアドレスに対応する。例えば、データ
処理装置が、線１２４に読取パルスを発生する読
取指令を出して、装置１に対するアドレスを特定
するアドレスを線１１０に出すと、システム・ク
ロツクの入力データ・ビツトID１Ｂ０乃至ID１
Ｂ７が多重化器１２８を介して入力データ母線１
３２にのせられ、データ処理装置の記憶装置に転
送される。入力装置から処理装置への全ての入力
データの転送は、システム・クロツク６０につい
て上に述べた様に処理されるが、８ビツトの多重
化器１２８に送られる特定のアドレスが、アドレ
スされた装置からの情報を処理装置に送る。 次に第５図及び第６図について説明する。第５
図は装置１であるシステム・クロツク６０の詳し
いブロツク図であり、第６図はシステム・クロツ
クの動作を説明する為の時間線図である。系の３
相電力線路の電圧が普通の３つの自乗形増幅器１
４２に印加され、夫々線１４４，１４５，１４６
に対応する矩形波出力信号φ１，φ２，φ３を発
生する。３つの信号φ１乃至φ３が３つの同様な
各相ゼロ交差論理回路又は縁検出器１４８，１５
０，１５２の普通のＤ形フリツプフロツプのＤ端
子の対応する入力に印加される。各々の縁検出器
１４８乃至１５２は同じであるから、第５図では
縁検出器１４８だけを破線の囲みの中に詳しく示
してある。 各々の縁検出器は、以下縁検出器１４８につい
て説明する様に作用する。線１４４の信号φ１が
正になると、フリツプフロツプFAφ１のＤ入力
端子が付能され、このフリツプフロツプの入力端
子CLKに処理装置から基本クロツク信号が印加
された時、セツト状態になる。基本クロツク信号
が正になると、フリツプフロツプFAφ１がセツ
トされ、Ｑ出力端子が２進１状態になつて、線１
５４に信号ID１Ｂ０を発生する。信号ID１Ｂ０
が負の排他的オア・ゲート１５６の一方の入力並
びに第２のフリツプフロツプFBφ１のＤ端子に
印加される。次の基本クロツク信号が発生する
と、フリツプフロツプFBφ１がセツト状態にな
り、そのＱ出力端子が２進１になり、こうして排
他的オア・ゲート１５６から、第５図に示す様
に、線１５８に出力パルスφ1ZROXを発生す
る。フリツプフロツプFAφ１及びFBφ１は実質
的に２ビツトのシフト・レジスタを形成し、その
出力がゲート１５６に送られる。入力FAφ１が
入力φ１からの矩形波をシステム・クロツクと同
期化する。従つて、排他的オア・ゲート１５６の
出力φ1ZROXは、大体2.7ミリ秒の周期毎に正弦
波がゼロ交差をする度に、基本クロツク・パルス
幅で１つのパルスを発生する。信号φ1ZROX
が、夫々線１６２，１６４に出る対応する縁検出
器１５０，１５２からの信号φ2ZROX及びφ
3ZROXと共にオア・ゲート１６０の入力に接続
される。各々の信号φ1ZROX乃至φ3ZROXは入
力線路電圧の各相Ａ，Ｂ，Ｃに対応する。 オア・ゲート１６０の出力がJK型ZROXフリ
ツプフロツプ１６６のＫ入力端子に印加される。
フリツプフロツプ１６６はCLK入力端子に、こ
のフリツプフロツプをトリガする基本クロツク信
号をも受取り、オア・ゲート１６０からＫ端子に
印加された入力信号の状態に従つて、フリツプフ
ロツプをセツト又はリセツトする。ZROXフリツ
プフロツプがそのＱ出力端子に信号ZROX即ちゼ
ロ交差信号を発生し、これが速度パルス計数器及
び論理回路と２つの計数器１６８，１７０に印加
される。第６図の時間線図を見れば、ZROXフリ
ツプフロツプ１６６が、入力電圧の各相電圧の交
差の度に、基本クロツク１個の幅を持つパルスを
発生し、電力線路電圧サイクルの360゜に対して
６個のパルスを発生することが判る。 第５図及び第６図で、データ処理装置が３つの
信号ID１Ｂ０乃至ID１Ｂ２（線１７２を形成す
る様に組合される）を利用して、入力線路電圧の
360゜の各相サイクルの内の任意の60゜期間を限
定することが出来ることが判る。これは第６図
で、入力正弦波の種々の角度並びに60゜間隔に於
ける種々のゼロ交差を示すφ３（ID１Ｂ２）矩
形波を見れば判る。信号ID１Ｂ０乃至ID１Ｂ２
の相互関係から判る様に、これらの信号を復号し
て、360゜サイクル中の６つの期間の内のどれが
任意の所定の時刻に存在するかを決めるのは容易
である。例えば、ID１Ｂ０が２進１、ID１Ｂ１
が２進０、ID１Ｂ２が２進１である時に第１の
期間が０乃至60゜であると仮定すると、これらの
３つの２進ビツトを復号することにより、これを
360゜サイクル中の第１の期間と選定することが
出来る。60乃至120゜の期間、120乃至180゜の期
間等についても、同様な復号が出来る。 再び第５図を参照すると、除数４５の計数器１
７４と共に前述の２つの計数器１６８，１７０が
示されている。4.167メガヘルツの基本クロツク
が除数４５の計数器１７４の入力に印加され、こ
れが基本クロツク・パルスを割つて、線１７６に
11マイクロ秒の持続時間を持つパルス信号を発生
する。第５図に示す様に、線１７６の11マイクロ
秒のパルスがアンド・ゲート１７８に印加される
と共に、線１８０を介して点弧論理回路にも印加
される。更に、線１８０に書込んだ様に、11マイ
クロ秒のパルスは、自乗増幅器１４２に印加され
た電力線路電圧の電気角の（1/4）゜に大体等し
い。11マイクロ秒のパルスが、アンド・ゲート１
７８を介して、除数８の計数器１６８に印加さ
れ、88マイクロ秒の時間ベースを発生する。その
各々のパルスは電力線路電圧の電気角で約２゜に
対応する。88マイクロ秒のパルスが線１８２を介
して点弧論理回路、ノア・ゲート１８４及び計数
器１７０に印加される。計数器１７０は除数３２
の計数器であつて、88マイクロ秒のパルスを更に
３２で除す。計数器１７０が31のカウントでない
限り、ノア・ゲート１８４が線１８６の２進１の
CT31クロツク停止信号をアンド・ゲート１７８
に対する２番目の入力として印加し、11マイクロ
秒のパルスがこのゲートを通過して計数器１６８
に行くことが出来る様にする。計数器１７０が31
のカウントに達すると共に、２進１の（88マイク
ロ秒の）パルスが出ると、ノア・ゲート１８４が
付能され、２進０の禁止信号をゲート１７８に印
加し、こうして計数器１６８，１７０が31より先
に計数しない様にする。計数器１６８，１７０で
構成された計数器は、フリツプフロツプ１６６か
ら次のゼロ交差信号即ちZROX信号が発生され
て、第６図の時間線図で示す様に、これらの計数
器をゼロにリセツトするまで、31のカウントに
とゞまつている。従つて、計数器が、入力電圧の
各々のゼロ交差の間、０から31まで計数すること
が判る。第５図について述べた様に、計数器１７
０から線１８８に出る出力信号ID１Ｂ７乃至ID
１Ｂ３が、信号ID１Ｂ０乃至ID１Ｂ２によつて
定められた60゜期間中の時刻を限定する。信号
ID１Ｂ３乃至ID１Ｂ７が信号ID１Ｂ０乃至ID１
Ｂ２と組合されて線１９０を構成し、第４図に示
す処理装置／システム・インタフエイスの８ビツ
トの多重化器１２８に印加される。 これ迄の説明から、処理装置１０がシステム・
クロツクを読取る時、処理装置は、ビツトID１
Ｂ０乃至ID１Ｂ２を参照することにより、入力
波形の360゜サイクルの60゜期間を決定すること
が出来ると同時に、最後のゼロ交差（ZROX）以
降に経過した、電力線路各相電圧の２゜増分（88
マイクロ秒のパルス）の数を決定することが判
る。 次に第７図及び第８図について説明する。第７
図は速度パルス計数器及び論理回路の詳しいブロ
ツク図であり、第８図はこの論理回路の動作を理
解するのに役立つ時間線図である。前に第３図に
ついて説明した様に、この実施例で使われる速度
発電機は２つの矩形波出力信号を発生し、各各の
出力信号が速度発電機の軸の１回転あたり、1200
カウントを発生する。これらの信号が第７図に示
す線９２に、演算増幅器１９２に対する速度入力
１、及び速度反転フリツプフロツプ１９４のＤ入
力端子に対する速度入力２の２つの入力信号とし
て印加される。第８図に、速度入力１及び速度入
力２の信号の間の90゜の位相変位を示す時間関係
が示されている。速度入力１信号は、増幅器１９
２を介してＤ形の縁でトリガされる速度フリツプ
フロツプＦ／Ｆ１のＤ入力端子に印加される。こ
のフリツプフロツプはそのCLK端子に処理装置
からの基本クロツク信号をも受取る。第８図に示
す様に、速度フリツプフロツプＦ／Ｆ１は、処理
装置からの基本クロツク信号がこのフリツプフロ
ツプをトリガする度に、速度入力１信号の状態に
従つて、単にセツト状態からリセツト状態に変わ
るだけである。速度フリツプフロツプＦ／Ｆ１の
Ｑ出力端子が第２のフリツプフロツプ速度Ｆ／Ｆ
２のＤ入力端子にも接続され、これはCLK入力
端子に基本クロツクをも受取る。これらの２つの
フリツプフロツプが実質的に２ビツトのシフト・
レジスタを構成し、それが前にシステム・クロツ
ク内の第５図に示した縁検出器のフリツプフロツ
プについて述べたのと同様に作用する。速度フリ
ツプフロツプＦ／Ｆ１及びＦ／Ｆ２の出力が線１
９６，１９８を介して負の排他的オア・ゲート２
００に印加される。これらのオア・ゲートが、線
１９６，１９８から印加された速度入力１パルス
を実効的に微分し、速度１入力信号が変化する度
に、基本クロツクのクロツク幅で１つのパルスを
発生する。速度入力１信号が、速度発電機の軸の
１回転あたり、1200個のパルスを発生するから、
排他的オア・ゲート２００の出力は、速度発電機
の軸の１回転あたり2400個のパルスを発生し、第
８図に示す様に、線２０２に速度入力×２信号を
発生する。 線２０２の速度入力×２信号が速度パルス計数
器２０４のCLK入力端子に印加され、計数器が
速度発電機から読取つた速度パルスを累算する様
にする。速度入力×２信号が計数器２０４のプリ
セツトLSB入力端子にも印加される。その目的は
後で説明する。システム・クロツクからの信号
ZROXも、計数器２０４のプリセツト入力端子に
印加されると共に、速度パルス・ラツチ２０６の
CLK入力端子にも印加されることが判る。前に
システム・クロツクについて説明した様に、１つ
の入力各相電圧が対中性点でゼロを交差する時、
何時でも信号ZROXが発生される。従つて、ゼロ
交差パルスが発生した時には、何時でも速度計数
器２０４が２進０状態にリセツトされることが判
る。その為、各々の速度パルス計数器２０４は、
60サイクル入力の各々の60゜期間あたりの、電動
機の回転数を表わすカウントを累算することは明
らかである。 第８図に示す様に、速度パルス計数器２０４
は、信号ZROXが発生した時、常に０状態にリセ
ツトされる。第７図及び第８図に示す様に、速度
パルス計数器２０４の内容が、信号ZROXが発生
した時、速度パルス・ラツチ２０６に転送される
ことに注意されたい。第６図及び第７図に示して
ないが、信号ZROXの前縁で、速度パルス計数器
の内容が速度パルス・ラツチに転送され、その後
速度パルス計数器がこの信号の後縁でリセツトさ
れることに注意されたい。 次に計数器２０４のプリセツトLSB入力端子に
ついて説明する。速度入力×２信号をこの端子に
印加する目的は、信号ZROXの時即ちゼロ交差の
時、速度パルスが発生した場合、速度パルス計数
器の最下位ビツトを２進１にプリセツトする為で
ある。信号ZROX及び速度入力×２信号が同時に
発生した場合、最下位ビツトをプリセツトするこ
とにより、ゼロ交差中に発生するカウントがあれ
ば、それを無視せず、速度パルス計数器に記憶す
ることが保証される。一旦速度パルス計数器の内
容が速度パルス・ラツチ２０６に装入されると、
信号ID３Ｂ０乃至ID３Ｂ７の形をしたこの情報
が、処理装置が装置３をアドレスした時、60゜期
間中の電動機の回転数を処理装置が読取る為に、
線２２に利用し得る。 第７図及び第８図には、電動機の回転方向を検
出する論理回路も示されている。電動機の回転方
向は、速度入力２信号をＤ入力端子に受取る速度
反転フリツプフロツプ１９４によつて検出され
る。フリツプフロツプ１９４の動作が第８図に示
されており、この図は、電動機が順方向並びに逆
方向に回つている時のこのフリツプフロツプの動
作を例示している。電動機が順方向に回転してい
る時、速度入力１信号は常に速度入力２信号より
90゜進んでいることが判る。第８図に示す様に、
電動機が順方向に回転している時、線２０８を介
してフリツプフロツプ１９４をトリガする速度入
力１信号が、速度入力２信号が２進１状態になる
前に、常にセツトされる為、速度反転フリツプフ
ロツプ１９４がセツト状態になることはない。こ
の為、縁でトリガされるフリツプフロツプ１９４
はセツトされることがない。然し逆方向では、第
８図の右側部分を見れば、速度入力２信号が速度
入力１信号より90゜進んでいる時、速度フリツプ
フロツプ１がセツト状態になつた時、速度反転フ
リツプフロツプ１９４がセツト状態になることが
判る。速度反転フリツプフロツプがセツト状態に
なると、そのＱ出力端子が線２２の内の１本を介
して処理装置／システム・インタフエイスに２進
１の信号ID０Ｂ４を発生する。速度入力２信号
が速度入力１信号より先立つ時、信号ID０Ｂ４
が２進１であることにより、電動機が逆方向に回
転していることをデータ処理装置に知らせる。 次に前にブロツク図で示した点弧論理回路の詳
細を示す第９図について説明する。点弧論理回路
７２内の種々の信号の間の時間関係を示した時間
線図である第１０図をも第９図と共に参照された
い。前に述べた様に、点弧論理回路の主な目的
は、第３図に示したSCR選択及び駆動方向論理
回路８４に対し、線８２を介して点弧パルスを供
給することである。更に点弧論理回路は線７８を
介してＡ／Ｄ変換器に対する変換パルスを発生す
る。処理装置が第９図の線２１０に出る割込み信
号によつて、適正な時刻にSCRを点弧する点弧
パルスを発生する為の点弧角を計算する過程を開
始する様に合図されるのは、この点弧論理回路の
動作による。 点弧論理回路の動作を説明するに当つて、第４
図を参照すると、前に述べた様に、処理装置は書
込み指令と、装置に指令を送る為の装置アドレス
とを発生しなければならない。点弧論理回路で
は、復号器１３６が第４図及び第１０図に示す様
に、装置１書込み（WDB１）信号を発生する。
第１０図に示す様に、信号WDB１が２進１から
２進０状態になると、線２１２の信号WDB１に
よつて計数器装入フリツプフロツプ２１４が
CLR入力端子に２進０信号を受取り、このフリ
ツプがリセツトされる。同時に、信号WDB１が
インバータ２１６によつて２進１に反転され、書
込みデータ・ラツチ２１８のEN入力端子に付能
信号を印加し、こうして第４図の駆動器１３８か
ら線２２０にデータ（WDB０−WDB７）を装入
する。 こゝで第９図及び第１０図を見れば、信号
WDB１が計数器装入フリツプフロツプ２１４に
クロツクを加えた後に、線１８２に最初の88マイ
クロ秒のパルスが現われると、このフリツプフロ
ツプがセツト状態になり、そのＱ出力端子から線
２２２に２進１信号を発生することが判る。線２
２２の２進１信号が減数計数器２２４の反転入力
の装入端子に印加される。第１０図に示す様に、
計数器装入フリツプフロツプは、セツト状態にあ
つて、88マイクロ秒のパルスがあると、信号
TIMTGO又は20秒遅延信号を減数計数器２２４
に装入する。信号TIMTGOは、データ処理装置
から減数計数器に装入されたビツトの２進形式で
あり、SCRの点弧角を表わすか又はそれに比例
する。信号TIMTGOが減数計数器に装入されな
い場合、20゜の遅延を表わすデータ・ワードが装
入される。信号TIMTGO及び20゜遅延信号の目
的について更に詳しいことは、後で説明する。 次に第９図のアンド・ゲート２２６について考
えると、このアンド・ゲート２２６は第１検出フ
リツプフロツプ２２８の出力端子からの２進１
出力によつて付能される。フリツプフロツプ２２
８がリセツト状態にあると、ゲート２２６に印加
された線１８０の最初の11マイクロ秒のパルスに
より、計数器２２４の内容が線２３０及びインバ
ータ２３２を介してこの11マイクロ秒のパルスが
減数計数器のCLK端子に印加されることによ
り、クロツクで送出される、又は計数される。減
数計数器２２４のクロツク動作のタイミングが、
第１０図の11マイクロ秒の欄及び減数計数器の欄
に示されている。減数計数器は、14カウント復号
器２３４が計数器からの複数個の線２３６を介し
て14のカウントを確認するまで、特定された値ま
で減数計数を続ける。14のカウントになり、且つ
ゲート２２６から11マイクロ秒のパルスが来る
と、復号器２３４が変換ワンシヨツト・マルチバ
イブレータ２３８を点弧するパルスを発生する。
ワンシヨツト２３８が線７８に８マイクロ秒の変
換パルスを発生し、これが第１０図に示した時刻
に、第３図のアナログ・デイジタル変換器８０に
印加される。このパルスがアナログ・デイジタル
変換器によつて、後で処理装置によつて使う為、
線２４の電動機電流のＡ／Ｄ変換を開始される。 減数計数器は第１０図に示す０の特定された値
になるまで、減数計数を続ける。減数計数器が０
のカウントになり、これが減数計数器からの線２
４２を介して０カウント復号器２４０によつて検
出されると、０カウント復号器２４０が線２４４
にパルスを発生し、これが検出フリツプフロツプ
２２８のＤ端子に印加される。次の基本クロツク
信号がフリツプフロツプ２２８のCLK端子に印
加されると、このフリツプフロツプがセツトさ
れ、この時２進０信号をアンド・ゲート２２６に
印加し、11マイクロ秒のクロツク・パルスが減数
計数器２２４に送られない様にする。これは第１
０図で「減数計数器停止」という書込みによつて
示されている。検出フリツプフロツプ２２８がセ
ツト状態になると、そのＱ出力端子が２進１にな
り、アンド・ゲート２４６の一方の入力を付能す
ると共に、第２検出フリツプフロツプ２４８のＤ
端子に２進１のセツト信号を印加する。第１０図
に示す様に、フリツプフロツプ２２８がセツト状
態になる時点にアンド・ゲート２４６が付能され
ることが判る。これはこの時、このフリツプフロ
ツプがリセツトされているからである。この時、
アンド・ゲート２４６の出力が割込みフリツプフ
ロツプ２５０のＪ入力端子にトリガ信号を印加
し、データ処理装置に対する割込み信号を発生す
る。この割込み信号により、データ処理装置は割
込みサブルーチンに入り、その後SCRを点弧す
る為の点弧角の計算を開始する。 フリツプフロツプ２２８がセツトされた後の最
初の基本クロツク信号により、フリツプフロツプ
２４８がセツトされ、その出力端子が２進０に
なり、こうしてアンド・ゲート２４６を不作動に
することが判る。この為、第１０図で信号
DETFF１及びDETFF２の重なりによつて示す
様に、短いパルスがINTフリツプフロツプ２５０
に印加される。割込みフリツプフロツプ２５０が
セツトされるのと同時に、アンド・ゲート２４６
からの出力信号が点弧パルス（FP）ワンシヨツ
ト・マルチバイブレータ２５２に印加され、線８
２を介してSCR選択及び駆動方向論理回路８４
に23マイクロ秒の点弧パルスを印加することが判
る。この点弧パルスの発生が第１０図に示されて
おり、この時割込み信号の発生と同時に、１対の
SCRが点弧される。線２１２にもう１つの信号
WDB１を受取つて新しいデータが前述の様に減
数計数器２２４に装入されるまで、点弧論理回路
は現在の状態又はプリセツトされた状態にとゞま
る。 減数計数器に新しいデータが装入されると、０
カウント復号器が線２４４を介してフリツプフロ
ツプ２２８にリセツト信号を印加し、このフリツ
プフロツプをリセツト状態にすると共にフリツプ
フロツプ２４８を同時にリセツトする。フリツプ
フロツプ２２８がリセツトされると、線２５４に
出るその出力信号が２進１になり、アンド・ゲ
ート２２６を付能して、計数器２２４が装入後に
計数出来る様にする。第１０図に示す様に、１対
のSCRが点弧された後の或る時刻に、データ処
理装置は線１３０を介して割込みフリツプフロツ
プ２５０の破算（CLR）入力端子に装置０読取
信号RDVOを送り、SCRに対して点弧パルスが発
生した時、直ちに処理装置に対して別の割込みを
送る準備として、このフリツプフロツプをリセツ
トしなければならない。 次に第１１Ａ図及び第１１Ｂ図について説明す
る。これらは第１１Ａ図を第１１Ｂ図の上に重ね
て１つの図面を構成するものであるが、SCR選
択及び駆動方向論理回路８４とSCR順方向及び
逆方向駆動ブリツジの詳細を示す。アナログ・デ
イジタル変換器８０も示されており、普通の３相
ブリツジ加算形整流回路２５８から線２５６を介
してアナログの電動機電流を受取る。第１１Ａ図
で、３相60ヘルツの線路電圧が線１０６のφＡ，
φＢ，φＣとして順方向及び逆方向SCRブリツ
ジの関連した陽極及び陰極に夫々印加される。
各々のブリツジは第１１Ａ図に示す様に６つの
SCRP１乃至Ｐ３及びＮ１乃至Ｎ３で構成され
る。順方向及び逆方向SCRブリツジの動作は、
直流電動機を制御する場合についてこういうブリ
ツジ点弧回路が周知であるから、こゝでは詳しく
説明しない。この様な普通の１つのブリツジがゼ
ネラル・エレクトリツク・カンパニによつてシル
トロール１として製造並びに販売されており、こ
れは速度調節可能な駆動装置用のIC3610型集積
静止形変換及び制御装置として知られている。 ３つの交流器２６０，２６２，２６４が１つず
つの各相線路電圧φＡ乃至φＣに付設されてい
る。これらの変流器が夫々の導線を介して３相ブ
リツジ加算形整流器２５８に交流入力を供給す
る。整流器から変換器８０に対する出力は、３つ
の入力電流の平均値である。前に述べた様に、ア
ナログ・デイジタル変換器８０は普通の設計であ
り、こういう１つの変換器がアナログ・デバイセ
ズ・インコーポレーテツトからATC−8QU型と
して製造販売されている。この特定の変換器は完
全な高速順次近似型８ビツト変換器であり、線７
８に変換パルスと記した入力指令を受取つた時、
線２５６の入力アナログ信号をデイジタル値に変
換する。この特定の変換器では、８ビツト出力の
内の７ビツトが電流の大きさを表わし、８番目の
ビツトは電流の極性を表わす。前に第９図の点弧
論理回路について説明したことから判る様に、減
数計数器が14のカウントに達した時、点弧論理回
路は８マイクロ秒の変換パルスを線７８を介して
Ａ／Ｄ変換器に対して発生している。Ａ／Ｄ変換
器８０が線２５６の電動機アナログ電流をデイジ
タル値に変換し始める様にさせるのは、この変換
パルスであり、このデイジタル値が、線２４のデ
ータ・ビツトID５Ｂ０−ID５Ｂ７として処理装
置とのインタフエイスを介してデータ処理装置に
転送される。 第４図に示す様に、線２４の電動機電流の転送
はＡ／Ｄ変換器８０（装置５）がデータを母線１
３２を介して処理装置に転送する様に、８ビツト
の多重化器１２８によつてアドレスされた時に行
なわれる。Ａ／Ｄ変換器のアドレス動作は、デー
タ処理装置がビツトIR５乃至IR７に適正なアド
レスを入れ、これらのビツトを多重化器１２８の
端子SELに印加すると共に、多重化器の付能入力
端子に読取パルスを印加することによつて行なわ
れる。ビツトIR５乃至IR７の適正な２進ビツト
形式により、Ａ／Ｄ変換器８０から得られた電動
機電流の読取値が多重化器から母線１３２を介し
てデータ処理装置に転送される。 次に第１１Ｂ図についてSCR選択及び駆動方
向論理回路８４について説明する。SCR選択及
び駆動方向論理回路の主な目的は、データ処理装
置から導体２６６を介し、更に第４図の駆動器１
３８から右側のデータ線２６６（WDB０−WDB
７）を介してデータ・ワード又はアドレスを受取
ることである。このデータ・ワードは、第４図の
復号器１３６から線２７０の信号WDV３によつ
て、SCR方向ぎめ又は選択レジスタ２６８に装
入された２進ビツト形式である。処理装置が書込
み装置３をアドレスする書込み指令を送出した
時、線２７０の信号WDV３が２進０になり、イ
ンバータ２７２によつて２進１に反転され、こう
してレジスタ２６８に装入付能信号を印加し、１
対のSCRのアドレスをレジスタに装入する。レ
ジスタ２６８の各段又はビツトは、１つを除い
て、出力が複数個のアンド・ゲート２７４，２７
６，２７８，２８０の内の対応する１つに接続さ
れている。各々のアンド・ゲートからの出力信号
には、順方向及び逆方向ブリツジの夫々にある１
つのSCRに対応する信号が付せられていること
が判る。例えば、アンド・ゲート２７４からの出
力Ｐ１は、順方向又は逆方向SCRブリツジの
夫々にあるSCR Ｐ１に対応する。１つのブリツ
ジにある特定の１対のSCRを点弧したい時、２
進ワード又はアドレスをレジスタ２６８に入れ
て、特定のアンド・ゲート（２７４−２８０）を
付能し、それらが適当な制御信号を対応する順方
向／逆方向（FWD／REV）駆動スイツチング増
幅回路に送ることが出来る様にする。 これらのFWD／REV駆動回路は普通の設計で
あつて、夫々２８２，２８４，２８６，２８８の
参照番号が付せられている。各々の回路は、順方
向及び逆方向駆動ブリツジの夫々にある同じ番号
のSCRに対応する。例えば、Ｐ１ FWD／REV
駆動回路２８２が線２９０，２９２を介して各ブ
リツジにあるSCR Ｐ１の夫々のゲート電極に接
続される。駆動回路２８４からＰ２のゲート電極
に対して同様な接続が行なわれ、駆動回路２８
６，２８８からＮ２及びＮ３のゲート電極に対し
て同様な接続が行なわれる。第１１Ｂ図には、Ｐ
１乃至Ｎ３信号を発生するアンド・ゲート並びに
Ｐ１乃至Ｎ３のSCRの夫々に関連した駆動回路
の内、４つの回路しか示してないことが認められ
よう。SCR Ｐ３及びＮ３に対するアンド・ゲー
ト及び駆動回路は、図を簡単にする為、単に選択
レジスタ２６８から出て来る破線で示してある。 点弧レジスタ２６８の１つのビツトが、
FWD／REV駆動回路２８２乃至２８８の各々に
対し、線２９４に信号FWD／REVを発生するこ
とに注意されたい。駆動回路２８２乃至２８８
は、論理入力を受取つてその出力信号を、各々の
駆動回路から出て来る２本の線の内の一方に選択
的に切換えることが出来る周知の設計の普通の駆
動回路又はスイツチング回路である。例えば、駆
動回路２８２の動作について説明すると、順方向
ブリツジのSCR Ｐ１を作動即ち点弧する為に
は、レジスタ２６８から２進１信号をゲート２７
４に対する一方の入力として印加し、点弧論理回
路から線８２に点弧パルスが発生すると、ゲート
２７４が付能され、このパルスをＰ１の駆動回路
を介して順方向SCR Ｐ１に通過する。他方、ビ
ツトFWD／REVが２進０であれば、駆動回路２
８２が作動され、線２９２の点弧パルスを逆方向
SCR Ｐ１に転送する。この実施例では、整流器
９４のSCRの動作中、順方向又は逆方向ブリツ
ジ内のＰ１及びＮ２の様に、常にSCRを対で点
弧することが望ましい。レジスタ２６８に装入さ
れたワードは、点弧すべきSCRに対応する２つ
の２進ビツトを常に有する。例えば、SCR Ｐ１
を点弧する２進１がゲート２７４を作動し、
SCR Ｎ２を点弧する２進１がゲート２８０を作
動する。他のゲートは不作動のままである。 この発明の装置の全体的な動作を更によく理解
される様に、１対のSCRを点弧する為の点弧角
をこの装置内でどの様に導き出すかを最初に説明
するのがよいと思われる。 第１２図は３相電力線路入力電圧φＡ，φＢ，
φＣの間の相互関係を示すと共に、対のSCRに
対する点弧角FINVALを発生して、この点弧角に
比例する計算値である信号TIMTGO（これは
「残り時間」の略）を表わす可変値を発生する様
子を示す。この発明で使う様な種類のSCR整流
器を制御する為の点弧角が、相間の交点から対の
SCRを点弧する点までの角度で表わされること
は周知である。この発明では、VTに等しい電動
機端子電圧を発生する為の点弧角FINVALの値
は、表１に示す数値を持つ記憶装置のルツクアツ
プ・テーブルを参照することによつて求められ
る。記憶装置に点弧角として貯蔵されているもの
が、右側の列にFINVALカウントとして示されて
いる。 FINVALテーブルはFINVAL＝245.8cos^-1φＦ
3VT／πＶ_LNという式から計算される。こゝで
245.8は、減数計数器が電気角で１ラジアンあた
りに減数する為の11マイクロ秒のパルスの数に等
しい。Ｖ_LNは入力電力線路電圧の対中性点線路電
圧である。 TECHNICAL FIELD This invention relates generally to digital motor speed regulators that provide methods and apparatus for controlling the flow of power from an AC source to a load, such as a DC motor.
More particularly, the invention relates to a digital controller for directly digitally igniting a controllable rectifier between an alternating current source and a direct current motor in order to control the conduction of the rectifier. The type of motor control device explained here is
Power amplifiers are often used with controlled rectifiers that alter the flow of electrical energy between the alternating current source and the drive motor. Controlled rectifiers are well known and are a group of devices that have a relatively high impedance to the flow of electrical energy until forward biased by the application of an ignition signal to the gate electrode. When conducting, a controlled rectifier typically has a very small impedance to the flow of current, usually until it is reverse biased or the level of current flowing through the rectifier is necessary to keep it conducting. The current continues to pass until it drops below the minimum holding level. The group of controlled rectifiers discussed herein also generally includes semiconductor devices such as silicon controlled rectifiers (thyristors) and other devices such as ignitrons and thyrotrons. In the device described below, the amount of power delivered to a system load or DC motor is controlled by varying the conduction duration of a controllable rectifier. Generally speaking, the conduction duration of a controllable rectifier is a function of the point in the AC waveform at which conduction begins. This point is called the firing angle. Traditionally, devices for controlling the conduction of controllable rectifiers have been implemented by using analog control devices to effect the desired adjustment and by converting the analog signal into a digital value for igniting the rectifier. I came. In this type of device, the ignition circuit is
A firing pulse is generated at the proper firing angle in response to an input signal representative of the desired power. Generally speaking, the firing angle is directly proportional to the input signal. Conventional analog devices generally operate in response to an input signal whose magnitude is representative of the desired firing angle. However, recently, with the development of digital technology and hardware, engineers have become interested in using digital circuits in these types of control systems. The use of digital technology in such control devices is particularly advantageous when the device requires precision, reliability, or drift-free operation that can only be obtained with digital circuits. Therefore, it is becoming increasingly common to replace the elements of analog devices with functionally equivalent digital circuits. One such digital controller known in the art for controlling the conduction of a controllable rectifier is described in U.S. Pat. No. 3,601,674. This US patent describes a digital controller for controlling power flowing from a polyphase alternating current source to a load through a controllable rectifier. The device includes a ignition circuit for each phase, each ignition circuit consisting of a reversible counter and a digital comparator. A phase detection logic circuit is provided which examines the three phases of the AC source and synchronously controls the control period for the appropriate rectifier by presetting the reversible counter associated with each phase with a predetermined positive or negative digital number. start on. Thereafter, during the control period, the reversible counter decrements if the preset number is positive, and increments if the preset number is negative. During this counting, the digital speed error signal derived from a previous comparison of the digital command and the digital feedback signal representing the motor speed is continuously compared with the contents of the reversible counter by a digital comparator. When the error is greater than the content of the reversible counter, a firing pulse is generated, which is fed to a rectifier of positive or negative polarity;
Fire the rectifier of each polarity according to the positive or negative number. Another conventional digital device was the RD Jackson and RD device presented at the IFAC Symposium on Control and Power Electronics and Electrical Drives held in October 1974 in Jutsserdorf, West Germany. Weatherby's paper "Direct Digital Control of Thyristor Converters" (Preprint Vol.
pages 431 to 441) and proceedings.
F. in Institute of Electrical Engineers, Vol. 116, No. 5 (May 1969), pp. 873-878.
It is described in the paper ``Direct Digital Control of Thyristor Amplifiers'' by Holside and RD Jackson. The above-mentioned paper describes the study of a direct digitally controlled experimental setup to demonstrate the possibility of directly digitally controlling controllable rectifiers, such as silicon-controlled rectifiers. This device uses a programmable digital computer to control the firing of a rectifier via an interface device to control a resistive-capacitive load by generating firing pulses from the computer. A digital computer calculates a firing angle that specifies when a particular rectifier should be fired. The device is synchronized to the zero crossings of each phase voltage of the alternating current source. Due to the zero crossing of each phase,
A command signal is generated for a sample and hold circuit of an analog-to-digital converter that measures the output voltage of the device load. At the end of the analog-to-digital conversion, a pulse is generated from the converter as an interrupt signal to the computer. This pulse initiates the firing angle calculation. After the interrupt signal is initiated, the computer reads the analog-to-digital converter at a specified time from the moment of each phase's zero crossing. Next, the calculator
Calculate the firing angle or firing point for the rectifier according to what the authors of the aforementioned article describe as a given firing regulation. In this calculation, a control signal or value is generated which is continuously compared with the linear lookup table whose values define the firing limit described above until the control signal matches the contents of this table. . If this comparison is established, a firing pulse is generated by addressing the rectifier to fire and strobing a firing signal to the rectifier. The authors of the aforementioned paper demonstrated that a controllable rectifier could be directly digitally controlled, but acknowledged that there were various practical difficulties in constructing this type of device. This means that the use of lookup tables in these experiments consumes a significant amount of computer time, severely limiting the amount of time the computer can spend on other computations when operating this type of real-time device. It appears most clearly in In addition, the direct digital drive controller samples the load output voltage at specific points in time relative to each sensed phase period of the AC source, then performs the required calculation of the firing angle, and within a specified period of time in order to accurately and fully control the delay of the firing angle in order to fire the selected rectifier within the specified period, yet maximize power delivery to the load. It will be appreciated that this must be done early enough. The device described above does not act as an overall motor speed controller for controlling a variable speed reversible drive motor. In analog devices, it is well known how to control the speed of a DC motor when operating in either continuous or discontinuous current mode, and it is also well known how to reverse the direction of the motor. It is also known that one criterion for reversing the direction of a DC motor is that the motor current is zero at the time of reversal. In analog devices, to perform this reversal, it is necessary to first detect when the current is zero and then wait a specified safety period before reversing the motor. Additionally, in analog motor drives, two feedback loops are present in the device: one that controls the motor when operating in continuous current mode, and one that controls the motor when operating in discontinuous current mode. It is also known that it is necessary within.
These two loops add different gains to the device depending on the mode of operation. This method of operation in an analog control device is similar to that in a DC motor drive device.
It has proven to be somewhat unsatisfactory, especially when highly constant operation of the motor speed is desired under very light load conditions. Therefore, as a DC motor speed regulating device, it can measure the parameters of the device to accurately calculate the motor speed, determine the operating mode of the device, instantly set the gain of the device, determine the rotation direction of the motor, When the need arises, it is desirable to increase the overall operation of the device by changing the direction of rotation of the motor instantaneously without delay. It is therefore an object of the invention to provide an improved control device for direct digital ignition of a controllable rectifier controlling a DC motor. Another object includes an interface means,
For motor speed controllers that can read the input parameters of the device, calculate the required motor voltage, and use a value proportional to the voltage thus calculated to select the firing angle used to generate the firing pulse. An object of the present invention is to provide a programmable data processing device. The above and other objects of the invention include a programmable data processing device and interface means, the processing device monitoring device parameters and selecting a rectifier to deliver maximum power to a DC motor. This is achieved by providing a control device that directly digitally fires the controllable rectifier in such a way that it calculates a firing angle that specifies when to fire. The interface means includes logic means or counter means for receiving the calculated firing angle from the processing unit and generating a firing pulse to the selected rectifier when the counter reaches a particular count; At the same time, this firing pulse is sent as an interrupt signal to the processing unit, which then causes the processing unit to calculate a new firing angle for the rectifier to be fired. In this invention, the calculation of the firing angle, the selection of the rectifier to be fired, the mode of operation of the device, and the determination and selection of the direction of rotation of the motor are all performed in such a way that maximum power can be delivered to the DC motor. , in such a time that the processing device can generate the firing angles used to fire the selected rectifiers during each scheduled phase of the AC source. The present invention extends conventional DC motor control techniques using data processing equipment to include compensation of motor and equipment time constants and compensation of continuous and discontinuous current operating regimes, including motor current, motor voltage, and motor speed. It also provides a means for digitally adjusting the rate of change of the processor and adjusting the performance of the transients determined by the processor. Clock means in the interface means monitors the AC power source and provides indicators to the processor representing periods of time relative to when each phase of the AC source crosses. This indicator also identifies the time that is within each respective time period. The calculator uses this indicator to calculate the time for the processing unit to charge the calculated value of the firing angle into the counter of the interface means, and also to calculate the selection of the correct rectifier to fire. By using the ignition pulse as an interrupt signal to the processing unit, the device of the present invention, compared to prior art devices, is able to deliver as much power as possible to the DC motor during each phase of the AC source. These calculations are made possible within a time that allows the counter means to be loaded with firing angle counts so that the rectifier can be fired at the earliest possible time. Although the gist of the invention is specifically described in the claims, the invention will be better understood from the following description of the drawings. To explain the general operation of the invention, reference will now be made to the regulation and control system of FIG. This figure is a block diagram of the main functional blocks constituting the apparatus of the present invention. In this figure, the microprocessor 10
A data processing device, shown as , has a program that controls the overall operation of the device by reading parameter inputs coming from a conventional DC motor 12 through a regulator and rectifier controller 14 to a microprocessor. ing. A program in processor 10 controls the reading of these various inputs and determines the firing angle to properly fire a rectifier or thyristor, commonly referred to as an SCR, within a conventional three-phase bridge rectifier 16. Contains a program to calculate. Adjustment and rectifier control device 1
4 becomes a common interface between the processing unit 10 and other parts of the control unit. Under the control of processor 10, rectifier controller 14 receives input signals from speed reference 18, signals representing the power on/off status of the motor, and the direction in which motor 12 is to be operated via a plurality of input lines. Read the operator signal set to . The signal from speed reference 18 represents a digital reference, expressed in revolutions per minute, with which the motor should be operated. These signals are sent via multiple lines 20. Another input from the regulation and control device 14 to the processing device 10 is the speed signals coming from the DC motor 12 via a plurality of lines 22, which are obtained from a sensing device provided on the motor 12. , the operating speed of the electric motor
Expressed in rpm. The amperage of the motor is also measured by the microprocessor, via the regulator and rectifier controller 14, from the current sent from the motor to the processor via a plurality of lines 24. A regulator and rectifier controller 14, under control of signals from the processor 10, provides control signals to the rectifier 16 and ignites the SCR in the rectifier at appropriate times to control the DC motor. receives data from a processing device to control the processing; As will be explained later, rectifier 16 is a forward/reverse bridge rectifier that is capable of reversing the direction of the current as well as voltage through motor 12, thus controlling its speed and reversing direction. The microprocessor 10 shown in FIG. 1 may be any of a number of general purpose microprogrammed digital computers currently available on the market. One such computer suitable for use in this invention is a microcomputer sold by Intel Corporation under the name Intel 8080. Another ideally suited microprocessor used in practicing this invention is the General
This is a general-purpose microcode digital computer sold by Electric Company under the name CRD8 Microcomputer System. Figure 2 shows the main components of the CRD8 microprogram digital computer. The main controller of this computer is microcode control ROM
26, which is programmed with microcode consisting of microinstructions stored in ROM. These microinstructions, noted as register, storage, and I/O channel enablement on lines 28, control the retrieval and interpretation of instructions stored in main memory 30. To do this, it first verifies the instruction and then branches to a series of microinstructions in the control ROM that perform the operations required by the instruction. The address of the next instruction to be interpreted by the microcode ROM is in the program counter register (PC) 32. Before interpreting each instruction, the microcode ROM increments the contents of the program counter PC to point to the next instruction to follow. The microcode in the microcode ROM interprets the subroutine request by placing the address of the subroutine in the program counter storage register (PCS) 34, and then swaps the role of the program counter PC with the program counter storage register PCS. Interpretation of a subroutine return is performed by again swapping the roles of these two registers and then interpreting the instruction following the subroutine request. When an external interrupt occurs to the processing unit, the processing unit executes the program counter PC3.
2. The roles of the program counter storage register PCS 34 and the page register 36 are replaced with the interrupt program counter 38, the interrupt program counter storage register (IPCS) 40, and the interrupt page register (IPAGE) 42. Interpretation of the interrupt return is performed by the microcode in the microcode ROM by restoring the roles of these registers to their initial state. External interrupts to the processing unit can be allowed or disallowed under program control by setting or resetting an interrupt-enabled flip-flop, not shown. When an external device requests an interrupt from a processing device, that device places a request on the interrupt line. If this request exists and the interrupt-enabled flip-flop is set,
If the processing unit is executing an interruptable instruction, the processing unit begins processing the interrupt when the current instruction completes. Once interrupt processing has begun, the interrupt program is responsible for informing the external input device to remove the request from the interrupt line. The storage of the processing unit is divided into pages, each page containing a certain number of words. By using the page register 36, an instruction can recall data anywhere in storage by simply specifying the address for the head of the current data page (the page pointed to by the page register). I can do it. The data in main memory 30 is stored in one or three general purpose registers R with the address of the data word.
1, R2, and R3, it can also be called directly. These registers can also be used to store data. The three general purpose registers and other registers 32-42 are collectively referred to as working memory. In addition to working memory registers, the processing unit includes an accumulator 44, an instruction register 46, and a storage address register.
Also includes register MAR48. MAR 48 addresses the main storage device 30. During operation of the processor, the instruction register 46 always contains the instruction that the microcode ROM last retrieved from main memory and is currently being interpreted. Main memory address register 48 always contains the address in main memory that will be called by the next memory read or write command. Arithmetic and logic operations are performed by arithmetic logic unit ALU50. Input signals to the ALU come from accumulator 44 and bidirectional data and control bus 52. Within the processing device, data is transferred along busbar 52. This bus can be accessed from main memory 30, a selected working register or input channel 54;
Instruction register 46, storage address register 48
Alternatively, data can be transferred to either ALU 50. If an input/output instruction is in the instruction register and the instruction indicates that an output operation is to be performed, the processing unit transfers the contents of ALU 50 to the output data output channel 56.
channel and informs the associated input/output (I/O) devices to receive this data. If a read operation is specified, the processing unit sends data to the associated I/O device through input channel 54.
Let me know as if I were to put it on. As shown in FIG. 2, the input/output devices used in the apparatus of the present invention are contained in the previously described regulation and rectifier control system 14. This is also reproduced in Figure 2. Processor 10 also includes a clock generator, designated processor clock 58, which generates a fundamental clock signal at a typical repetition rate of 4.167 MHz. As shown in FIG. 2, a basic clock signal is sent to the processor 10 to control the clocking of information and instructions within the processor, and is also sent to the system to provide information to the regulator and rectifier controllers. Serves as the basic synchronizing pulse for clocking in and out. Although a processor clock 58 is used in this system to generate the system's clock pulses, one skilled in the art will appreciate that the same function can be achieved by providing the basic clock signal to the processor from an external source. It will be understood that you may do so. FIG. 3 is a block diagram of the main blocks making up the regulator and rectifier control system 14. Furthermore, in Figure 3, in order to make the drawing easier to read and simplify, the first
The same reference symbols as before have been used for the various components described with respect to the figures and FIG. As shown, processor 10 provides a basic clock signal to a system clock 60 within regulator and rectifier controller 14. System clock 60 also receives three-phase 60 hertz power line signals from an external power source not shown and is used to control motor 12.
To control the ignition of the SCR, the operation of the entire device is
It provides clock pulses to the device that are used to synchronize it with the phase 60 hertz power line. The regulating device in the control device 14 also includes a program 62 as part of it, which communicates with the processing device 10 to control the operation of the regulating device in the control device 14 and, ultimately, to control the DC motor. For this purpose, provide the appropriate firing pulse to the thyristor or SCR. Although the program 62 may reside in the main memory 30 of FIG.
It is to be understood that this is considered part of the regulation and rectifier control system since it performs certain logic operations that are essential to the overall control operation of the system. In FIG. 3, the speed reference 18 mentioned above is
Digital switch (RPM) and on/off and forward/reverse switch 1 providing input to processing unit 10 via system interface 64
8' in FIG. A digital speed reference representing the desired motor speed in RPM is sent from the switch 18 via a plurality of lines 66, read into the processor, and stored in main memory or program 62 under the control of the processor. be done. Similarly, signals representing the state of the motor on/off switch and the switch representing the desired forward or reverse direction of the motor are transmitted from the on/off and forward/reverse switch 18' via line 68 to the processor/system interface. It is sent to the processing device via the face 64. Communication between processing unit 10 and interface 64 is via a plurality of lines 70 consisting of data input/output lines and control lines. As will be explained later, clock pulses from system clock 60 are also sent to the processing unit via these lines during system operation. Ignition logic circuit 7 in regulation and rectifier control device 14
2 to receive information representing the desired firing angle for firing the SCR to control the motor. This information is provided from the microprocessor via processor/system interface 64 and line 74. Firing logic circuit 72 essentially generates three signals. one to the processing device 10 via line 76;
This is an interrupt signal sent to The interrupt signal may bypass or pass through interface 64. Another signal is a conversion signal sent on line 78 to an analog-to-digital converter 80 that triggers the converter to convert the three-phase analog motor current into counts proportional to DC amperage on line 24. and sent to the processing device via the interface 64. Furthermore, the ignition logic circuit 72
generates a firing pulse on line 82 to SCR selection and drive direction logic 84. SCR selection and drive direction logic 84 receives digital information from processing unit 10 via interface 64 and a plurality of lines 86. This information represents a word or address that selects a particular one of the two bridges (forward or reverse) in the rectifier 16 in order to correctly select the thyristor to fire and control the direction of the motor. The operation of the firing logic and SCR selection and drive direction logic will be described later. The aforementioned speed signal on line 22 is generated by a speed pulse counter and logic circuit 88 which receives pulses from a conventional digital speed generator 90 of FIG. A particular speed generator suitable for use with this invention is available from Avtron Corporation.
Available as type K827. This speed generator is an optical device having two rotating discs with slots by which each disc can be connected to one of the motors.
Generates 1200 pulses per revolution. The output signal from each disc is a generally square wave with 1200 counts per rotation of the speed generator shaft. 2
The pulses from the two disks are 90° out of phase,
Therefore, by detecting the phase shift of the pulses sent from the speed generator to the speed pulse counter 88 via the line 92, the direction of the motor can be detected. The method of this detection will be discussed later when the speed pulse counter and logic circuit 88 are discussed. The rectifier 16 of FIG. 1 described above is composed of a block labeled as a thyristor (SCR) 94 and forward direction (FWD) and reverse direction (REV) pulse amplifiers 96 and 98, as shown in FIG. . SCR selection or address and drive direction selection signals are transmitted from SCR selection and drive direction logic 84 to a plurality of lines 10.
0 to amplifiers 96 and 98. During operation of the device, address information fed into the SCR selection and drive direction logic from the microprocessor selects the appropriate one of the forward or reverse amplifiers 96, 98 and switches the firing logic to the line. When a firing pulse is generated at 82, a firing pulse is applied to thyristor 94. Output firing pulses from forward and reverse pulse amplifiers 96 and 98 are provided on line 10, respectively.
2,104 to the SCR 94.
The power that drives the SCR and therefore the DC motor 12 is transmitted from the three-phase 60 Hz power line 106 to the SCR 9.
4. When the SCR fires, line 108
A pulse is generated to apply current to the DC motor 12 and drive it. The operation of the present invention is best understood by considering each of the logic blocks previously described with respect to the regulator and rectifier controller 14 of FIG. The first of these blocks to be discussed is the processor/system interface shown in FIG. As shown on the left side of FIG. 4, all input and output signal lines to the processor/system interface shown to the left of the dashed line are comprised of lines 70 previously described with respect to FIG. Processing device 1
All information transferred from 0 to interface 64 comes from output channel 56 as previously described with respect to FIG. Basically, the processing device 10
transfers two types of commands or commands to the interface. These instructions write certain data from the processor to specified registers within the device, such as the firing logic and the SCR selection and drive direction logic, or as shown in the right hand portion of FIG. Directs the interface to read information from the various addressed input devices. The instruction data is sent to the output channel 56 of the processing unit.
, to the system interface via lines 110, 112, 114, and 116. line 1
Signals 12, 110, and 114 represent instruction register bits from processing unit 10. When the processing unit issues a read command to the system interface, a bit in the command register appears on line 112.
IR1 to IR3 are decoded in a BCD to decimal converter acting as a decoder, producing read pulses at output terminal 6 of converter 118. When a binary one read signal (IR) of the instruction register is generated by the processing unit, bit IR4 of the instruction register on line 114 is a binary zero and the inverter 120
Noah Gate 12 is converted to binary 1 by
Whenever 2 is enabled, a read pulse is generated. When gate 122 is enabled, its output is 2
A clock pulse with a leading zero is applied to the D input terminal of decoder 118, thus producing a read pulse on line 124 as shown. A read pulse is applied to two logic elements within the interface. Initially, 10
applied to the D input terminal of the base-to-base converter and then 8
Applied to the enable input (EN) terminal of bit multiplexer 128. Decoder 126 and multiplexer 128 receive instruction register bits IR5-IR7 on line 110. When these bits are decoded by decoder 126 as a device 0 read command, the decoder generates a signal RDV0 from its 0 output terminal on line 130 as shown in FIG. Signal RDV0 is sent to firing logic circuit 72. Its purpose will be explained later. Furthermore, when a read command is generated by the processing device,
At any time, bits IR5 through IR7 of the instruction register applied to the SEL input of multiplexer 128 are decoded and data from one input device on the right side of FIG. Send to data processing device. This bus carries input information labeled ID0-ID7 to input channels 54 of processing unit 10 (see FIG. 2). Whenever the processor issues a write command, that command is decoded by decoder 118 in the same manner as described above for read pulses, thus producing a write pulse on line 134 from output terminal 7. A write pulse on line 134 is applied to decoder 136 and logic driver 138. Decoder 136 also receives bits IR5-IR7 of the instruction register via line 110 and thus decodes these bits to determine which of the two output signals (WVD1 or WVD3), according to the binary bit format. One occurs. These two signals convey the designations WVD1 and WVD3 to the writing device,
Sent to firing logic and SCR selection and drive direction logic. Its purpose will be explained later. When a write pulse is applied to the clock input terminal C of the driver 138, the data on the plurality of lines 140 is transferred from the output channel 56 of the processor to the firing logic and the SCR selection and drive direction logic by the signal WDB0.
- Can be sent by clock operation as WDB7. Next, the blocks 18, 60, 80, and 88 of the input device shown on the right side of FIG. 4 will be explained.
It will be appreciated that each of these devices has a unique input device number, such as input device 1, relative to system clock 60. These device numbers correspond to the address of any one device that is presented to the system interface by the processing device when it is desired to read information from that device through the multiplexer 128 to the processing device. For example, if a data processing device issues a read command on line 124 that generates a read pulse and an address on line 110 specifying an address for device 1, the system clock input data bits ID1B0 through ID1
B7 input data bus 1 via multiplexer 128.
32 and transferred to the storage device of the data processing device. Transfer of all input data from the input device to the processing device is handled as described above for system clock 60, but the specific address sent to 8-bit multiplexer 128 is unique to the addressed device. The information from is sent to the processing device. Next, FIGS. 5 and 6 will be explained. Fifth
The figure is a detailed block diagram of the system clock 60 which is the device 1, and FIG. 6 is a time diagram for explaining the operation of the system clock. System 3
Three square amplifiers with normal phase power line voltages 1
42 and lines 144, 145, 146, respectively.
Rectangular wave output signals φ1, φ2, and φ3 corresponding to are generated. The three signals φ1 to φ3 are connected to three similar respective phase zero-crossing logic circuits or edge detectors 148, 15.
0.152 to the corresponding input of the D terminal of a conventional D flip-flop. Since each edge detector 148-152 is identical, only edge detector 148 is shown in detail in FIG. 5 within the dashed box. Each edge detector operates as described below for edge detector 148. When signal .phi.1 on line 144 goes positive, the D input terminal of flip-flop FA.phi.1 is enabled and becomes set when a basic clock signal is applied from the processing unit to the flip-flop's input terminal CLK. When the basic clock signal goes positive, flip-flop FAφ1 is set, the Q output terminal goes to the binary 1 state, and line 1
54, a signal ID1B0 is generated. Signal ID1B0
is applied to one input of negative exclusive-OR gate 156 and to the D terminal of second flip-flop FBφ1. When the next fundamental clock signal occurs, flip-flop FBφ1 goes into the set state and its Q output terminal becomes a binary 1, thus producing an output pulse from exclusive-OR gate 156 on line 158, as shown in FIG. Generates φ1ZROX. Flip-flops FAφ1 and FBφ1 essentially form a two-bit shift register, the output of which is sent to gate 156. Input FAφ1 synchronizes the square wave from input φ1 with the system clock. Therefore, the output φ1ZROX of exclusive-OR gate 156 generates one pulse at the fundamental clock pulse width for each zero crossing of the sine wave approximately every 2.7 millisecond period. Signal φ1ZROX
are the signals φ2ZROX and φ from the corresponding edge detectors 150, 152 appearing on lines 162, 164, respectively.
Connected to the input of OR gate 160 along with 3ZROX. Each signal φ1ZROX through φ3ZROX corresponds to each phase A, B, and C of the input line voltage. The output of OR gate 160 is applied to the K input terminal of a JK type ZROX flip-flop 166.
Flip-flop 166 also receives at its CLK input terminal the basic clock signal that triggers the flip-flop, and sets or resets the flip-flop according to the state of the input signal applied to the K terminal from OR gate 160. A ZROX flip-flop generates a signal ZROX or zero crossing signal at its Q output terminal, which is applied to a speed pulse counter and logic circuit and two counters 168,170. Referring to the time diagram of FIG. 6, the ZROX flip-flop 166 generates a pulse with a width of one basic clock at each phase voltage crossing of the input voltage, for a 360° power line voltage cycle. It can be seen that six pulses are generated. 5 and 6, the data processing device utilizes three signals ID1B0 through ID1B2 (combined to form line 172) to determine the input line voltage.
It can be seen that any 60° period within each 360° phase cycle can be limited. This can be seen in FIG. 6, where the φ3 (ID1B2) square wave shows various angles of the input sine wave as well as various zero crossings at 60° intervals. Signal ID1B0 to ID1B2
It is easy to decode these signals to determine which of the six periods in the 360° cycle exists at any given time. For example, ID1B0 is binary 1, ID1B1
Assuming that the first period is from 0 to 60 degrees when is a binary 0 and ID1B2 is a binary 1, we can solve this by decoding these three binary bits.
It can be selected as the first period in the 360° cycle. Similar decoding can be performed for periods of 60 to 120 degrees, periods of 120 to 180 degrees, etc. Referring again to FIG. 5, counter 1 with divisor 45
74 as well as the two previously mentioned counters 168, 170 are shown. A 4.167 MHz fundamental clock is applied to the input of a divisor 45 counter 174, which divides the fundamental clock pulses to line 176.
Generates a pulse signal with a duration of 11 microseconds. As shown in FIG. 5, an 11 microsecond pulse on line 176 is applied to AND gate 178 and is also applied to firing logic via line 180. Further, as noted on line 180, an 11 microsecond pulse is approximately equal to (1/4) degree of electrical angle of the power line voltage applied to square amplifier 142. The 11 microsecond pulse is the AND gate 1
78 to a divisor 8 counter 168 to generate a time base of 88 microseconds. Each pulse corresponds to approximately 2 degrees electrical angle of the power line voltage. An 88 microsecond pulse is applied via line 182 to the firing logic, NOR gate 184 and counter 170. The counter 170 has a divisor of 32
, which further divides the 88 microsecond pulse by 32. Unless the counter 170 is counting 31, the NOR gate 184 will read the binary one on line 186.
CT31 clock stop signal AND gate 178
and an 11 microsecond pulse passes through this gate to counter 168.
so that you can go to Counter 170 is 31
When the count is reached and a binary one (88 microseconds) pulse is issued, NOR gate 184 is enabled and applies a binary zero inhibit signal to gate 178, thus causing counters 168 and 170 to Make sure not to count past 31. The counters comprised of counters 168 and 170 are reset to zero by the next zero crossing signal or ZROX signal from flip-flop 166, as shown in the time diagram of FIG. Until now, the count has reached 31. It can therefore be seen that the counter counts from 0 to 31 during each zero crossing of the input voltage. As mentioned in connection with FIG.
Output signals ID1B7 to ID from 0 to line 188
1B3 limits the time during the 60° period defined by signals ID1B0 to ID1B2. signal
ID1B3 to ID1B7 are signals ID1B0 to ID1
In combination with B2, line 190 is applied to an 8-bit multiplexer 128 of the processor/system interface shown in FIG. From the explanation so far, it is clear that the processing device 10 is the system
When reading the clock, the processor reads bit ID1.
By referencing B0 to ID1B2, the 60° period of the 360° cycle of the input waveform can be determined, as well as the 2° increment ( 88
It turns out to determine the number of microsecond pulses). Next, FIGS. 7 and 8 will be explained. 7th
The figure is a detailed block diagram of the speed pulse counter and logic circuit, and FIG. 8 is a time diagram useful in understanding the operation of this logic circuit. As previously discussed with respect to FIG. 3, the speed generator used in this embodiment produces two square wave output signals, each output signal having a frequency of 1200
Generate a count. These signals are applied to line 92 shown in FIG. 7 as two input signals, Velocity Input 1 to operational amplifier 192 and Velocity Input 2 to the D input terminal of velocity inverting flip-flop 194. In FIG. 8, a time relationship is shown showing a 90° phase shift between the Velocity Input 1 and Velocity Input 2 signals. The speed input 1 signal is sent to the amplifier 19.
2 to the D input terminal of the D-edge triggered speed flip-flop F/F1. This flip-flop also receives the basic clock signal from the processing unit on its CLK terminal. As shown in FIG. 8, the speed flip-flop F/F1 simply changes from the set state to the reset state according to the state of the speed input 1 signal every time the basic clock signal from the processing unit triggers this flip-flop. It is. The Q output terminal of the speed flip-flop F/F1 is the second flip-flop speed F/F.
It is also connected to the D input terminal of 2, which also receives the basic clock at the CLK input terminal. These two flip-flops effectively provide a 2-bit shift signal.
A register is constructed that operates in the same manner as previously described for the edge detector flip-flop shown in FIG. 5 in the system clock. The output of speed flip-flop F/F1 and F/F2 is line 1.
Negative exclusive-or gate 2 through 96,198
Applied to 00. These OR gates effectively differentiate the Velocity Input 1 pulse applied from lines 196 and 198, producing a pulse at the clock width of the base clock each time the Velocity Input signal changes. Since one speed input signal generates 1200 pulses per revolution of the speed generator shaft,
The output of exclusive-OR gate 200 produces 2400 pulses per revolution of the speed generator shaft, producing a speed input x 2 signal on line 202, as shown in FIG. The speed input x 2 signal on line 202 is applied to the CLK input terminal of speed pulse counter 204, causing the counter to accumulate the speed pulses read from the speed generator. A speed input x 2 signal is also applied to the preset LSB input terminal of counter 204. Its purpose will be explained later. Signals from the system clock
ZROX is also applied to the preset input terminal of counter 204 and to the speed pulse latch 206.
It can be seen that it is also applied to the CLK input terminal. As explained earlier about the system clock, when one input phase voltage crosses zero at the neutral point,
The signal ZROX is generated at any time. Therefore, it can be seen that whenever a zero-crossing pulse occurs, speed counter 204 is reset to a binary zero state. Therefore, each speed pulse counter 204 is
It is clear that for each 60° period of the 60 cycle input, a count representing the number of revolutions of the motor is accumulated. As shown in FIG. 8, speed pulse counter 204
is always reset to the zero state when signal ZROX occurs. Note that, as shown in FIGS. 7 and 8, the contents of velocity pulse counter 204 are transferred to velocity pulse latch 206 when signal ZROX occurs. Although not shown in FIGS. 6 and 7, on the leading edge of signal ZROX, the contents of the speed pulse counter are transferred to the speed pulse latch, and then the speed pulse counter is reset on the trailing edge of this signal. Please note that. Next, the preset LSB input terminal of counter 204 will be explained. The purpose of applying the Velocity Input x 2 signal to this terminal is to preset the least significant bit of the velocity pulse counter to a binary 1 if a velocity pulse occurs at the time of signal ZROX, ie, at a zero crossing. If the signal ZROX and the speed input x 2 signals occur simultaneously, presetting the least significant bit ensures that any counts that occur during the zero crossing are not ignored and are stored in the speed pulse counter. be done. Once the contents of the speed pulse counter are loaded into the speed pulse latch 206,
When this information in the form of signals ID3B0 to ID3B7 is addressed by the processing device to the device 3, the processing device reads the rotational speed of the motor during the 60° period.
It can be used for line 22. 7 and 8 also show a logic circuit for detecting the direction of rotation of the motor. The direction of rotation of the motor is detected by a speed inversion flip-flop 194 which receives the speed input 2 signal at its D input terminal. The operation of the flip-flop 194 is shown in FIG. 8, which illustrates the operation of the flip-flop when the motor is rotating in the forward and reverse directions. When the motor is rotating in the forward direction, the speed input 1 signal is always higher than the speed input 2 signal.
It can be seen that it is moving 90 degrees. As shown in Figure 8,
When the motor is rotating in the forward direction, the Speed Input 1 signal that triggers flip-flop 194 via line 208 is always set before the Speed Input 2 signal goes to the binary 1 state, so that the Speed Invert flip-flop 194 is never set. For this reason, the edge-triggered flip-flop 194
is never set. However, in the opposite direction, looking at the right side of FIG. 8, when the Velocity Input 2 signal leads the Velocity Input 1 signal by 90 degrees, when Velocity Flip-Flop 1 is in the Set state, Velocity Inversion Flip-Flop 194 is in the Set state. It turns out that it becomes. When the speed inverting flip-flop is set, its Q output terminal generates a binary 1 signal ID0B4 to the processor/system interface via one of lines 22. When speed input 2 signal precedes speed input 1 signal, signal ID0B4
is a binary 1, which informs the data processing device that the motor is rotating in the opposite direction. Reference will now be made to FIG. 9, which shows details of the firing logic circuit shown previously in block diagram form. Please also refer to FIG. 10, which is a time diagram showing the time relationships between the various signals within firing logic circuit 72, in conjunction with FIG. As previously stated, the primary purpose of the firing logic is to provide firing pulses via line 82 to the SCR selection and drive direction logic 84 shown in FIG. Additionally, the firing logic circuit generates a conversion pulse to the A/D converter via line 78. The processor is signaled by an interrupt signal on line 210 of FIG. 9 to begin the process of calculating the firing angle to generate the firing pulse that fires the SCR at the proper time. depends on the operation of this firing logic circuit. In explaining the operation of the ignition logic circuit, the fourth
Referring to the figure, as previously mentioned, the processing device must generate a write command and a device address to send the command to the device. In the firing logic, a decoder 136 generates a write device 1 (WDB1) signal as shown in FIGS. 4 and 10.
As shown in FIG. 10, when signal WDB1 goes from a binary 1 to a binary 0 state, the signal WDB1 on line 212 causes counter loading flip-flop 214 to be activated.
Receiving a binary 0 signal at the CLR input resets this flip. At the same time, signal WDB1 is inverted to a binary one by inverter 216, applying an enable signal to the EN input terminal of write data latch 218, thus applying the data (WDB0--) from driver 138 of FIG. Charge WDB7). If you look at Figures 9 and 10 here, the signal
After WDB1 clocks the counting flip-flop 214, the first 88 microsecond pulse on line 182 causes the flip-flop to go into the set state and send a binary 1 signal on line 222 from its Q output. It is clear that this occurs. line 2
22 binary 1 signals are applied to the charging terminal of the inverting input of subtraction counter 224. As shown in Figure 10,
The counter-loaded flip-flop is in the set state and when there is an 88 microsecond pulse, the signal is
Decrease TIMTGO or 20 seconds delay signal with counter 224
Charge to. Signal TIMTGO is the binary form of bits loaded into the subtractive counter from the data processor and represents or is proportional to the firing angle of the SCR. If the signal TIMTGO is not applied to the subtraction counter, a data word representing a 20° delay is applied. Further details regarding the purpose of the signal TIMTGO and the 20° delay signal will be discussed later. Now considering AND gate 226 in FIG.
Enabled by output. flipflop 22
8 is in the reset state, the first 11 microsecond pulse on line 180 applied to gate 226 causes the contents of counter 224 to be transferred via line 230 and inverter 232 to the subtraction counter. clocked or counted by applying it to the CLK terminal of the clock. The timing of the clock operation of the subtraction counter 224 is
This is shown in the 11 microsecond column and the subtraction counter column of FIG. The down counter continues counting down to the specified value until the 14 count decoder 234 confirms a count of 14 via lines 236 from the counter. At a count of 14 and an 11 microsecond pulse from gate 226, decoder 234 generates a pulse that fires converting one-shot multivibrator 238.
One shot 238 generates an 8 microsecond conversion pulse on line 78, which is applied to analog-to-digital converter 80 of FIG. 3 at the times shown in FIG. Since this pulse is used by an analog-to-digital converter and later by a processing unit,
A/D conversion of the motor current on line 24 is started. The subtraction counter continues counting subtractions until it reaches the specified value of 0 shown in FIG. Decrease counter is 0
This is the count of line 2 from the subtraction counter.
42, the zero count decoder 240 outputs a line 244.
This pulse is applied to the D terminal of the detection flip-flop 228. When the next fundamental clock signal is applied to the CLK terminal of flip-flop 228, the flip-flop is set and a binary 0 signal is applied to AND gate 226, causing an 11 microsecond clock pulse to be applied to downcounter 224. so that it is not sent to This is the first
This is indicated in Figure 0 by the inscription "Decrement Counter Stopped". When the sense flip-flop 228 is in the set state, its Q output becomes a binary 1, enabling one input of the AND gate 246 and the D output of the second sense flip-flop 248.
Apply a binary 1 set signal to the terminal. As shown in FIG. 10, it can be seen that AND gate 246 is enabled at the time flip-flop 228 goes into the set state. This is because this flip-flop has been reset at this time. At this time,
The output of AND gate 246 applies a trigger signal to the J input terminal of interrupt flip-flop 250 to generate an interrupt signal to the data processing device. This interrupt signal causes the data processing device to enter an interrupt subroutine and then begin calculating the firing angle for firing the SCR. It is seen that the first basic clock signal after flip-flop 228 is set causes flip-flop 248 to be set and its output terminal to be a binary 0, thus disabling AND gate 246. For this reason, the signal in Figure 10
As shown by the overlap of DETFF1 and DETFF2, short pulses cause the INT flip-flop 250 to
is applied to At the same time that interrupt flip-flop 250 is set, AND gate 246 is set.
is applied to a firing pulse (FP) one-shot multivibrator 252 on line 8.
2 through SCR selection and drive direction logic circuit 84
It can be seen that a 23 microsecond firing pulse is applied. The generation of this ignition pulse is shown in FIG. 10, where a pair of
SCR is fired. Another signal on line 212
The firing logic remains in its current or preset state until WDB1 is received and new data is loaded into the down counter 224 as described above. When new data is loaded into the subtraction counter, it becomes 0.
The count decoder applies a reset signal to flip-flop 228 via line 244, placing it in the reset state and simultaneously resetting flip-flop 248. When flip-flop 228 is reset, its output signal on line 254 becomes a binary 1, enabling AND gate 226 and allowing counter 224 to count after charging. As shown in FIG. 10, at some time after the pair of SCRs are fired, the data processing device outputs the device 0 read signal RDVO to the count (CLR) input terminal of interrupt flip-flop 250 via line 130. As soon as a firing pulse occurs to the SCR, this flip-flop must be reset in preparation for sending another interrupt to the processor. Next, FIG. 11A and FIG. 11B will be explained. FIG. 11A is superimposed on FIG. 11B to form a single drawing, which shows details of the SCR selection and drive direction logic 84 and the SCR forward and reverse drive bridges. An analog-to-digital converter 80 is also shown receiving analog motor current on line 256 from a conventional three-phase bridge summing rectifier circuit 258. In FIG. 11A, the three-phase 60 hertz line voltage is φA on line 106,
φB and φC are applied to the associated anode and cathode of the forward and reverse SCR bridges, respectively.
Each bridge has six bridges as shown in Figure 11A.
It is composed of SCRP1 to P3 and N1 to N3. The operation of forward and reverse SCR bridges is
Since bridge firing circuits of this type are well known for controlling DC motors, they will not be described in detail here. One such common bridge is manufactured and sold by the General Electric Company as Siltrol 1, known as the IC3610 Integrated Static Conversion and Control Unit for Adjustable Speed Drives. It is being Three alternators 260, 262, 264 are attached to each phase line voltage φA to φC. These current transformers provide AC input to a three-phase bridge summing rectifier 258 via respective conductors. The output from the rectifier to converter 80 is the average value of the three input currents. As previously mentioned, analog-to-digital converter 80 is of conventional design, and one such converter is manufactured and sold by Analog Devices, Inc. as the model ATC-8QU. This particular converter is a complete fast sequential approximation 8-bit converter, with line 7
When the input command marked 8 as conversion pulse is received,
The input analog signal on line 256 is converted to a digital value. For this particular converter, seven of the eight bit output represent the magnitude of the current, and the eighth bit represents the polarity of the current. As can be seen from the previous discussion of the firing logic circuit of FIG. This is occurring for the D converter. It is this conversion pulse that causes A/D converter 80 to begin converting the motor analog current on line 256 to a digital value that is transmitted to the processor as data bits ID5B0-ID5B7 on line 24. interface to the data processing device. As shown in FIG. 4, the transfer of motor current on line 24 is performed by an A/D converter 80 (device 5) that transfers data to bus 1.
32 to the processing unit when addressed by the 8-bit multiplexer 128. The addressing operation of the A/D converter is performed by the data processing device putting the proper address in bits IR5 to IR7, applying these bits to the terminal SEL of the multiplexer 128, and applying it to the enable input terminal of the multiplexer. This is done by applying a read pulse. With the proper binary bit format of bits IR5 through IR7, the motor current reading obtained from A/D converter 80 is transferred from the multiplexer via bus 132 to the data processing device. The SCR selection and drive direction logic circuit 84 will now be described with reference to FIG. 11B. The primary purpose of the SCR selection and drive direction logic is to connect the data processing device via conductor 266 to driver 1 of FIG.
38 to right data line 266 (WDB0-WDB
7) receiving a data word or address via. This data word is in the form of binary bits loaded into the SCR direction or selection register 268 by signal WDV3 on line 270 from decoder 136 of FIG. When the processor issues a write command addressing write device 3, signal WDV3 on line 270 becomes a binary 0 and is inverted to a binary 1 by inverter 272, thus providing a charge enable signal to register 268. Apply, 1
Load the address of the paired SCR into a register. Each stage or bit of register 268, except one, is connected to a plurality of AND gates 274, 27 whose outputs are
6,278,280. The output signal from each AND gate includes one signal on each of the forward and reverse bridges.
It can be seen that signals corresponding to two SCRs are attached. For example, output P1 from AND gate 274 corresponds to SCR P1 in each of the forward or reverse SCR bridges. When you want to fire a specific pair of SCRs in one bridge, 2
The forward word or address is placed in register 268 to enable the particular AND gates (274-280) so that they send the appropriate control signals to the corresponding forward/reverse (FWD/REV) drive switching amplifier circuit. Make it possible to send it. These FWD/REV drive circuits are of conventional design and are numbered 282, 284, 286, and 288, respectively. Each circuit corresponds to the same numbered SCR in each of the forward and reverse drive bridges. For example, P1 FWD/REV
A drive circuit 282 is connected via lines 290 and 292 to the respective gate electrode of SCR P1 on each bridge. A similar connection is made from drive circuit 284 to the gate electrode of P2, and drive circuit 28
Similar connections are made from 6,288 to the gate electrodes of N2 and N3. In Figure 11B, P
It will be appreciated that only four of the AND gates generating the P1 through N3 signals and the drive circuits associated with each of the P1 through N3 SCRs are shown. The AND gates and drive circuitry for SCRs P3 and N3 are shown simply as dashed lines emanating from select register 268 for simplicity of illustration. One bit of firing register 268 is
Note that a signal FWD/REV is generated on line 294 for each of the FWD/REV drive circuits 282-288. Drive circuits 282 to 288
are conventional drive or switching circuits of well-known design capable of receiving a logic input and selectively switching its output signal to one of two lines emanating from each drive circuit. For example, in the operation of drive circuit 282, to activate or fire forward bridge SCR P1, a binary 1 signal from register 268 is applied to gate 27.
4 and when a firing pulse is generated on line 82 from the firing logic, gate 274 is enabled to pass this pulse through the drive circuit of P1 to forward SCR P1. On the other hand, if bit FWD/REV is binary 0, drive circuit 2
82 is actuated to reverse the ignition pulse on line 292.
Transfer to SCR P1. In this embodiment, during operation of the SCRs of rectifier 94, it is desirable to always fire the SCRs in pairs, such as P1 and N2 in a forward or reverse bridge. The word loaded into register 268 always has two binary bits corresponding to the SCR to be fired. For example, SCR P1
A binary 1 firing gate 274 activates gate 274;
A binary 1 firing SCR N2 activates gate 280. Other gates remain inoperative. In order to better understand the overall operation of the device of this invention, it is useful to first explain how the firing angle for firing a pair of SCRs is derived within this device. Seem. Figure 12 shows the three-phase power line input voltages φA, φB,
A variable value representing the interrelationship between φC and the signal TIMTGO (which stands for "time remaining") which generates the firing angle FINVAL for the paired SCRs and is a calculated value proportional to this firing angle. This shows how this occurs. The firing angle for controlling the type of SCR rectifier used in this invention is determined from the intersection of the phases to the pair.
It is well known that it is expressed as the angle to the point at which the SCR is fired. In the present invention, the value of the firing angle FINVAL for producing a motor terminal voltage equal to VT is determined by referring to a lookup table in a storage device having the values shown in Table 1. What is stored in memory as the firing angle is shown in the right column as the FINVAL count. FINVAL table is FINVAL=245.8cos ^-1 φF
It is calculated from the formula 3VT/πV _LN . Here
245.8 is equal to the number of 11 microsecond pulses the subtraction counter takes to subtract per radian of electrical degrees. V _LN is the input power line voltage to neutral line voltage.

【表】【table】

【表】 第１２図にはTIMTGO式の導き方が示されて
いる。TIMTGOは、正しい時刻に正しい１対の
SCRを点弧する為に、第９図の減数計数器２２
４に装入された点弧角に比例する値である。定義
によりTIMTGO＝FINVAL−（NEWTIM＋１）×
８−Ｔ_p 最も簡単な形では、減数計数器TIMTGOを装
入する方法又は順序は、次の工程によつて説明出
来る。 １ 処理装置が調整装置の現在の出力である点弧
角FINVALの値を計算する。 ２ 次に処理装置が前に第４図及び第５図につい
て説明した様に、システム・クロツク（装置
１）を読取り、入力電力サイクル中の60゜期間
を設定し又は定めると共に、その期間内の時刻
を限定し、次にNEWTIM及びTIMTGOの値を
計算する。 ３ 次に処理装置が、クロツクの値がNEWTIM
に等しくなるまで、反復的にシステム・クロツ
クを読取り、次に減数計数器にTIMTGOを装
入する。NEWTIMは処理装置によつて計算さ
れた値であり、減数計数器が適正な時刻に計数
を開始する様に、TIMTGOを減数計数器に装
入すべき時を設定する為にプログラムによつて
利用される。NEWTIMによつて特定された時
刻に装入すると、プログラムが対のSCRの点
弧と同期することが保証される。 前に述べたCRD8型処理装置は300ナノ秒の記
憶装置を利用しており、この為工程２は約120マ
イクロ秒で実行することが出来る。この120秒の
期間は第５図のシステム・クロツクによつて発生
される88マイクロ秒のパルス２個の持続時間より
僅かに短い。従つて、TCLOCKが、前述の工程
２の初めにシステム・クロツクのビツトID１Ｂ
３乃至ID１Ｂ７によつて表わされる時間である
とし、NEWTIMが、NEWTIM＝TCLOCK＋２
（NEWTIM及びTIMTGOに対する処理装置の計
算時間）で与えられるとすると、工程２は、常
に、NEWTIM＋１に於けるシステム・クロツク
の変化より前に減数計数器２２４に装入が出来る
様な時間内に完了する。第１２図でNEWTIMに
付け加えた＋１は、処理装置から減数計数器に装
入する為に必要な88マイクロ秒のクロツク周期を
表わす為に示してある。前に第５図のシステム・
クロツクの説明から、計数器１７０がゼロ交差か
らゼロ交差（ZROX）までに０から31まで計数す
ることを述べた。計数器が32カウントに等しい期
間の間、31のカウントにとゞまつて、計数器１７
０の最後のカウントをそれまでのカウントより長
くすることが出来る。この場合、NEWTIMが31
に等しいか又はそれより大きい場合、システム・
クロツクの31番目の期間が一層長いから、Ｔ_pに
11マイクロ秒のパルス１個、即ち速いパルス１個
を加えなければならない。更に、NEWTIMが31
より大きい場合、次のゼロ交差（ZROX）でシス
テム・クロツクをリセツトする様に装置の修正を
しなければならない。 第１２図で、FINVAL＝Ｔ_p＋（NEWTIM＋
１）＋TIMTGOである。この実施例では、
FINVAL，Ｔ_p及びTIMTGOが速いカウント、即
ち11マイクロ秒のパルスで表わされ、NEWTIM
＋１は遅いカウント即ち88マイクロ秒のパルスで
表わされる。この為、同等の値に換算すれば、
FINVAL＝Ｔ_p＋８（NEWTIM＋１）＋TIMTGO
である。 倍数８はNEWTIM＋１をＴ_p及びTIMTGOと
同等にする為である。これは、遅い１カウント
（88マイクロ秒のパルス）には速いカウント（11
マイクロ秒のパルス）が８個必要だからである。 TIMTGOの式の導き方について説明を続ける
と、式のNEWTIMにTCLOCKの値を代入する
と、 TIMTGO＝FINVAL−Ｔ_p−８（TCLOCK＋
３）360゜システム・クロツクを読取り、
NEWTIM及びTIMTGOを計算するには、遅いク
ロツク・パルスを約２個必要とすることを前に述
べた。この為、NEWTIMに＋２を加えることに
より、この時間の埋合せをしなければならない。
従つて、TCLOCKが処理装置によつて読取られ
た時間であるとすると、計算時間の埋合せの為、
遅いクロツク・パルス２個の不働時間を加えれ
ば、前掲のTIMTGOの式に示す様に、NEWTIM
＋１＝TCLOCK＋３になる。 Ｔ_pが遅いクロツク・パルスであるから、
TIMTGOを換算すれば前掲の８（TCLOCK＋
３）で、遅いパルス３個が速いパルス24個に等し
いから、TIMTGO＝FINVAL−Ｔ_p−８×
TCLOCK−24である。 第１２図で、Ｔ_pは、点弧すべきSCRに対する
ゼロの点弧角を定める相間クロスオーバから、一
番最近の対中性点の各相クロスオーバまでの角度
として定義されている。云い方を換えれば、０゜
から360゜までのサイクル中で一番最近の対中性
点の各相の交差を考え、その角度から点弧すべき
１対のセルの基準を差し引くと、Ｔ_pになる。例
えば、一番最近の各相のゼロ交差が、第１２図に
示す様に、60゜で負になるφＣであり、SCRの
対P1／N2を点弧するとすれば、基準角度は30゜
（60゜−30゜＝Ｔ_p）である。30゜は、φＡとφＣ
の交差とφＣが中性点と交差する点の間の角度で
ある。Ｔ_p＋24＝TABTPとすると、TIMTGO＝
FINVAL−８×TCLOCK−TABTP−CORRであ
る。こゝでCORRはシステム・クロツクの前述の
長い31番目のパルスに対する補正分である。 プログラム操作中、TABTPの値は、下記の表
２に示すルツクアツプ・テーブルから求める。表
２で、TABTPテーブルが、システム・クロツク
を計算機が読取る時刻に於ける実際の期間を補償
する為のTIMTGOの式の埋合せ分として役立つ
度数を表わす、速いカウントで示した11項目で構
成されることが判る。 第６図及び表２を見れば、３つの最上位ビツト
であるシステム・クロツクのビツトID１Ｂ０乃
至ID１Ｂ２を、第６図に示し且つ表２の左側の
欄に示す様に、KOCTと記した番号１乃至６の
60゜期間に復号出来ることが判る。表２の左側か
ら２番目の欄を見ると、各相のゼロ交差の番号を
表わす表TABPHが記憶装置内のPHA1乃至PHA6と
記した逐次的な位置に貯蔵されており、その各各
がやはり表２に示す様に、各相に夫々対応する。 システム・クロツクを読取る時、計算機は
KOCH番号を利用して、表２に示すTABPH内の
対応する１つのPHＡ位置をアドレスする。例えば
第６図及び表２の左側の欄のKOCT5は相のゼロ
交差PHA1又はφＡに等しく、KOCT4は相のゼロ
交差PHA2又はφＣに等しいということになるこ
とが判る。 処理装置は、表２のPH欄に記載した点弧すべき
SCR対計数器をも含む。このPH計数器は、プロ
グラムの間、SCR対が点弧される度に、特定の
量だけ増数され又は更新される。即ち、点弧は特
定の順序で行なわれる。TIMTGOの計算に適正
なTABTPの値を求める為、PHＡとPHの値の差
（PHＡ−PH）から発生されたアドレスを使つて、
TABTP表に対するアドレスを発生する。SCR対
計数器PHが常に点弧すべき特定の１対のSCRを
特定していることが判る。例えば、SCR対計数
器PHが１である時、SCR対Ｐ１／Ｎ２が点弧さ
れ、この計数器が６であれば、対Ｐ３／Ｎ２が点
弧されるという風になる。 記憶装置内の各々のTABTP位置に６つのアド
レスが記入されており、これらの６つのアドレス
の各々が、入力電圧の完全な１サイクル中の６個
のゼロ交差の１つを表わす。各々のSCR対が60
゜毎に１回、又は入力正弦波の各々の360゜サイ
クル中に６回、点弧されることが判る。更に、PH
Ａのゼロ交差の番号は必ずしもPH計数器の値に対
応しないことが認められよう。これは、任意の所
定のSCR対は、360゜の１サイクル周期中の任意
の60゜期間に点弧出来るからである。 TIMTGOの式に挿入する為に、速いカウント
で表わした適正なカウント数を表から取出す為、
TABTP表に対するアドレスを取出せる様にする
のは、PHＡ数とPH計数器の数の間のこの差であ
る。[Table] Figure 12 shows how to derive the TIMTGO equation. TIMTGO means that the correct pair of
To fire the SCR, the subtraction counter 22 of FIG.
4 is a value proportional to the firing angle charged. By definition, TIMTGO=FINVAL−(NEWTIM+1)×
8-T _p In its simplest form, the method or sequence of loading the subtraction counter TIMTGO can be explained by the following steps. 1. The processing unit calculates the value of the firing angle FINVAL, which is the current output of the regulating device. 2. The processor then reads the system clock (Unit 1) as previously described with respect to FIGS. 4 and 5, sets or defines the 60° period during the input power cycle, and Limit the time and then calculate the values of NEWTIM and TIMTGO. 3 Next, the processing unit checks that the clock value is NEWTIM.
Iteratively reads the system clock until equal to TIMTGO and then charges the subtraction counter with TIMTGO. NEWTIM is a value calculated by the processor and used by the program to set when to charge the truncation counter so that the truncation counter starts counting at the proper time. be done. Loading at the time specified by NEWTIM ensures that the program is synchronized with the firing of the paired SCR. The previously mentioned CRD8 processor utilizes 300 nanosecond storage, so step 2 can be performed in approximately 120 microseconds. This 120 second period is slightly shorter than the duration of two 88 microsecond pulses generated by the system clock of FIG. Therefore, TCLOCK is set to bit ID1B of the system clock at the beginning of step 2 above.
3 to ID1B7, and NEWTIM=TCLOCK+2
(processor computation time for NEWTIM and TIMTGO), then step 2 always completes in such time as to allow charge to subtraction counter 224 before the system clock change at NEWTIM+1. do. The +1 added to NEWTIM in FIG. 12 is shown to represent the 88 microsecond clock period required to charge the subtraction counter from the processor. The system shown in Figure 5 before
From the description of the clock, it was stated that counter 170 counts from 0 to 31 from zero crossing to zero crossing (ZROX). Counter 17 reaches a count of 31 for a period of time when the counter equals 32 counts.
The last count of 0 can be longer than the previous counts. In this case, NEWTIM is 31
is greater than or equal to , the system
Since the 31st period of the clock is longer, T _p
One 11 microsecond pulse, ie one fast pulse, must be applied. Furthermore, NEWTIM is 31
If larger, the equipment must be modified to reset the system clock at the next zero crossing (ZROX). In Figure 12, FINVAL=T _p +(NEWTIM+
1) +TIMTGO. In this example,
FINVAL, T _p and TIMTGO are represented by fast counts, i.e. 11 microsecond pulses, NEWTIM
+1 is represented by a slow count or 88 microsecond pulse. Therefore, if you convert it to an equivalent value,
FINVAL=T _p +8(NEWTIM+1)+TIMTGO
It is. The multiple of 8 is to make NEWTIM+1 equivalent to T _p and TIMTGO. This means that a slow 1 count (88 microsecond pulse) will require a fast count (11
This is because 8 microsecond pulses are required. Continuing with the explanation of how to derive the formula for TIMTGO, by substituting the value of TCLOCK into NEWTIM in the formula, we get TIMTGO=FINVAL−T _p −8(TCLOCK+
3) Read the 360° system clock,
It was previously mentioned that calculating NEWTIM and TIMTGO requires approximately two slow clock pulses. Therefore, we must compensate for this time by adding +2 to NEWTIM.
Therefore, if TCLOCK is the time read by the processing unit, then to compensate for the computation time,
Adding the dead time of the two slow clock pulses yields NEWTIM, as shown in the TIMTGO equation above.
+1=TCLOCK+3. Since T _p is a slow clock pulse,
If you convert TIMTGO, it will be 8 (TCLOCK +
3), 3 slow pulses are equal to 24 fast pulses, so TIMTGO=FINVAL-T _p -8×
TCLOCK-24. In FIG. 12, T _p is defined as the angle from the phase-to-phase crossover that defines the zero firing angle for the SCR to be fired to the most recent phase-to-neutral crossover. In other words, if we consider the most recent intersection of each phase with the neutral point in the cycle from 0° to 360°, and subtract from that angle the criterion for the pair of cells to fire, we get T. becomes _p . For example, if the most recent zero crossing of each phase is φC which becomes negative at 60° as shown in Figure 12, and the SCR pair P1/N2 is fired, the reference angle is 30° ( 60°−30°=T _p ). 30° is φA and φC
is the angle between the intersection of and the point where φC intersects the neutral point. If T _p +24=TABTP, TIMTGO=
FINVAL−8×TCLOCK−TABTP−CORR. Here, CORR is the correction for the aforementioned long 31st pulse of the system clock. During program operation, the value of TABTP is determined from the lookup table shown in Table 2 below. In Table 2, the TABTP table consists of 11 fast-count entries representing degrees that serve as fillers in the TIMTGO formula to compensate for the actual period in time at which the computer reads the system clock. It turns out that Looking at Figure 6 and Table 2, we can see that the three most significant bits, bits ID1B0 through ID1B2 of the system clock, are numbered KOCT, as shown in Figure 6 and in the left column of Table 2. 6 to 6
It can be seen that decoding is possible within a 60° period. Looking at the second column from the left of Table 2, we see that a table TABPH representing the number of zero crossings for each phase is stored in the memory in sequential locations marked PHA1 through PHA6, each of which is also As shown in Table 2, they correspond to each phase. When reading the system clock, the computer
Use the KOCH number to address the corresponding one PHA location in the TABPH shown in Table 2. For example, it can be seen that KOCT5 in the left column of FIG. 6 and Table 2 is equal to the phase zero crossing PHA1 or φA, and KOCT4 is equal to the phase zero crossing PHA2 or φC. The processing equipment should be ignited as specified in the PH column of Table 2.
Also includes an SCR counter. This PH counter is incremented or updated by a specific amount each time the SCR pair is fired during the program. That is, firing occurs in a specific order. In order to find the appropriate TABTP value for calculating TIMTGO, use the address generated from the difference between the PHA and PH values (PHA - PH),
Generates an address for the TABTP table. It can be seen that the SCR pair counter PH always identifies a particular pair of SCRs to fire. For example, when the SCR pair counter PH is 1, the SCR pair P1/N2 is fired, if this counter is 6, the pair P3/N2 is fired, and so on. Six addresses are written into each TABTP location in the memory, each of these six addresses representing one of the six zero crossings during one complete cycle of the input voltage. Each SCR pair is 60
It can be seen that it is fired once every 360°, or 6 times during each 360° cycle of the input sine wave. Furthermore, PH
It will be appreciated that the number of zero crossings of A does not necessarily correspond to the value of the PH counter. This is because any given SCR pair can fire during any 60° period during a 360° cycle period. In order to extract the appropriate number of fast counts from the table to insert into the TIMTGO formula,
It is this difference between the number of PHAs and the number of PH counters that allows the address to the TABTP table to be taken.

【表】【table】

【表】 この発明の調整及び制御装置の全体的な動作を
制御するプログラムを説明する前に、第１図の整
流器１６内にあるSCR対を点弧する為の点弧角
に比例するTIMTGOの値を発生する装置の全体
的な動作を棒で表わした表の形に示す第１３図に
ついて説明する。第１３図の動作を理解するの
に、最初に整流器内の或るSCR対が丁度点弧し
た所であると仮定するのが都合がよい。前に述べ
た様に、或るSCR対が点弧すると、第９図のINT
フリツプフロツプ２５０が処理装置に対して割込
み信号を発生する。この割込みによつて、処理装
置は割込みサブルーチンにブランチし、このサブ
ルーチンがアナログ・デイジタル変換器８０を計
算器に読込む。この時刻に示す様に、処理装置が
減数計数器に20゜遅延に比例するカウントを装入
する。この発明は連続又は不連続電流様式のいず
れでも動作することが出来、20゜遅延を第９図の
減数計数器２２４に装入する目的は、調整装置が
動作する動作様式を決定すると共に、連続又は不
連続様式の動作用の利得又は定数を適正に設定す
る時間が処理装置に得られる様にする為である。
そのやり方は、後でプログラムについて説明す
る。 第１３図で、減数計数器２２４が14のカウント
にある時、前述の様に、変換パルスが線７８を介
してＡ／Ｄ変換器に送られ、変換器を作動して、
アナログ・デイジタル変換を開始させる。20゜遅
延が終了した時、又は減数計数器２２４が０の予
定のカウントに達した時、INTフリツプフロツプ
２５０が２回目の割込み信号を再び処理装置に送
る。２回目の割込み信号を受取ると、処理装置の
割込みサブルーチンが、TIMTGOの値を発生す
る為の点弧角FINVALの計算を行なう。第１３図
から判る様に、読取並びに点弧角の計算の全体が
相次ぐSCRを点弧する間に行なわれる。入力正
弦波サイクルの60゜毎にSCRの点弧があるか
ら、次のSCR対を点弧する為の点弧角の計算全
体が60゜期間内に行なわれることが判る。20゜の
遅延を選んだのは、調整装置の計算の時間（即
ち、点弧角を計算する時間）が得られる様にしな
がら、１相の進め速度が最大である時でも、正の
TIMTGOを発生する様にする最大値だからであ
る。 処理装置が読取つた２回目の電流を調整装置の
応答の計算に使う。この様に計算を行なう利点は
次の通りである。 １ 調整装置全体として見た制御の時間的な遅れ
が最小限になり、この為調整装置の性能が最大
限に活される。 ２ ２回目に読取つた電流は調整装置の実際的な
あらゆる動作レベルで或る有限の値を常に持つ
ているから、調整装置は不連続電流様式の間に
も動作出来る。これは、２回目の電流の読取が
最初の電流の読取から20゜後に行なわれるから
である。 ３ 後で説明するが、第９図の減数計数器２２４
の様な１個の減数計数器しか必要としない。こ
れは、前のSCR対が点弧された後になるま
で、計数が決して開始されないからである。 第１３図で、一旦計算が完了すると、処理装置
がTIMTGOの値を第９図の減数計数器２２４に
装入し、この時の計数器が０に向つて計数し始め
る。この後プログラムは直ちに速度読取計数器サ
ブルーチンRDTACHにブランチし、その時速度
パルス計数器８８を処理装置で読取り、指令電動
機端子電圧（VT）の計算に使う順方向給電逆起
電力（CEMF）を計算する。 サブルーチンRDTACHを完了すると、プログ
ラムは割込みサブルーチンに戻り、そこでこのサ
ブルーチンが電流設定点変化速度（SPDESI）を
計算する。次にプログラムはループに入り、点弧
計数器が、第１３図の一番上の線で示す様に、０
のカウントになるまで待ち、０になつた時、
SCR対を点弧し、再び処理装置に対する割込み
を発生して、上に述べた過程を繰返す。 第１４図は、第１３図について今説明したもの
より幾分か詳しくした、この発明の調整及び制御
装置の全体的な動作を示す高レベルのフローチヤ
ートである。 第１４図の左上のブロツクで示す様に、装置を
初めて始動する時、プログラムが、第９図の減数
計数器２２４に数16を装入することにより、装置
に対して模擬割込みを発生する。この時、第１１
Ｂ図のSCR選択レジスタ２６８に０が装入され
る。減数計数器がこの時０に向つて減数計数を開
始し、０に達すると、第９図のINTフリツプフロ
ツプ２５０が線２１０を介して処理装置に対して
割込み信号を発生する。SCR選択レジスタに全
部０を装入する目的は、この時どのSCR対も点
弧されない様にする為である。 次に処理装置は、割込みを受取つた時、割込み
サブルーチンに入る。この時プログラムが、第３
図のＡ／Ｄ変換器８０から電流を読取る１回目で
あるか２回目であるかを判定する１回目読取決定
ブロツクに入る。１回目の電流の読取であると仮
定すると、次にプログラムはイエス・ブランチか
ら、Ａ／Ｄ変換器から最初の電流を読取るブロツ
クに入る。プログラムはこのブロツクで、１回目
の電流の値を予定の電流に比例する定数に対して
比較することにより、装置が連続又は不連続電流
様式のいずれにあるかを判定する。次にプログラ
ムは、20゜遅延に対する前述の点弧角を設定す
る。そしてプログラムが第５図の線９０を介して
システム・クロツクのビツトID１Ｂ０乃至ID１
Ｂ７を読取り、NEWTIMの値を計算する。
NEWTIMの計算が完了すると、プログラムは引
続いてTIMTGOを計算する。この時には、
TIMTGOが20゜遅延を含む。次にプログラムは
ループに入り、NEWTIMが、ID１Ｂ３乃至ID１
Ｂ７と記した、第５図の除数３２の計数器１７０
の５つの最下位ビツトに等しくなるまで、システ
ム・クロツクの読取を続ける。これらの２つの値
が等しい時、処理装置が点弧角に比例する
TIMTGOの値を減数計数器に装入し、２回目の
読取に対するフラグをセツトする。 次にプログラムは、速度パルス計数器レジスタ
に新しい速度発電機の読みが利用出来るかどうか
を検査する。新しい読みが利用出来る場合、それ
を読取り、既に記憶装置（CACTI）に累算され
ている速度発電機の読みに加算する。次にプログ
ラムは、相次ぐ３回の読みを累積したかどうかを
検査する。そうしていなければ、プログラムはノ
ー・ブランチに入り、もう１回処理装置から割込
みを受取るまで（即ちTIMTGOが０に等しい
時）、主プログラムに戻る。この時、１回目読取
決定ブロツクに再び入り、このブロツクに入つた
時、２回目の読取に対するフラグがセツトされて
いるから、プログラムはこの決定ブロツクのノ
ー・ブランチから出て、Ａ／Ｄ変換器から２回目
の電流を処理装置が読取るブロツクに入る。 ２回目の電流を読取つた後、プログラムは
FINVAL及びTIMTGOを計算する調整装置の計
算を行なう。これらの計算が完了した時、処理装
置がSCR対のアドレスを第１１Ｂ図のSCR選択
レジスタ２６８に書込む。この点で、処理装置は
再びループに入り、NEWTIM及びID１Ｂ３−ID
１Ｂ７の値が等しくなるまで、システム・クロツ
クを読取続ける。これらの値が等しくなると、処
理装置は減数計数器に何時TIMTGOを装入する
かが判り、この時それを行なう。次に処理装置は
前述のPH計数器のSCR対のアドレスを更新し、
１回目の電流の読取に対するフラグをセツトし、
次にプログラムを通過する時、１回目の読取を行
なう様にする。その後、プログラムは、読みが利
用出来れば、再び速度発電機を読取る所へ戻り、
相次ぐ３つの速度発電機の読みを累積したかどう
かを試験する。３つの読みが累算されておらず、
速度調整装置要請フラグ（SPDFLG）がセツト
されていないと、プログラムは前述のループを継
続し、１回目読取決定ブロツクに入り、イエス・
ブランチから出て、２回目の読取について上に述
べた調整装置の計算を引続いて行なう。速度発電
機の新しい読みについて前述の検査をした後、相
次ぐ３つの読みが利用出来る場合、電動機速度
（CACT）、平滑電動機加速度（TACSMD）及び
逆起電力（CEMF）の新しい値を計算する。速
度調整装置フラグ（SPDFLG）を０にセツト
し、速度調整装置の計算を行なう。これらの計算
が完了した時、２回目の電流の読取をするフラグ
がセツトされていて、１回目の読取が行なわれた
ことを表わす場合、プログラムは主プログラムに
戻る様にブランチし、前述の様に、第９図の点弧
論理回路のINTフリツプフロツプ２５０からの割
込みを待つ。然し、２回目の読取に対するフラグ
がセツトされていない場合、イエス・ブランチか
ら、速度調整装置の計算を行なう時間を試験する
ブロツクに入り、SPDFLGを１だけ増数し、次
に２の値について試験する。この試験が成立すれ
ば、速度調整装置の計算に入る。成立しなけれ
ば、前と同じく再び主プログラムに入る。この手
順により、調整装置及び平滑の計算が、SCRの
点弧の合間の同じ期間内に行なわれない様に保証
される。こうしたのは、計算機の過負荷を防ぐ為
である。速度調整装置の計算が完了した時、プロ
グラムは主プログラムに戻り、点弧計数器からの
割込みを受取るのを待つ。 第１３図及び第１４図について装置の動作の大
筋を説明したので、次にこの発明の調整及び制御
装置を制御する電流調整装置プログラムの実行を
詳しいフローチヤートの形で示す第１５図乃至第
２４図について説明する。最初第１５図について
説明すると、この図はこの発明の主プログラムを
示すフローチヤートである。第１５図には、どん
なプログラムでも、プログラムを始める準備とし
て、種々のレジスタ及び記憶装置内の全ての貯蔵
位置の初期設定の為に普通通る標準的な初期設定
ルーチンは示してない。こういう初期設定は周知
であるから、第１５図には示してない。その代
り、プログラムはBEGINと記した入口から出発
すると仮定する。装置を初めて始動する時、
BEGINから開始する。最初に処理装置が、第４
図及び第７図に示した速度パルス計数器８８であ
る装置３を読取る。計算機が読取つたビツトが線
２２のID３Ｂ０乃至ID３Ｂ７である。これらの
ビツトが、ビツトIR５乃至IR７によつて表わさ
れる読取アドレス、並びに多重化器１２８に対す
る付能線の読取パルスＰに応答して、第４図の８
ビツトの多重化器１２８によつて読取られる。 次に処理装置が決定ブロツクTACH COUNT
＝０で試験し、電動機が回転しているかどうかを
判定する。速度カウントの読み（ID３Ｂ０−ID
３Ｂ７）が０でなければ、これはCEMFが０で
ないこと、並びに電動機が回転していることを表
わし、従つて、プログラムはこの決定ブロツクの
ノー・ブランチから出て、CEMF又はTHCH
COUNTが０になるまで、BEGINに戻るループを
続ける。TACH COUNTが０である時、プログ
ラムはＹブランチを出て次の動作ブロツクに入
り、そこで処理装置が装置０（第４図の１８′）
を読取る。ID４Ｂ０がこの時処理装置によつて
読取られるビツトであり、オン／オフ・スイツチ
を読取つて、電動機の電源がオンに転じているか
どうかを調べる。更に、処理装置が処理装置／シ
ステム・インタフエイスに対して装置０読取指令
を送り、線１３０を介してINTフリツプフロツプ
２５０に対して信号RDVOを発生し、こうしてこ
のフリツプフロツプをリセツトする。この時INT
フリツプフロツプ２５０は、装置の動作中の適正
な時刻に、割込み信号を発生する状態にある。 次にプログラムが決定ブロツク「オン／オフ・
スイツチ・オン」に進む。この決定ブロツクで、
装置０から読取つたばかりのオン／オフ・スイツ
チがオン状態でなければ、プログラムはＮブラン
チからプログラムの初めに戻り、オン／オフ・ス
イツチがオンに転ずるまで、プログラムを循環し
続ける。オン／オフ・スイツチがオンであると仮
定すると、プログラムはＹブランチから出て、動
作ブロツクに入り、そこで処理装置がデータ・ビ
ツトWDB０−WDB７と共に装置１書込み指令を
第４図の処理装置／システム・インタフエイスに
転送し、線２１２に信号WDV１を発生させて、
第９図の点弧論理回路に送ると共に、16のカウン
トを書込みデータ・ラツチ及び減数計数器２２４
に前述の様に装入する。減数計数器２２４に16を
装入する目的は、処理装置に対して模擬割込みを
発生し、処理装置が主プログラム、並びにこの主
プログラムから入る全ての後続のサブルーチンの
実行を開始出来る様にすることである。 この点で、減数計数器が減数計数を開始し、そ
の間プログラムは直ちに第１５図に示す入口
STARTに進む。この時処理装置が装置６書込み
指令を処理装置／システム・インタフエイスに送
り、第４図に示す線６６のビツトID６Ｂ０で表
わされる速度基準変更スイツチの読取を行なう。
この時ビツトID６Ｂ０の状態が処理装置によつ
て照会され、速度変更スイツチがオン状態にある
かどうかを判定する。速度変更スイツチは図に示
してないコンソールにあるオペレータによつて制
御されるスイツチであり、速度基準スイツチ１８
（入力装置６及び７）の一部分を形成する。これ
は、オペレータが電動機の速度を変える為、デー
タ処理装置に対する速度基準入力を変更したい時
に、オペレータによつて作動される。このスイツ
チがオン状態にある限り、プログラムは引続いて
速度変更スイツチ・オン決定ブロツクのＹブラン
チから出て、入口STARTまでプログラムを循環
する。 速度変更スイツチがオンでないと仮定すると、
プログラムはノー・ブランチを出て、動作ブロツ
クに入り、そこで処理装置が線６６を介して処理
装置に装置６及び７を読取る様に、処理装置／シ
ステム・インタフエイスに対して指令を送る。こ
の場合、電動機のRPMで表わした速度設定点
（ビツトID６Ｂ３乃至ID６Ｂ７及びID７Ｂ０乃至
ID７Ｂ７）を表わす前述の速度基準スイツチ
が、処理装置のプログラム６２内のCHALFと記
した記憶位置に貯蔵される。この位置が速度設定
点に対する貯蔵位置である。 次にプログラムがシステム・インタフエイスに
装置０読取信号を送り、装置０からビツトID０
Ｂ５を読取ることにより、FWD／REVスイツチ
の設定状態に従つて、位置CHALFの符号を設定
する。ID０Ｂ５が電動機を順方向に運転するこ
とを特定している場合、CHALFを変更しない
が、ID０Ｂ５が電動機の方向が逆方向であるこ
とを特定する場合、CHALFの２の補数をとり、
それをCHALFの代りに使う。 次にプログラムは、オン／オフ・スイツチがオ
フ位置にあるかを判定する。電動機がオフ位置に
ある場合、プログラムはＹブランチを出て、
BEGINに戻り、そこで前述の動作を繰返す。然
し、オン／オフ・スイツチがオフ位置にないと仮
定すると、プログラムは最後の決定ブロツクのノ
ー・ブランチを出て、第１５図に示す入口
STARTに戻る。点弧論理回路９のINTフリツプ
フロツプ２５０からデータ処理装置が割込み信号
を受取るまで、プログラムが入口STARTからオ
ン／オフ・スイツチ・オフ決定ブロツクまでを循
環する。 前に決定論理回路の動作について説明した様
に、減数計数器が０のカウントに達すると、INT
フリツプフロツプ２５０がセツトされて、線２１
０を介して処理装置に対し信号INTを発生する。
点弧論理回路からの割込み信号は、このループ
（即ち入口STARTとオン／オフ・スイツチ・オ
フ決定ブロツクとの間）を実行している間の任意
の時に発生し得る。割込みが発生すると、処理装
置は第１５図の主プログラムから第１６図の
INTPT開始点にブランチする。これは割込みプ
ログラムの初めである。後で判るが、割込みプロ
グラムが終了して、全ての計算が完了した時、割
込みプログラムは第１５図の主プログラムで、割
込みが発生した点に戻る。 処理装置が線２１０に割込み信号を発生し、プ
ログラムを第１６図のINTPT開始点に入らせた
と仮定する。処理装置の最初の動作は、処理装置
の種々のレジスタ、即ち第２図について前に述べ
た作業記憶装置のレジスタの現在値を貯蔵するこ
とである。これは、１つのサブルーチン又はプロ
グラムから別のサブルーチン又はプログラムにブ
ランチする時、あらゆる動作プログラムで標準的
な手順であり、ブランチしたプログラムに復帰し
た時、これらの値を回復出来る様にするものであ
る。 次に処理装置が第４図の処理装置／システムイ
ンタフエイスに対して装置０読取指令を送り、オ
ン／オフ・スイツチのビツトID０Ｂ０を再び読
取り、同時に割込みフリツプフロツプをリセツト
即ち破算し、信号RDVOを前述の様に第４図の復
号器１２６から点弧論理回路へ送る。この時オ
ン／オフ・スイツチを試験して、オフ状態にある
かどうかを調べる。スイツチがオフ状態にあつ
て、電動機から電力を切るべきであることを示す
時、プログラムはＹブランチから出て前述のレジ
スタは初めの値を回復し、プログラムは第１５図
に戻り、そこで前述の様に動作が行なわれる。然
し、この時オン／オフ・スイツチがオフ状態にな
いと仮定すると、プログラムはＮブランチから１
回目電流読取（CURFLG＝０）決定ブロツクに
入る。この決定ブロツクで、これが１回目の電流
の読取であるかどうかの試験が行なわれる。この
試験は、電流１回目読取フラグに対し記憶装置内
のCURFLGと記された可変フラグに対して行な
われる。CURFLGが０に等しい時、これは１回
目の電流の読取であることを表わし、２進１であ
る時、２回目の電流の読取であることを表わす。 この時CURFLGが０に等しいと仮定すると、
プログラムはＹブランチを出て動作ブロツクに入
り、そこで処理装置が装置５読取指令を処理装
置／システム・インタフエイスに送り、アナロ
グ・デイジタル変換器８０の読取を指示し、ビツ
トID５Ｂ０乃至ID５Ｂ７を８ビツトの多重化器
を介して処理装置の入力データ線ID０乃至ID７
に読込ませる。ビツトID５Ｂ０−ID５Ｂ７によ
つて特定された値が記憶装置内のCRNTと記した
位置に貯蔵される。これが測定された電動機電流
に対する貯蔵位置である。次にプログラムは決定
ブロツクに入り、そこで記憶装置に貯蔵された定
数CURTOLをCRNTの絶対値と比較する。 CURTOLの値は、定格電動機電流の１乃至２
％に比例する値であり、不連続電流動作での試験
に使われる。CURTOLがCRNTより小さい場
合、プログラムはＹブランチを出て不連続様式に
なるが、CURTOLがCRNTより大きい場合、連
続様式になり、プログラムはＮブランチを出て行
く。 最初に、電動機が不連続様式で動作していると
仮定する。この為、Ｙブランチを出て、処理装置
が記憶装置内の様式フラグMODFLGを１にセツ
トし、装置がこの時不連続電流様式にあることを
表わす。記憶装置内にはＧ１及びＧ２と記した４
つの定数が貯蔵されている。２つのＧ１と２つの
Ｇ２があり、装置が不連続様式である時は一方の
対を使い、装置が連続様式の時は、Ｇ１，Ｇ２の
他方の対を使う。連続及び不連続電流様式で使わ
れるこれらの定数は、いずれか一方の様式で動作
している時、電動機駆動ループに必要な全体的な
利得が得られる様に選ばれた利得定数である。例
えば、不連続様式では、プログラムが適正なＧ１
及びＧ２を選び、夫々32及び０の利得を持つ。更
にこの動作ブロツクで、負及び正の上限並びに下
限（VRLIMN及びVRLIMP）が記憶装置から取
出され、電流調整装置によつて計算すべき電動機
電圧に対する上限及び下限を設定するのに後で使
う為、割込みサブルーチンに送込まれる。 これらの最後の動作が完了した時、プログラム
は次に第１７図のコネクタＢに入る。第１７図
で、第１６図のコネクタＡも第１７図に入つてい
ることが判る。前に述べた様に、装置が連続様式
にある時は、第１７図のコネクタに入る。コネク
タＡに入ると、最初の動作ブロツクで行なわれる
動作は、第１６図の最後の動作ブロツクについて
説明したものと同じであるが、MODFLGは連続
様式の動作であるから０にセツトされる。プログ
ラムは連続電流様式の動作用の適正なＧ１及びＧ
２をも選択する（これらの利得の数値の例とし
て、Ｇ１＝15、Ｇ２＝11）。 第１７図のコネクタＢに入ると、処理装置が点
弧角を設定して、最後のSCR対の点弧から20゜
後に割込みを行なう。この為、記憶装置内の点弧
角FINVALをFINVALから40゜に比例するカウン
トを差し引いた値に設定する。FINVALから40゜
を差し引くと、２回目の電流の読取に対して正し
い時刻に割込みが行なわれる。FINVALの前の値
を使つてTIMTGOが計算された場合、SCR対は
60゜後に点弧される。FINVALから40゜を差し引
くことにより、減数計数器の値は、最後のSCR
対の点弧から20゜後に割込みを発生する様にセツ
トされる。この時プログラムが動作ブロツクに入
り、そこで所望電流設定点と記した記憶装置内の
位置DESIを、それ自身に、電流設定点の所望の
変化速度を表わす計算値SPDESIを加えた値にセ
ツトする。 次にプログラムが第２０図のコネクタＥに移
り、動作ブロツクに入つて、処理装置が装置１読
取指令を処理装置／システム・インタフエイスに
送り、第４図及び第５図に示した線１９０のシス
テム・クロツクのビツトID１Ｂ０−ID１Ｂ７を
読取る。次の動作ブロツクで、ビツトID１Ｂ０
−ID１Ｂ２によつて特定された60゜期間が位置
KOCT（表２参照）に貯蔵され、ビツトID１Ｂ
３−ID１Ｂ７によつて表わされるこの期間内の
時刻が記憶装置内の位置TCLOCKに貯蔵され
る。 次に処理装置はNEWTINの値を計算する。こ
の為、記憶装置内のその位置を、TCLOCKに、
TIMTGOの式を導く際の計算について前に述べ
た遅延時間である２を加えた値に等しいと設定す
る。やはりこの時、長いクロツク・カウント補正
値CORRを０に等しいとおく。その後プログラム
はNEWTIM＞30決定ブロツクに入る。NEWTIM
が30より大きいと、プログラムはＹブランチを出
て、ビツトCORRを１にセツトする。次にプログ
ラムが別の決定ブロツクNEWTIM＞31に入る。
NEWTIMが32であるか或いはそれより大きい場
合、プログラムはＹブランチを出て、第２０図の
右上にある動作ブロツクに入り、NEWTIM＝
NEWTIM−32と設定することにより、NEWTIM
を０又は１にセツトする。NEWTIMがたまたま
32であれば、それを０にセツトするが、
NEWTIMが33に等しければ（即ちTCLOCK＝31
＋２＝33）、１にセツトされる。 次に第２０図のNEWTIM＞30及びNEWTIM＞
31決定ブロツクについて説明する。このいずれか
の決定が否定である場合、プログラムは関連する
決定ブロツクのＮブランチを出て、動作ブロツク
に入り、そこで記憶装置内のゼロ交差番号PHＡを
使つて、TIMTGOを計算する。この為、PHＡを
TABPHに等しいとおくことにより、KOCTの値
をPH表（TABPH）に対するアドレスとして使う
（表２参照）。次に処理装置は、TIMTGOを、点
弧角FINVALからTABTP（PHＡ及びPHの間の差
によつてアドレスされた表２の補正埋合せ分）を
差し引き、更にTCLOCK（たつた今読取つた期
間）の８倍を差し引き、更にCORRの値を差し引
いた値に等しいとおくことにより、TIMTGOを
計算する。この時、CORRは、NEWTIMが31よ
り大きいか小さいかによつて、０又は１のいずれ
かである。次に処理装置がCURFLG＝０決定ブ
ロツクに入り、そこでこれが１回目の電流の読取
であるかどうかを試験する。CURFLGが０に等
しくなく、２回目の電流の読取であることを示す
場合、第２１図のコネクタＦに入り、そこの動作
ブロツクで、処理装置が、線２７０に指令WDV
３を発生し、処理装置／システム・インタフエイ
ス６４の駆動器１３８から、線２６６を介して
SCR対及びブリツジのアドレスを書込みデー
タ・ビツトWDB０乃至WDB７として送ることに
より、SCR対及びブリツジのアドレスを装置
３、即ち第１１Ｂ図のSCR選択及び駆動方向レ
ジスタ２６８に書込む。SCR対及びブリツジの
アドレスは記憶装置内の表OCTFから得られる。
この表が12個の別々のアドレス項目を持つてい
る。この内６つは順方向SCRブリツジに対する
もので、６つは逆方向SCRブリツジに対するも
のである。表OCTF内の位置は、点弧すべきSCR
対を特定するPH計数器の内容と、順方向又は逆方
向ブリツジのいずれを点弧するかを特定する記憶
装置内のフラグである方向フラグDIRFLGとによ
つてアドレスされる。 これ迄の説明から、SCRの点弧は実際には
TIMTGOの計算が行なわれた後（即ち、２回目
の電流の読取の後）に行なわれること、従つて、
適正なSCRを点弧する為には、SCR対及びブリ
ツジのアドレスを変えることが必要であることが
理解されよう。他方、１回目の電流の読取である
場合、この時は点弧が行なわれないから、SCR
対及びブリツジのアドレスを変えないことが望ま
しい。従つて、１回目の電流の読取でなければ、
第２０図の点Ｇから第２１図に入り、SCR対と
ブリツジのアドレスの更新を側路する。 次にプログラムがTIMTGO＜16決定ブロツク
に入る。TIMTGOが16より小さければ、プログ
ラムはＹブランチを出て動作ブロツクに入り、そ
こで処理装置が数16を装置１、即ち減数計数器に
書込む。この為、処理装置／システム・インタフ
エイスから信号WDV１を発生すると共に、前述
の様に書込みデータ母線WDB０乃至WDB７に数
16を発生する。TIMTGO＜16を試験する理由
は、Ａ／Ｄ変換器８０に変換指令を送つて新しい
変換を行なわせる様に、データ処理装置に対する
割込みを発生する前に、常に小なくとも４゜の遅
延がある様に保証する為、TIMTGOの値に最小
限の限界をおく為である。 第２１図で、TIMTGOが16より小さくない場
合、プログラムはノー・ブランチからブランチし
て、装置１読取動作ブロツクに入り、そこで処理
装置は再びシステム・クロツクのビツトID１Ｂ
０乃至ID１Ｂ７を読取る。次にプログラムが決
定ブロツクID１Ｂ３−ID１Ｂ７＝NEWTIMに入
り、そのノー・ブランチを出て装置１読取動作ブ
ロツクに戻り、システム・クロツクがNEWTIM
に等しくなるまで、このルーブを循環し続ける。
これらの２つの値が等しい時、減数計数器に装入
をする時刻であり、プログラムはＹブランチから
動作ブロツクに入り、そこで処理装置が第９図の
減数計数器２２４にTIMTGOを書込む。 前に述べた様に、減数計数器に装入した後に次
の88マイクロ秒のクロツク信号（第９図及び第１
０図参照）が発生すると、減数計数器が０に向つ
てTIMTGOの減数計数を開始する。減数計数器
が０に達すると、処理装置は再び第９図から線２
１０に割込み信号を発生し、前に述べた様に処理
装置に対する別の割込みを発生する。減数計数器
にTIMTGOを転送した直後、処理装置は第２１
図のコネクタＨから第２２図のコネクタＨに移
り、CURFLG＝０決定ブロツクに入る、この決
定ブロツクで、１回目の電流の読取であるかどう
かを試験する。１回目の読取であれば、処理装置
はＮブランチを出て、動作ブロツクに入り、そこ
で電流読取フラグである位置CURFLGを１に等
しいとおき、次にプログラムを通過する時は２回
目の読取になることを表わす。他方、１回目の読
取であれば、CURFLG＝０決定ブロツクからＹ
ブランチを介して出て行き、次に入る動作ブロツ
クで、順序計数器PHをPH＋１に等しいとおき、
SCR対のアドレスを増数し、TIMTGOを次に計
算する時には、適正なSCR対が点弧される様に
する。 次に処理装置はPH＞６決定ブロツクに入る。PH
が６より大きければ、プログラムはＹブランチを
出て動作ブロツクに入るが、そこで、１のPHアド
レスに対応するSCR対を点弧する準備として、
PHを１に等しいとおく。他方、PHが６より大きく
なければ、PHを変更せず、プログラムはノー・ブ
ランチを出て、次に入る動作ブロツクで、次にプ
ログラムを通過する時の１回目の電流の読取に用
意して、位置CURFLGを０に等しいとおく。こ
の時割込みサブルーチンが、第２４図に示すサブ
ルーチンRDTACHを呼出す。 第２４図で、処理装置は速度発電機読取ルーチ
ンの入口RDTACH開始に入る。RDTACHでは、
処理装置は、クロツクの３つの最上位ビツト
（ID１Ｂ０−ID１Ｂ２）を読取ることにより、シ
ステム・クロツクである入力装置１を最初に読取
る。これらのビツトが、処理装置が読取をする時
の入力電圧の60゜期間を限定することを前に述べ
た。次に処理装置がPHOCT＝ID１Ｂ０−ID１Ｂ
２決定ブロツクに入る。この決定ブロツクでは、
このサブルーチンを最後に通過して以来、対中性
点の各相のゼロ交差が起つたかどうかを試験す
る。この為、360゜システム・クロツクの３つの
最上位ビツト（ID１Ｂ０−ID１Ｂ２）を、サブ
ルーチンを前に通過した時の60゜期間の読み又は
値を持つ位置PHOCTと比較する。ID１Ｂ０−ID
１Ｂ２に変化があれば、ゼロ交差が起つたことで
あり、後の試験の為にこの位置を更新する為、PH
OCTに新しい値を貯蔵すべきであることが判
る。これがPHOCT＝ID１Ｂ０−ID１Ｂ２決定ブ
ロツクのノー・ブランチから入る動作ブロツクで
行なわれ、こゝでPHOCTをID１Ｂ０−ID１Ｂ２
に等しいとおく。他方、ゼロ交差に変化がなけれ
ば、プログラムはＹブランチを出て、その点から
第２２図に戻り、CURFLG＝１決定ブロツクに
入る。 第２４図でゼロ交差に変化が起り、ID１Ｂ０
−ID１Ｂ２の値が変わつたと仮定する。その
為、プログラムはPHOCT＝ID１Ｂ０−ID１Ｂ２
決定ブロツクを出て、PHOCTを前述の様に設定
し、次に入る動作ブロツクで処理装置が、ビツト
ID３Ｂ０−ID３Ｂ７及びID０Ｂ４を処理装置に
読込むことにより、速度パルス計数器である装置
３を読取る。第７図で、ビツトID０Ｂ４は、電
動機の回転方向を特定するビツトであると述べ
た。この為、この動作ブロツクで、速度パルス計
数器の値を処理装置に読込み、その値の符号を
ID０Ｂ４の状態に従つてセツトする。この為、
速度パルス計数器の値は正又は負の値を表わし、
電動機が順方向又は逆方向に回転していることを
示す。この発明の装置では、第４図の入力装置３
から８ビツトの多重化器までのアドレス動作によ
つて、ビツトID０Ｂ４がこの多重化器を介して
読取られ、ビツトID３Ｂ０乃至ID３Ｂ７と同時
に処理装置に送られる。 第２４図で、処理装置は次に入る動作ブロツク
で、速度発電機の読みを、これ迄の読みの和に加
算する。この為記憶装置内の速度計数器累算器と
記した位置CACTIにID３Ｂ０−ID３Ｂ７を加算
する。従つて、サブルーチンRDTACHを通過す
る度に、速度パルス計数器８８からの速度の読み
が位置CACTIに和として累算されることが判
る。次に処理装置は次の動作ブロツクに入り、そ
こで、CKNT＝CKNT＋１とすることにより、記
憶装置内の読取回数計数器CKNTを１だけ更新即
ち増数する。計数器CKNTの目的は、CACTIに
累算された読みの数を記録しておくことである。
これが第２４図の右上にある決定ブロツクCKNT
＝３によつて表わされる。このブロツクが３つの
読みが累算されたかどうかを試験する。CKNTが
３に等しくない場合、速度平滑用の計算は行なわ
れず、この為プログラムはノー・ブランチを出て
割込みサブルーチンの出て来た所に戻り、前述の
第２２図のCURFLG＝１決定ブロツクに入る。 第２４図で、次に３つの読みが累算されている
と仮定する。この時プログラムはＹブランチを出
て決定ブロツクに入り、そこで平滑しない電動機
速度を計算する。この為、記憶装置内の位置
TEMPを最後の２回の通過の際に累算された速度
パルスの和に等しいとおく。これは平均電動機速
度である。この和をとる為、TEMP＝CACTとお
く。これは速度発電機の速度の読みの古に和を貯
蔵する記憶位置と、速度発電機の新しい読みの和
を持つ位置CACTIとの和である。更にこの動作
ブロツクで、位置CACTをCACTIに等しいとお
き、古い読みの和を反映する様にする。更に
CACTIを０に等しいとおき、この後プログラム
を通過する時の次の読みの和を累算する為に、そ
れを初期設定出来る様にする。更に、速度フラグ
SPDFLGを２進０に初期設定する。後で説明す
るが、SPDFLGは、速度調整装置の計算を行な
うか、或いは速度調整装置の計算を飛越すかを、
処理装置に知らせる為に利用される。SPDFLG
が０に等しい時、これは速度調整装置の計算を飛
越す様にプログラムに知らせる。この時プログラ
ムは第２４図の次の動作ブロツクに入り、平滑速
度を計算する。この為、位置TACSND＝位置
TEMP−TACSUMとおく。更にこの動作ブロツ
クで、位置TACSUMをTACSUM＋TACSMDに
等しいとおく。位置TACSUMは平滑速度に比例
する値を持つており、TACSMDは速度の割合で
あるが、これはTACSUMの微分であることが判
る。次にプログラムは、電動機端子電圧VTを計
算するのに後で使う為、給電／順方向逆起電力
CEMFを計算する。CEMFを計算する為、記憶
装置内の位置CEMFを位置TEMPのKV倍に等し
いとおく。KVは記憶装置に貯蔵されている定数
であり、式KV＝CEMF（ボルト）／rpmから導
き出される値を持つ。 この時速度の計算が完了するので、処理装置は
第２２図の割込みサブルーチンに戻り、
CURFLG＝１決定ブロツクに入る。この決定ブ
ロツクで、CURFLGが１に等しく、２回目の電
流の読取であることが判ると、プログラムは速度
調整装置の計算をしない。この為、プログラムは
Ｙブランチから第２２図の上側の点Ｊに入り、そ
こで保管レジスタを再び貯蔵し、プログラムは第
１５図の割込み箇所で主プログラムに戻る。然
し、CURFLGが１に等しくなく、１回目の電流
の読取であると仮定すると、処理装置は第２３図
のコネクタＩに入り、そこで速度フラグ
SPDFLGをSPDFLG＋１に等しいとおく。
SPDFLG＝１決定ブロツクで、速度フラグがセ
ツトされているかどうかを試験する。速度フラグ
がセツトされていれば、速度調整装置の計算がプ
ログラムによつて行なわれ、このプログラムはこ
の決定ブロツクのＹブランチを出て、速度誤差を
計算する動作ブロツクに入る。 速度誤差を貯蔵する位置である記憶装置内の位
置ERRACTを、速度設定点である位置CHALF
の内容から、速度の読みの古い和、即ち平滑前の
速度を表わす位置CACTの内容を差し引いた値に
等しいとおくことにより、速度誤差が計算され
る。このプログラムを進めて、処理装置は次に、
位置ERRACT＝Ｇ３×ERRACT−Ｇ４×
TACSMDとおくことにより、電流設定点の計算
を開始する。Ｇ３及びＧ４は、所望の速度応答が
得られる様に、特定の駆動電動機に従つて調節さ
れた調整装置の利得である。この実施例では、Ｇ
３＝１及びＧ４＝16の値を使う。 次に処理装置は、数値TDESI＝TDESI＋
ERRACTとおくことにより、電流設定点の計算
を続ける。次にプログラムは第２３図の上側にあ
るTDESI＞CURLMP決定ブロツクに入る。この
発明の駆動装置では電動機電流に最大限界がおか
れ、この為計算された電動機電流であるTDESI
の値が、特定された電流限界CURLMP及び
CURLMNより大きいか小さいかが試験される。
CURLMPは正の電流限界であり、CURLMNは負
の限界であり、これが第２３図のTDESI＜
CURLMN決定ブロツクに示されている。TDESI
がCURLMPより大きいと、プログラムはＹブラ
ンチを出て、次に入る動作ブロツクでTDESIを
最大電流限界CURLMPに等しいとおく。他方、
CURLMPがTDESIより大きくなければ、プログ
ラムはＮブランチを出てTDESI＜CURLM決定ブ
ロツクに入る。この試験が肯定であれば、プログ
ラムはＹブランチを出て、TDESIがCURLMNに
等しいとおかれる。他方、この試験が否定であれ
ば、プログラムはＮブランチを出て、次に入る動
作ブロツクで電流速度設定点を計算する。電流速
度設定点は、記憶装置内の位置SPDESI（電流設
定点速度）をTDESI（計算電流設定点）から
DESI（電流設定点）を差し引いた値に等しいと
大きい、その差を３で割ることによつて計算され
る。除数３を使うのは、速度調整装置の毎回の計
算で、電流調整装置の計算プログラムを３回通過
した時の現在速度設定点の平均を考慮に入れる為
である。 現在速度設定点SPDESIにも現在速度限界がお
かれる。この為、プログラムがSPDESI＞
RTLMP決定ブロツクに入り、そこでSPDESIが
正の速度限界であるRATLMPより大きいかどう
かを試験する。大きければ、プログラムはＹブラ
ンチを出てSPDESI＝RATLMP動作ブロツクに
入り、SPDESIに対して最大の正の速度限界を設
定する。他方、SPDESIがRATLMPより小さけ
れば、プログラムはＮブランチを出てSPDESI＜
RATLMN決定ブロツクに入る。この決定ブロツ
クで、SPDESIがRATLMNより小さければ、プ
ログラムはＹブランチを出て、SPDESI＝
RATLMNの時、最小速度限界を設定する。
SPDESIがRATLMNより小さくなければ、プロ
グラムはノー・ブランチを出て、第２２図の点Ｊ
に入り、そこで処理装置の前に保管しておいたレ
ジスタを再び貯蔵し、プログラムは前記の割込み
箇所で主プログラムに戻る。 第２３図で、SPDFLG＝１決定ブロツクにつ
いて説明する。SPDFLGが１に等しいと、これ
は速度調整装置の計算を飛越すべきであることを
示しており、この為プログラムはこのブロツクの
Ｎブランチを出て、前に述べた様に第２２図の点
Ｊに入る。 こゝで第１６図の１回目電流読取CURFLG＝
０決定ブロツクに戻つて説明すると、こゝでプロ
グラムが１回目又は２回目の電流読取のいずれを
しているのかが試験される。CURFLGが０に等
しくないと、これは前に述べた様に１回目の電流
の読取を丁度終つたことを示しており、２回目の
電流の読取をすべきであり、電流調整装置の計算
をすべきであることを示す。この状態では、処理
装置はノー・ブランチを出て第１８図のコネクタ
Ｃに入る。 第１８図で最初に行なわれる動作は、処理装置
が装置５読取指令を送つて、アナログ・デイジタ
ル電流変換器８０を読取り、ビツトID５Ｂ０−
ID５Ｂ７を、実際の電動機電流を貯蔵する位置
である位置CRNTに貯蔵することである。この時
処理装置が動作ブロツクに入り、位置IDIFFを電
流設定点である位置DESIから実際の電動機電流
であるCRNTを差し引いた値に等しいとおくこと
により、電流誤差を計算する。次にIDIFF＞＋
IDLIM決定ブロツクで試験が行なわれ、電流誤差
が、定数＋IDLIMによつて特定された正の電流誤
差限界より大きいかどうかを判定する。IDIFFが
＋IDLIMより大きい場合、プログラムはＹブラン
チを出て動作ブロツクに入り、そこでIDIFFを＋
IDLIMに等しいとおく。他方、IDIFFが＋IDLIM
より大きくない場合、プログラムはＮブランチを
出て、IDIFF−IDLIM決定ブロツクに入る。この
ブロツクで、同じ様な種類の判断が行なわれ、
IDIFFが負即ち最小の電流誤差限界より小さいか
どうかを判定する。そうであれば、プログラムは
Ｙブランチを出て、IDIFFが−IDLIMに等しいと
おかれる。他方、IDIFFが−IFLIMより小さくな
い場合、プログラムはＮブランチを出て動作ブロ
ツクに入り、そこで調整装置によつて電動機端子
電圧が計算される。 電動機端子電圧は、計算の中間値である位置
VRを（Ｇ１×IDIFF）−（Ｇ２×IDIFF0）に等し
いとおくことによつて計算される。利得Ｇ１及び
Ｇ２は前に述べた。不連続電流様式の動作の場合
の利得１（Ｇ１）は通常連続電流動作の場合の値
の２乃至３倍であり、利得２は不連続様式の動作
では０に等しい。項目IDIFF0は、記憶装置内
で、IDIFFの古い値を貯蔵する位置である。この
時プログラムはDIRFLG＝０決定ブロツクに進
む。この決定ブロツクで、DIRFLG、即ちどのブ
リツジが点弧されているかを特定する記憶装置内
のフラグの状態を試験することにより、順方向ブ
リツジが点弧されているかどうかを調べる試験が
行なわれる。DIRFLGが０に等しくなくて、逆方
向ブリツジのSCRが点弧されていることを示す
時、Ｎブランチから出て、VRはVR0.VRに等し
いとおかれる。こゝでVR0はVRの古い値を貯蔵
する記憶装置内の位置から来る。DIRFLGが０に
等しく、順方向のSCRが点弧されていることを
示す時、プログラムはＹブランチから動作ブロツ
クに入り、そこでVRをVR0＋VRに等しいとお
く。 VRの計算が完了した時、プログラムは決定ブ
ロツクVR＞VRLIMPに入る。計算された最大及
び最小電圧に対する正及び負の限界を定める２つ
の定数（VRLIMP及びVRLIMN）が記憶装置内
に貯蔵されている。VRがVRLIMPより大きい
と、この決定ブロツクのＹブランチから出て動作
ブロツクに入り、VRがVRLIMPに等しいとおか
れる。他方、VRがVRLIMPより大きくない場
合、Ｎブランチをたどり、VR＜VRLIMN決定ブ
ロツクに入る。このブロツクで、VRがVRLIMN
より小さければ、VRがVRLIMNに等しとおかれ
る。そうでなければ、Ｎブランチをとり、VRの
古い値を貯蔵する位置であるVR0をVR0＝VRと
おくことによつて更新する。 次にプログラムは第１８図の点Ｄから第１９図
の点Ｄに入る。第１９図に入ると、処理装置は
MODFLG＝０決定ブロツクに入り、そこで装置
が連続又は不連続電流様式のいずれであるかを調
べる試験を行なう。MODFLGが０に等しくなけ
れば、これは装置が連続様式にあることを示す。
この為、処理装置はノー・ブランチから出て、
DIRFLG＝０決定ブロツクに入る。電動機の方向
を反転するのが適切かどうかについて判断をする
のは、第１９図のフローチヤートである。電動機
を反転する判断基準は、装置が不連続電流様式に
あり、電流設定点（DESI）の符号が方向フラグ
（DIRFLG）と反対でなければならないというこ
とである。この電流の反転の決定を次に説明す
る。MODFLG＝０の判定試験が肯定であれば、
処理装置はＹブランチを出て不連続様式であるこ
とを表わし、DESI符号DIRFLGと反対決定ブロ
ツクに入る。この決定ブロツクで、DESIが
DIRFLGと反対であるかどうかの判定をする。反
対でなければ、Ｎブランチからプログラムが
DIRFLG＝０決定ブロツクに入ることは前に説明
した通りである。然し、DESIがDIRFLGに対し
て反対であれば、プログラムはＹブランチをたど
つて動作ブロツクに入り、そこで方向フラグ
DIRFLGを現在の状態から反転する。この動作ブ
ロツクに示す様に、DIRFLGが１に等しくセツト
されていると、それは電流が逆方向ブリツジに流
れ、順方向ブリツジに流れないことを表わす。
DIRFLGが０にセツトされていると、順方向ブリ
ツジが点弧される。次にプログラムはDIRFLG＝
０決定ブロツクに入り、CEMF及びブリツジか
らの電圧の相対的な極性を判定する。逆方向ブリ
ツジを点弧する場合、この決定ブロツクからＮブ
ランチを介して出て行き、動作ブロツクに入り、
そこでVT＝CEMF（逆起電力）−VR（電動機電
圧、これは極性が反対であるから）とおくことに
より、所望の端子電圧VTを計算する。順方向ブ
リツジを点弧する場合、これはDIRFLG＝０の場
合であるが、この時Ｙブランチから動作ブロツク
に入り、適正な極性を設定する為に、VT＝
CEMF＋VRとおくことにより、所望の電動機端
子電圧VTを計算する。 この発明の装置では、電動機端子電圧には正及
び負の限界が課せられており、この為、VTの計
算に直ぐ続く試験は、VTが正及び負の限界に等
しいか或いはそれより小さいかどうかを判定する
ことである。VTの計算の後の最初の決定ブロツ
クはVT＞VTLIMPである。VTが正の限界より大
きいと、Ｙブランチを介して動作ブロツクに入
り、そこでVTを正の最大限界VTLIMPに等しい
とおく。他方、VTLIMPより小さいと、ノー・
ブランチをたどり、VT＜VTLIMNに対して同様
な試験を行なう。VTが最小限界より小さい場
合、Ｙブランチをとり、VTをVTLIMNに等しい
とおく。そうでなければ、VT＜VTLIMN決定ブ
ロツクからノー・ブランチをとり、第１９図の動
作ブロツクに入り、そこで所望のVTを発生する
為の点弧角FINVALを、前述の様に式FINVAL＝
245.8COS^-1（3VT／πＶ_LN）で計算した値の表
から取出す。前に述べた様に、FINVALのこれら
の値は前に説明したもので、表１に示されてい
る。この様に表を取入れることは周知であり、
VTの値によつて特定されたアドレスで表をアド
レスし、アドレスされた位置の値を点弧角
FINVALとして使うだけの簡単な方法である。 次にプログラムは第１９図のコネクタＥを出
て、第２０図のコネクタＥに入り、そこで前に述
べた様に処理装置がシステム・クロツクを読取
る。プログラムは第２０図で実行を続けず、その
実行を通じて、前に述べた様に、最終的には主プ
ログラムの割込み箇所に戻る。 以上この発明を詳しく説明したので、この発明
の全体的な構成並びに方法が速度基準スイツチ及
び電動機方向スイツチを読取つて、電動機に対す
る速度設定点を計算する様に連続的に循環する主
プログラムで構成されることが理解されよう。割
込みプログラムが主プログラムから速度設定点デ
ータを受取り、電動機速度、電機子電流、360゜
システム・クロツクで測定した時間を読取る。更
に割込みプログラムがSCRに対する所望の点弧
角を計算し、点弧角に比例する値を持つデータを
装置内の計数器に送ると共に、アドレス・ワード
をSCR選択駆動方向論理回路に送る様に処理装
置を制御して、アドレス・データによつて選択さ
れたSCRを直接デイジタル式に点弧する様にゲ
ート・パルスの発生器を作動し、可逆形３相駆動
電動機装置を調整並びに制御する。プログラム
は、SCRの毎回の点弧の時に割込みを発生し
て、調整装置計算を開始し、適正な時刻に計数器
に装入して、次に点弧すべきSCRを点弧する時
間を制御する為、SCRの点弧と同期している。 この装置の処理装置は電気角で60゜毎に２回電
機子電流を読取る。１回目の電機子電流の読取
は、次のSCRを点弧する予定の時間（例えば４
゜）前に行なわれる。この１回目の電流の読取を
利用して、電流調整装置の動作様式（連続又は不
連続）を判定する。２回目の電流の読取を行な
い、SCRを前に点弧してから約20゜後に調整装
置の計算を開始する。２回目の電流の読取を電流
調整装置のプログラムで電流饋還として利用し、
電流装置全体を制御する。 従つて、直流電動機の様な負荷を制御する装置
として、マイクロ計算機の様な処理装置の利点を
持ち、余分の経費を制限しながら、従来のアナロ
グ形調整及び制御装置の能力を遥かに越える能力
を持つ調整及び制御装置を図示し且つ説明したこ
とが理解されよう。[Table] Before describing the program that controls the overall operation of the regulating and controlling device of the present invention, it is important to note that TIMTGO, which is proportional to the firing angle, for firing the SCR pair in the rectifier 16 of FIG. Reference will now be made to FIG. 13, which shows the overall operation of the device for generating values in the form of a bar chart. To understand the operation of FIG. 13, it is convenient to first assume that an SCR pair in the rectifier has just fired. As mentioned earlier, when a certain SCR pair fires, the INT in Figure 9
Flip-flop 250 generates an interrupt signal to the processing unit. This interrupt causes the processing unit to branch to an interrupt subroutine which reads analog-to-digital converter 80 into the calculator. As shown at this time, the processor charges the subtraction counter with a count proportional to the 20° delay. The present invention can operate in either a continuous or discontinuous current mode, and the purpose of loading the 20° delay into the subtraction counter 224 of FIG. or to allow the processor time to properly set the gains or constants for discontinuous mode operation.
I will explain how to do this later in the program. In FIG. 13, when the subtraction counter 224 is at a count of 14, a conversion pulse is sent to the A/D converter via line 78, activating the converter, as previously described.
Starts analog-to-digital conversion. When the 20 DEG delay expires, or when downcounter 224 reaches a predetermined count of zero, INT flip-flop 250 sends a second interrupt signal to the processor again. Upon receipt of the second interrupt signal, the processor's interrupt subroutine calculates the firing angle FINVAL to generate the value of TIMTGO. As can be seen from FIG. 13, the entire reading and firing angle calculation is performed during firing of successive SCRs. Since there is an SCR firing every 60° of the input sine wave cycle, it can be seen that the entire firing angle calculation for firing the next SCR pair is done within the 60° period. The 20° delay was chosen to allow time for the regulator calculations (i.e. time to calculate the firing angle), while also ensuring that the positive
This is because it is the maximum value that causes TIMTGO to occur. The second current read by the processor is used to calculate the response of the regulator. The advantages of performing calculations in this way are as follows. 1. The time delay in control of the entire adjustment device is minimized, and the performance of the adjustment device is therefore maximized. 2 Since the second read current always has some finite value at all practical operating levels of the regulator, the regulator can also operate during discontinuous current regimes. This is because the second current reading is taken 20 degrees after the first current reading. 3 As will be explained later, the subtraction counter 224 in FIG.
Only one subtractive counter such as is required. This is because counting is never started until after the previous SCR pair has been fired. In FIG. 13, once the calculation is complete, the processing unit loads the value of TIMTGO into the subtraction counter 224 of FIG. 9, which then begins counting toward zero. After this, the program immediately branches to the speed reading counter subroutine RDTACH, at which time the speed pulse counter 88 is read by the processor and the forward feed back emf (CEMF) is calculated, which is used to calculate the commanded motor terminal voltage (VT). . Upon completion of subroutine RDTACH, the program returns to the interrupt subroutine where it calculates the current set point rate of change (SPDESI). The program then enters a loop and the firing counter reaches zero, as shown by the top line in Figure 13.
Wait until the count reaches 0, and when it reaches 0,
The SCR pair is fired, another interrupt is generated to the processor, and the process described above is repeated. FIG. 14 is a high level flowchart illustrating the overall operation of the regulation and control system of the present invention in somewhat more detail than just described with respect to FIG. As shown in the upper left block of FIG. 14, when the device is first started, the program generates a simulated interrupt to the device by loading the number 16 into the subtraction counter 224 of FIG. At this time, the 11th
0 is loaded into the SCR selection register 268 in Figure B. The down counter now begins counting down toward zero, and when zero is reached, the INT flip-flop 250 of FIG. 9 generates an interrupt signal on line 210 to the processing unit. The purpose of filling the SCR selection register with all zeros is to ensure that no SCR pair is fired at this time. The processing unit then enters an interrupt subroutine when it receives an interrupt. At this time, the program
A first reading determination block is entered to determine whether this is the first or second time to read the current from the A/D converter 80 shown in the figure. Assuming this is the first current reading, the program then enters the yes branch into a block that reads the first current from the A/D converter. In this block, the program determines whether the device is in continuous or discontinuous current mode by comparing the value of the first current to a constant proportional to the predetermined current. The program then sets the aforementioned firing angle for the 20° delay. The program then selects bits ID1B0 through ID1 of the system clock via line 90 in FIG.
Read B7 and calculate the value of NEWTIM.
Once the calculation of NEWTIM is complete, the program continues to calculate TIMTGO. At this time,
TIMTGO includes 20° delay. Next, the program enters a loop and NEWTIM changes from ID1B3 to ID1
Divisor 32 counter 170 of FIG. 5, marked B7
Continue reading the system clock until it is equal to the five least significant bits of . When these two values are equal, the processing device is proportional to the firing angle
Load the value of TIMTGO into the subtraction counter and set the flag for the second reading. The program then checks if a new speed generator reading is available in the speed pulse counter register. If a new reading is available, it is read and added to the speed generator reading already accumulated in storage (CACTI). The program then checks whether it has accumulated three successive readings. Otherwise, the program enters a no branch and returns to the main program until another interrupt is received from the processor (ie, when TIMTGO is equal to 0). At this time, the first reading decision block is reentered, and when this block is entered, the flag for the second reading is set, so the program exits from the no branch of this decision block and starts the A/D converter. Then a block is entered in which the processor reads the second current. After reading the second current, the program will
Perform calculations for the regulator that calculates FINVAL and TIMTGO. When these calculations are complete, the processor writes the address of the SCR pair to the SCR selection register 268 of FIG. 11B. At this point, the processor again enters the loop and NEWTIM and ID1B3-ID
Continue reading the system clock until the 1B7 values are equal. When these values are equal, the processor knows when to charge the truncation counter with TIMTGO, and does so at this time. The processing unit then updates the address of the SCR pair of the aforementioned PH counter,
Set the flag for the first current reading,
The next time the program is passed, the first reading is performed. The program then returns to reading the speed generator again if a reading is available;
Test whether three successive speed generator readings have been accumulated. Three readings are not accumulated,
If the speed regulator request flag (SPDFLG) is not set, the program continues the loop described above, enters the first read decision block, and returns a yes.
Exiting the branch, we continue to perform the adjustment device calculations described above for the second reading. After performing the aforementioned checks on the new readings of the speed generator, if three successive readings are available, calculate new values for motor speed (CACT), smooth motor acceleration (TACSMD) and back emf (CEMF). Set the speed regulator flag (SPDFLG) to 0 and perform speed regulator calculations. When these calculations are complete, if the flag to take a second current reading is set, indicating that the first reading has been taken, the program branches back to the main program and performs the process as described above. Then, it waits for an interrupt from the INT flip-flop 250 of the firing logic circuit of FIG. However, if the flag for the second read is not set, the yes branch enters a block that tests the time to calculate the speed regulator, increments SPDFLG by 1, and then tests for a value of 2. do. If this test is successful, the speed adjustment device will be calculated. If not established, the main program is entered again as before. This procedure ensures that the regulator and smoothing calculations are not performed within the same period between SCR firings. This is to prevent computer overload. When the speed regulator calculations are complete, the program returns to the main program and waits to receive an interrupt from the firing counter. Having explained the general outline of the operation of the device with reference to FIGS. 13 and 14, we now turn to FIGS. The diagram will be explained. First, referring to FIG. 15, this figure is a flowchart showing the main program of the present invention. Not shown in FIG. 15 is the standard initialization routine that any program would normally go through to initialize the various registers and all storage locations in memory in preparation for starting the program. Since such initial settings are well known, they are not shown in FIG. Instead, assume that the program starts at the entry point marked BEGIN. When starting the device for the first time,
Start from BEGIN. First, the processing device
The device 3, which is the speed pulse counter 88 shown in FIGS. The bits read by the computer are ID3B0 to ID3B7 on line 22. 4 in response to the read address represented by bits IR5 to IR7 and the read pulse P on the enable line to multiplexer 128.
It is read by bit multiplexer 128. Next, the processing unit determines the block TACH COUNT.
= 0 to determine whether the motor is rotating. Speed count reading (ID3B0-ID
If 3B7) is not 0, this indicates that CEMF is not 0 and the motor is rotating, so the program exits the no branch of this decision block and returns CEMF or THCH.
Continue looping back to BEGIN until COUNT reaches 0. When TACH COUNT is 0, the program exits the Y branch and enters the next operating block where the processing unit is set to unit 0 (18' in Figure 4).
Read. ID4B0 is the bit read by the processor at this time and reads the on/off switch to see if the motor is turned on. Additionally, the processor sends a read device 0 command to the processor/system interface and generates a signal RDVO on line 130 to the INT flip-flop 250, thus resetting the flip-flop. At this time INT
Flip-flop 250 is ready to generate an interrupt signal at appropriate times during device operation. The program then selects the decision block ``On/Off''.
Proceed to "Switch On". In this decision block,
If the on/off switch just read from device 0 is not on, the program returns from the N branch to the beginning of the program and continues cycling through the program until the on/off switch is turned on. Assuming the on/off switch is on, the program exits from the Y branch and enters the operating block where the processor issues a device 1 write command with data bits WDB0-WDB7 to the processor/system of FIG.・Transfer to the interface and generate the signal WDV1 on line 212,
9 and sends a count of 16 to the write data latch and down counter 224.
into the container as described above. The purpose of loading 16 into the subtraction counter 224 is to generate a simulated interrupt to the processing unit so that the processing unit can begin execution of the main program and all subsequent subroutines entered from this main program. It is. At this point, the subtractive counter starts subtractive counting, while the program immediately enters the entry shown in Figure 15.
Proceed to START. At this time, the processor sends a device 6 write command to the processor/system interface to read the speed reference change switch represented by bit ID 6B0 on line 66 shown in FIG.
At this time, the state of bit ID 6B0 is queried by the processor to determine whether the speed change switch is in the on state. The speed change switch is a switch controlled by an operator located on a console not shown, and is a switch controlled by the speed reference switch 18.
(forms part of input devices 6 and 7). This is activated by the operator when he wishes to change the speed reference input to the data processing device to change the speed of the motor. As long as this switch remains on, the program continues to exit the Y branch of the speed change switch on decision block and cycle through the program to entry START. Assuming the speed change switch is not on,
The program exits the no branch and enters an action block where the processor sends a command to the processor/system interface via line 66 to read devices 6 and 7 to the processor. In this case, the motor speed setpoints in RPM (bits ID6B3 to ID6B7 and ID7B0 to
The aforementioned speed reference switch, representing ID7B7), is stored in the processor program 62 at a memory location marked CHALF. This position is the storage position for the speed set point. The program then sends a device 0 read signal to the system interface and reads bit ID 0 from device 0.
By reading B5, the sign of the position CHALF is set according to the setting state of the FWD/REV switch. If ID0B5 specifies that the motor is run in the forward direction, CHALF is not changed, but if ID0B5 specifies that the motor direction is the reverse direction, take the two's complement of CHALF,
Use it instead of CHALF. The program then determines if the on/off switch is in the off position. If the motor is in the off position, the program exits the Y branch and
Return to BEGIN and repeat the above operation there. However, assuming the on/off switch is not in the off position, the program exits the no branch of the final decision block and enters the entry shown in FIG.
Return to START. The program cycles from the entry START to the ON/OFF switch OFF decision block until the data processing unit receives an interrupt signal from the INT flip-flop 250 of the firing logic circuit 9. As previously explained about the operation of the decision logic circuit, when the subtraction counter reaches a count of 0, the INT
Flip-flop 250 is set and line 21
0 to the processing unit.
The interrupt signal from the firing logic can occur at any time during execution of this loop (ie, between the entry START and the on/off switch off decision block). When an interrupt occurs, the processing unit executes the program from the main program shown in FIG. 15 to the one shown in FIG. 16.
Branch to the INTPT starting point. This is the beginning of the interrupt program. As will be seen later, when the interrupt program is finished and all calculations are completed, the interrupt program returns to the point in the main program of FIG. 15 where the interrupt occurred. Assume that the processor generates an interrupt signal on line 210, causing the program to enter the INTPT start point of FIG. The first operation of the processing unit is to save the current values of the various registers of the processing unit, namely the working memory registers discussed above with respect to FIG. This is standard procedure in any running program when branching from one subroutine or program to another, and allows these values to be restored when returning to the branched program. . The processor then sends a read device 0 command to the processor/system interface of FIG. 4, reads bit ID0B0 of the on/off switch again, and simultaneously resets the interrupt flip-flop and asserts the signal RDVO. From the decoder 126 of FIG. 4 to the firing logic circuit as previously described. At this time, the on/off switch is tested to see if it is in the off state. When the switch is in the OFF state, indicating that power should be removed from the motor, the program exits the Y branch, the aforementioned registers restore their original values, and the program returns to Figure 15, where the aforementioned The operation is performed as follows. However, assuming that the on/off switch is not in the off state at this time, the program will move from branch N to branch 1.
Enter the 1st current reading (CURFLG=0) decision block. This decision block tests whether this is the first current reading. This test is performed on the variable flag labeled CURFLG in the storage device for the current first read flag. When CURFLG is equal to 0, it represents the first current reading; when it is a binary 1, it represents the second current reading. At this time, assuming that CURFLG is equal to 0,
The program exits the Y branch and enters an action block where the processor sends a read device 5 command to the processor/system interface, instructing it to read the analog-to-digital converter 80 and converting bits ID5B0 through ID5B7 into 8 bits. The input data lines ID0 to ID7 of the processing device through the multiplexer of
to be read. The value specified by bits ID5B0-ID5B7 is stored in storage at a location marked CRNT. This is the storage position for the measured motor current. The program then enters a decision block where it compares the constant CURTOL stored in memory with the absolute value of CRNT. The value of CURTOL is 1 to 2 of the rated motor current.
It is a value proportional to % and is used for tests with discontinuous current operation. If CURTOL is less than CRNT, the program exits the Y branch and is in a discontinuous manner, but if CURTOL is greater than CRNT, it is in a continuous manner and the program exits the N branch. First, assume that the motor is operating in a discontinuous manner. Therefore, upon exiting the Y branch, the processing unit sets the mode flag MODFLG in the storage device to 1, indicating that the device is now in the discontinuous current mode. There are 4 files marked G1 and G2 in the storage device.
Two constants are stored. There are two G1 and two G2, one pair is used when the device is in discontinuous mode, and the other pair of G1, G2 is used when the device is in continuous mode. These constants used in continuous and discontinuous current regimes are gain constants chosen to provide the required overall gain for the motor drive loop when operating in either regime. For example, in discontinuous mode, if the program is
and G2 with gains of 32 and 0, respectively. Additionally, in this operating block, the negative and positive upper and lower limits (VRLIMN and VRLIMP) are retrieved from memory for later use in setting the upper and lower limits for the motor voltage to be calculated by the current regulator. Sent to interrupt subroutine. When these last operations are complete, the program then enters connector B in FIG. In FIG. 17, it can be seen that the connector A of FIG. 16 is also included in FIG. As previously mentioned, when the device is in continuous mode, the connector of FIG. 17 is entered. Upon entering connector A, the operations performed in the first operation block are the same as described for the last operation block in FIG. 16, except that MODFLG is set to 0 since this is a continuous mode of operation. Program the appropriate G1 and G for continuous current mode operation.
2 (as an example of these gain values, G1=15, G2=11). Upon entering connector B of FIG. 17, the processor sets the firing angle and interrupts 20 degrees after the firing of the last SCR pair. For this reason, set the firing angle FINVAL in the storage device to the value obtained by subtracting a count proportional to 40° from FINVAL. Subtracting 40° from FINVAL will cause an interrupt at the correct time for the second current reading. If TIMTGO is calculated using the previous value of FINVAL, the SCR pair is
Ignition occurs after 60°. By subtracting 40° from FINVAL, the value of the subtraction counter is determined by the last SCR
The interrupt is set to occur 20 degrees after the pair ignites. At this time, the program enters an operating block in which it sets the location DESI in memory marked the desired current set point to itself plus the calculated value SPDESI representing the desired rate of change of the current set point. The program then transfers to connector E in FIG. 20 and enters an operating block in which the processor sends a read device 1 command to the processor/system interface, at line 190 shown in FIGS. 4 and 5. Read bits ID1B0-ID1B7 of the system clock. In the next operation block, bit ID1B0
- The 60° period specified by ID1B2 is located
Stored in KOCT (see Table 2), bit ID1B
The time within this period, represented by 3-ID1B7, is stored in memory at location TCLOCK. The processor then calculates the value of NEWTIN. Therefore, the location in the storage device is set to TCLOCK.
It is set equal to the value obtained by adding 2, which is the delay time mentioned earlier in the calculation when deriving the TIMTGO formula. Again, at this time, the long clock count correction value CORR is set equal to 0. The program then enters the NEWTIM>30 decision block. NEWTIM
If is greater than 30, the program exits the Y branch and sets bit CORR to 1. The program then enters another decision block NEWTIM>31.
If NEWTIM is 32 or greater, the program exits the Y branch and enters the action block at the top right of Figure 20, where NEWTIM=
By setting NEWTIM−32, NEWTIM
Set to 0 or 1. NEWTIM happened to be
If it is 32, set it to 0, but
If NEWTIM is equal to 33 (i.e. TCLOCK=31
+2=33), set to 1. Next, in Figure 20, NEWTIM>30 and NEWTIM>
31 Explain the decision block. If either of these decisions is negative, the program exits the N branch of the associated decision block and enters an action block where it uses the zero crossing number PHA in storage to calculate TIMTGO. For this reason, PHA
By setting it equal to TABPH, the value of KOCT is used as the address to the PH table (TABPH) (see Table 2). The processor then calculates TIMTGO by subtracting TABTP (correction offset from Table 2 addressed by the difference between PHA and PH) from the firing angle FINVAL, plus TCLOCK (the period just read). Calculate TIMTGO by subtracting 8 times the value of CORR and setting it equal to the value of CORR. At this time, CORR is either 0 or 1 depending on whether NEWTIM is greater than or less than 31. The processor then enters the CURFLG=0 decision block where it tests whether this is the first current reading. If CURFLG is not equal to zero, indicating a second current reading, the processor enters connector F in FIG.
3 from driver 138 of processor/system interface 64 via line 266.
The addresses of the SCR pairs and bridges are written to device 3, the SCR selection and drive direction register 268 of FIG. 11B, by sending the addresses of the SCR pairs and bridges as write data bits WDB0 through WDB7. The addresses of the SCR pairs and bridges are obtained from the table OCTF in storage.
This table has 12 separate address entries. Six of these are for the forward SCR bridge and six are for the reverse SCR bridge. The position in table OCTF is the SCR to be fired.
It is addressed by the contents of the PH counter, which specifies the pair, and the direction flag DIRFLG, which is a flag in memory that specifies whether to fire the forward or reverse bridge. From the explanation so far, the firing of the SCR is actually
is done after the TIMTGO calculation has been made (i.e. after the second current reading), and therefore:
It will be appreciated that in order to fire the proper SCR, it is necessary to change the addresses of the SCR pairs and bridges. On the other hand, if it is the first current reading, the SCR is
It is desirable not to change the pair and bridge addresses. Therefore, if it is not the first current reading,
21 is entered from point G in FIG. 20, and the update of the SCR pair and bridge address is bypassed. Next, the program enters the TIMTGO<16 decision block. If TIMTGO is less than 16, the program exits the Y branch and enters an action block where the processor writes the number 16 to unit 1, the subtraction counter. For this purpose, the signal WDV1 is generated from the processing device/system interface, and a number of signals are sent to the write data buses WDB0 to WDB7 as described above.
Generate 16. The reason for testing TIMTGO < 16 is that there is always at least a 4° delay before generating an interrupt to the data processing unit to send a conversion command to the A/D converter 80 to perform a new conversion. This is to place a minimum limit on the value of TIMTGO in order to guarantee the same. In Figure 21, if TIMTGO is not less than 16, the program branches from the no branch to the unit 1 read operation block where the processor again reads bit ID 1B of the system clock.
Read 0 to ID1B7. The program then enters the decision block ID1B3-ID1B7=NEWTIM, exits the no branch and returns to the Read Device 1 operation block, and the system clock is set to NEWTIM.
Continue to cycle through this rube until equal to .
When these two values are equal, it is time to charge the truncation counter and the program enters the operating block from the Y branch where the processor writes TIMTGO to the truncation counter 224 of FIG. As mentioned earlier, the next 88 microsecond clock signal (Figures 9 and 1) is
0) occurs, the subtraction counter starts counting down the TIMTGO toward 0. When the subtractive counter reaches 0, the processing device returns to line 2 from FIG.
10, which generates another interrupt to the processing unit as previously described. Immediately after transferring TIMTGO to the subtraction counter, the processing unit
Moving from connector H in the figure to connector H in FIG. 22, a CURFLG=0 decision block is entered, which tests whether this is the first current reading. If it is the first read, the processing unit exits the N branch and enters an operating block where it sets the current read flag, position CURFLG, equal to 1, and the next time it passes through the program, it sets it to the second read. represents something that will become. On the other hand, if it is the first reading, Y from CURFLG=0 decision block.
In the action block that exits through the branch and enters the next, set the ordinal counter PH equal to PH + 1,
Increment the address of the SCR pair so that the next time TIMTGO is calculated, the correct SCR pair will be fired. The processor then enters the PH>6 decision block. PH
If is greater than 6, the program exits the Y branch and enters the action block, where, in preparation for firing the SCR pair corresponding to the PH address of 1,
Let PH be equal to 1. On the other hand, if PH is not greater than 6, then PH is not changed and the program exits the no branch and the next operating block it enters is ready for the first current reading the next time it passes through the program. , set the position CURFLG equal to 0. At this time, the interrupt subroutine calls the subroutine RDTACH shown in FIG. In FIG. 24, the processor enters the entry RDTACH start of the speed generator read routine. At RDTACH,
The processor first reads input device 1, the system clock, by reading the three most significant bits of the clock (ID1B0-ID1B2). It was mentioned earlier that these bits limit the 60° period of input voltage during which the processor reads. Next, the processing device PHOCT=ID1B0-ID1B
2 Enter the decision block. In this decision block,
Test whether a zero crossing of each phase to neutral has occurred since the last time this subroutine was passed. To this end, the three most significant bits (ID1B0-ID1B2) of the 360° system clock are compared to the position PHOCT which had the reading or value of the 60° period on the previous pass through the subroutine. ID1B0-ID
If there is a change in 1B2, it means that a zero crossing has occurred, and to update this position for later testing, PH
It turns out that the new value should be stored in the OCT. This is done in the action block that enters from the no branch of the PHOCT=ID1B0-ID1B2 decision block, where PHOCT is set to ID1B0-ID1B2.
Let it be equal to . If, on the other hand, there is no change in the zero crossing, the program exits the Y branch and returns from that point to FIG. 22, entering the CURFLG=1 decision block. In Figure 24, a change occurs in the zero crossing, ID1B0
- Assume that the value of ID1B2 has changed. Therefore, the program is PHOCT=ID1B0-ID1B2
After exiting the decision block, PHOCT is set as described above, and in the next action block the processing unit enters, the bit is set.
By reading ID3B0-ID3B7 and ID0B4 into the processing unit, device 3, which is a velocity pulse counter, is read. In FIG. 7, it was stated that bit ID0B4 is a bit that specifies the rotation direction of the electric motor. Therefore, in this operation block, the value of the speed pulse counter is read into the processing unit, and the sign of the value is
Set according to the status of ID0B4. For this reason,
The value of the speed pulse counter represents a positive or negative value,
Indicates that the motor is rotating in the forward or reverse direction. In the device of this invention, the input device 3 in FIG.
By addressing from to an 8-bit multiplexer, bit ID0B4 is read through this multiplexer and sent to the processing unit simultaneously with bits ID3B0 to ID3B7. In FIG. 24, the processor adds the speed generator reading to the sum of the previous readings in the next operating block it enters. To this end, ID3B0-ID3B7 are added to the location CACTI marked speed counter accumulator in the memory. Thus, it can be seen that each time subroutine RDTACH is passed, the velocity readings from velocity pulse counter 88 are accumulated as a sum in position CACTI. The processor then enters the next operating block where it updates or increments the read count counter CKNT in the storage device by one by setting CKNT=CKNT+1. The purpose of the counter CKNT is to keep track of the number of readings accumulated in CACTI.
This is the decision block CKNT at the top right of Figure 24.
=3. This block tests whether three readings have been accumulated. If CKNT is not equal to 3, no calculations are made for velocity smoothing, so the program exits the no branch and returns to where the interrupt subroutine came from, returning to the CURFLG=1 decision block of Figure 22 above. enter. In Figure 24, it is now assumed that three readings have been accumulated. At this point, the program exits the Y branch and enters a decision block where it calculates the unsmoothed motor speed. For this reason, the location within the storage device
Let TEMP be equal to the sum of the velocity pulses accumulated during the last two passes. This is the average motor speed. To calculate this sum, set TEMP=CACT. This is the sum of the memory location storing the old sum of speed readings of the speed generator and the location CACTI which contains the sum of the new speed readings of the speed generator. Additionally, this action block sets the position CACT equal to CACTI so that it reflects the sum of the old readings. Furthermore
Set CACTI equal to 0 so that you can initialize it to accumulate the sum of the next reading as it passes through the program. Furthermore, the speed flag
Initialize SPDFLG to binary 0. As will be explained later, SPDFLG determines whether to perform the calculation of the speed adjustment device or to skip the calculation of the speed adjustment device.
It is used to notify the processing device. SPDFLG
When is equal to 0, this tells the program to skip the calculation of the speed regulator. At this time, the program enters the next operation block in FIG. 24 and calculates the smooth velocity. Therefore, position TACSND = position
Set it as TEMP-TACSUM. Furthermore, in this action block, position TACSUM is set equal to TACSUM+TACSMD. The position TACSUM has a value proportional to the smooth velocity, and TACSMD is a rate of velocity, which is understood to be a differential of TACSUM. The program then uses the feed/forward back emf for later use to calculate the motor terminal voltage VT.
Calculate CEMF. To calculate CEMF, let the position CEMF in the storage device be equal to the position TEMP times KV. KV is a constant stored in memory and has a value derived from the formula KV=CEMF(volts)/rpm. At this time, the speed calculation is completed, so the processing device returns to the interrupt subroutine of FIG.
CURFLG=1 Enter decision block. If this decision block finds that CURFLG is equal to 1 and this is the second current reading, the program does not calculate the speed regulator. To this end, the program enters point J in the upper part of FIG. 22 from the Y branch, where the save register is saved again, and the program returns to the main program at the interrupt point in FIG. However, assuming CURFLG is not equal to 1 and this is the first current reading, the processing unit enters connector I in Figure 23 where it sets the speed flag.
Let SPDFLG be equal to SPDFLG+1.
The SPDFLG=1 decision block tests whether the speed flag is set. If the speed flag is set, the calculation of the speed regulator is performed by the program, which exits the Y branch of this decision block and enters an action block that calculates the speed error. The location ERRACT in storage is the location where the speed error is stored, and the location CHALF is the speed set point.
The velocity error is calculated by setting the content of CACT to be equal to the content of the old sum of velocity readings, ie, the content of the position CACT, which represents the velocity before smoothing. Proceeding with this program, the processor then:
Position ERRACT=G3×ERRACT−G4×
Start calculating the current set point by setting TACSMD. G3 and G4 are the regulator gains adjusted according to the particular drive motor to obtain the desired speed response. In this example, G
Use the values 3=1 and G4=16. Next, the processing device calculates the numerical value TDESI=TDESI+
Continue calculating the current set point by setting ERRACT. The program then enters the TDESI>CURLMP decision block at the top of Figure 23. In the drive device of this invention, a maximum limit is placed on the motor current, and therefore the calculated motor current TDESI
The value of is the specified current limit CURLMP and
Tested to be greater or less than CURLMN.
CURLMP is the positive current limit and CURLMN is the negative limit, which is the TDESI<
This is shown in the CURLMN decision block. TDESI
If CURLMP is greater than CURLMP, the program exits the Y branch and sets TDESI equal to the maximum current limit CURLMP in the next operating block it enters. On the other hand,
If CURLMP is not greater than TDESI, the program exits the N branch and enters the TDESI<CURLM decision block. If this test is positive, the program exits the Y branch and leaves TDESI equal to CURLMN. On the other hand, if this test is negative, the program exits the N branch and calculates the current speed setpoint in the next operating block it enters. The current speed setpoint is determined by moving the location SPDESI (current setpoint speed) in storage from TDESI (calculated current setpoint).
Greater than equal to DESI (current set point), calculated by dividing the difference by three. The divisor of 3 is used so that each calculation of the speed regulator takes into account the average of the current speed set point over three passes through the current regulator calculation program. A current speed limit is also placed on the current speed set point SPDESI. For this reason, the program is SPDESI>
The RTLMP decision block is entered, which tests whether SPDESI is greater than the positive rate limit, RATLMP. If so, the program exits the Y branch and enters the SPDESI=RATLMP operation block, which sets the maximum positive speed limit on SPDESI. On the other hand, if SPDESI is less than RATLMP, the program exits the N branch and SPDESI<
Enter RATLMN decision block. In this decision block, if SPDESI is less than RATLMN, the program exits the Y branch and SPDESI=
When RATLMN, set the minimum speed limit.
If SPDESI is not less than RATLMN, the program exits the no branch and returns to point J in Figure 22.
The program then returns to the main program at the interrupt point, where it re-stores the registers previously saved in the processor. Referring to FIG. 23, the SPDFLG=1 decision block will be explained. If SPDFLG is equal to 1, this indicates that the calculation of the speed regulator should be skipped, so the program exits the N branch of this block and returns to Enter J. Here, the first current reading in Figure 16 is CURFLG=
Returning to the 0 decision block, the program tests whether it is taking a first or second current reading. If CURFLG is not equal to 0, this indicates that you have just completed the first current reading and should take a second current reading, as described above, and the current regulator calculations should be completed. Show that you should. In this state, the processor exits the no branch and enters connector C in FIG. The first operation in FIG. 18 is that the processing unit sends a device 5 read command to read the analog-to-digital current converter 80 and bits ID 5B0-
ID5B7 is stored in location CRNT, which is the location that stores the actual motor current. The processor then enters an operational block and calculates the current error by setting position IDIFF equal to the current set point, position DESI, minus the actual motor current, CRNT. Then IDIFF>+
A test is performed in the IDLIM decision block to determine if the current error is greater than the positive current error limit specified by the constant +IDLIM. If IDIFF is greater than +IDLIM, the program exits the Y branch and enters the operating block, where IDIFF is greater than +IDLIM.
Let it be equal to IDLIM. On the other hand, IDIFF is +IDLIM
If not, the program exits the N branch and enters the IDIFF-IDLIM decision block. Similar types of decisions are made in this block,
Determine whether IDIFF is negative or less than the minimum current error limit. If so, the program exits the Y branch and leaves IDIFF equal to -IDLIM. If, on the other hand, IDIFF is not less than -IFLIM, the program exits the N branch and enters an operating block in which the motor terminal voltage is calculated by the regulator. The motor terminal voltage is the intermediate value of the calculation.
It is calculated by setting VR equal to (G1 x IDIFF) - (G2 x IDIFF0). Gains G1 and G2 were discussed earlier. Gain 1 (G1) for discontinuous current mode of operation is typically two to three times the value for continuous current operation, while gain 2 is equal to zero for discontinuous mode operation. Item IDIFF0 is the location in the storage where the old value of IDIFF is stored. The program then proceeds to the DIRFLG=0 decision block. At this decision block, a test is made to determine if the forward bridge is fired by testing the state of DIRFLG, a flag in storage that specifies which bridge is fired. When DIRFLG is not equal to 0, indicating that the SCR of the reverse bridge is fired, exiting the N branch, VR is set equal to VR0.VR. Here, VR0 comes from the location in storage that stores the old value of VR. When DIRFLG is equal to 0, indicating that the forward SCR is firing, the program enters the operating block from the Y branch where it sets VR equal to VR0 + VR. When the calculation of VR is complete, the program enters the decision block VR>VRLIMP. Two constants (VRLIMP and VRLIMN) are stored in memory that define positive and negative limits for the calculated maximum and minimum voltages. If VR is greater than VRLIMP, the Y branch of this decision block is exited and the action block is entered, setting VR equal to VRLIMP. On the other hand, if VR is not greater than VRLIMP, follow the N branch and enter the VR<VRLIMN decision block. In this block, VR is VRLIMN
If it is less, VR is set equal to VRLIMN. Otherwise, take the N branch and update VR0, which is the location where the old value of VR is stored, by setting VR0=VR. The program then enters point D in FIG. 19 from point D in FIG. Entering Figure 19, the processing device
A MODFLG=0 decision block is entered where a test is performed to determine whether the device is in continuous or discontinuous current mode. If MODFLG is not equal to 0, this indicates that the device is in continuous mode.
For this reason, the processing unit exits the no branch and
DIRFLG=0 Enter decision block. It is in the flowchart of FIG. 19 that a determination is made as to whether it is appropriate to reverse the direction of the motor. The criteria for reversing the motor is that the device must be in discontinuous current mode and the sign of the current set point (DESI) must be opposite to the direction flag (DIRFLG). The determination of this current reversal will be explained next. If the judgment test of MODFLG=0 is positive,
The processor exits the Y branch, indicating the discontinuous mode, and enters the DESI code DIRFLG and an inverse decision block. In this decision block, DESI
Determine whether it is the opposite of DIRFLG. If you don't agree, the program starts from the N branch.
Entering the DIRFLG=0 decision block is as previously described. However, if DESI is opposed to DIRFLG, the program follows the Y branch and enters the action block where the direction flag is set.
Reverses DIRFLG from its current state. As shown in this operating block, when DIRFLG is set equal to 1, it indicates that current flows in the reverse bridge and not in the forward bridge.
When DIRFLG is set to 0, the forward bridge is fired. Then the program is DIRFLG=
A zero decision block is entered to determine the relative polarity of the voltages from the CEMF and bridge. When firing the reverse bridge, exiting from this decision block via the N branch and entering the action block,
Therefore, by setting VT = CEMF (back electromotive force) - VR (motor voltage, since the polarity is opposite), the desired terminal voltage VT is calculated. When firing the forward bridge, which is the case when DIRFLG = 0, the operating block is entered from the Y branch and VT = 0 to set the proper polarity.
By setting CEMF + VR, calculate the desired motor terminal voltage VT. In the device of the invention, positive and negative limits are imposed on the motor terminal voltage, so that the test immediately following the calculation of VT is whether VT is equal to or less than the positive and negative limits. It is to judge. The first decision block after calculating VT is VT>VTLIMP. If VT is greater than the positive limit, an action block is entered via the Y branch where VT is set equal to the maximum positive limit VTLIMP. On the other hand, if it is smaller than VTLIMP, no
Follow the branch and do a similar test for VT<VTLIMN. If VT is less than the minimum limit, take the Y branch and set VT equal to VTLIMN. Otherwise, take a no branch from the VT<VTLIMN decision block and enter the operation block of FIG.
Extract from the table the values calculated by 245.8COS ^-1 (3VT/πV _LN ). As mentioned earlier, these values for FINVAL were previously discussed and are shown in Table 1. It is well known to incorporate tables in this way,
Address the table with the address specified by the value of VT, and set the value of the addressed position to the firing angle.
This is a simple method that can be used as FINVAL. The program then exits connector E of FIG. 19 and enters connector E of FIG. 20 where the processor reads the system clock as previously described. The program does not continue executing in FIG. 20, but through its execution eventually returns to the main program's interrupt point, as previously described. Having thus described the invention in detail, the general structure and method of the invention consists of a main program that cycles continuously to read a speed reference switch and a motor direction switch and calculate a speed set point for the motor. It will be understood that The interrupt program receives the speed setpoint data from the main program and reads the motor speed, armature current, and time measured by the 360° system clock. The interrupt program then calculates the desired firing angle for the SCR, sends data with a value proportional to the firing angle to a counter in the device, and sends an address word to the SCR selection drive direction logic. The system is controlled to operate a gate pulse generator to directly digitally fire the SCR selected by the address data to regulate and control the reversible three-phase drive motor system. The program generates an interrupt at each firing of the SCR, starts the regulator calculations, loads the counter at the proper time, and controls the time to fire the next SCR to be fired. Therefore, it is synchronized with the firing of the SCR. The processing unit of this device reads the armature current twice every 60° electrical angle. The first armature current reading is taken at the time when the next SCR is scheduled to fire (e.g. 4
゜) It is done before. This first current reading is used to determine the mode of operation (continuous or discontinuous) of the current regulator. Take a second current reading and begin the regulator calculation approximately 20° after the SCR was previously fired. The second current reading is used as current feedback in the current regulator program.
Control the entire current device. Therefore, as a device for controlling loads such as DC motors, it has the advantage of processing devices such as microcomputers, with capabilities that far exceed those of traditional analog type regulating and control devices, while limiting extra costs. It will be appreciated that a regulating and control system having been shown and described has been described.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明を実施した調整及び制御装置
の簡略ブロツク図、第２図はこの発明を実施する
為の典型的なデータ処理装置の簡略ブロツク図、
第３図はデータ処理装置及び負荷又は直流電動機
に接続された第１図の調整装置及び整流器制御装
置及び整流器のブロツク図、第４図は第３図の処
理装置／システム・インタフエイスの詳しい論理
図で、データ処理装置と、調整装置及び整流器制
御装置の他の論理ブロツクとの間の相互接続を示
す。第５図は第３図の装置のブロツクの詳しい論
理図、第６図はこの発明の調整及び制御装置並び
にシステム・クロツクの動作説明用の時間線図、
第７図は第３図の速度パルス計数器及び論理回路
の詳しい論理図、第８図は第７図の速度パルス計
数器及び論理回路の動作説明用の時間線図、第９
図は第３図の点弧論理回路の詳しい論理図、第１
０図は第９図の点弧論理回路のタイミングを説明
する時間線図であり、この発明の動作の説明に役
立つ。第１１Ａ図及び第１１Ｂ図は、第１１Ａ図
を第１１Ｂ図の上において合成される図面であつ
て、第３図のSCR選択及び駆動方向論理回路、
整流器及びアナログ・デイジタル変換器とそれら
の間の相互接続を示す詳しい論理図、第１２図は
この発明の動作説明用の曲線を示すグラフ、第１
３図はこの発明の動作順序を説明する為の棒形フ
ローチヤート、第１４図乃至第２４図はこの発明
の調整及び制御装置の動作方法を説明する為のフ
ローチヤートである。 主な符号の説明、１０：マイクロ処理装置、１
２：直流電動機、１６：整流器、３０：主記憶装
置、６０：システム・クロツク、６４：インタフ
エイス、７２：点弧論理回路、８０：Ａ／Ｄ変換
器、８４：SCR選択及び駆動方向論理回路、８
８：速度パルス計数器、２２４：減数計数器。 FIG. 1 is a simplified block diagram of a regulating and control device embodying the invention; FIG. 2 is a simplified block diagram of a typical data processing device embodying the invention;
3 is a block diagram of the regulator and rectifier controller and rectifier of FIG. 1 connected to a data processing device and a load or DC motor; FIG. 4 is a detailed logic of the processing device/system interface of FIG. 3; The figure shows the interconnection between the data processing device and other logic blocks of the regulator and rectifier control device. 5 is a detailed logic diagram of the blocks of the apparatus of FIG. 3; FIG. 6 is a time diagram illustrating the operation of the regulating and controlling apparatus and system clock of the present invention;
7 is a detailed logic diagram of the speed pulse counter and logic circuit shown in FIG. 3, FIG. 8 is a time diagram for explaining the operation of the speed pulse counter and logic circuit shown in FIG. 7, and FIG.
The figure is a detailed logic diagram of the ignition logic circuit in Figure 3,
FIG. 0 is a time diagram illustrating the timing of the firing logic circuit of FIG. 9, and is useful for explaining the operation of the present invention. 11A and 11B are diagrams in which FIG. 11A is synthesized on top of FIG. 11B, and the SCR selection and drive direction logic circuit of FIG. 3,
Detailed logic diagram showing rectifiers and analog-to-digital converters and interconnections therebetween; FIG. 12 is a graph showing illustrative curves of the operation of the invention;
FIG. 3 is a bar-shaped flowchart for explaining the operating sequence of the present invention, and FIGS. 14 to 24 are flowcharts for explaining the operating method of the adjustment and control device of the present invention. Explanation of main symbols, 10: Micro processing device, 1
2: DC motor, 16: Rectifier, 30: Main memory, 60: System clock, 64: Interface, 72: Firing logic circuit, 80: A/D converter, 84: SCR selection and drive direction logic circuit , 8
8: Velocity pulse counter, 224: Reduction counter.

Claims (1)

【特許請求の範囲】 １ 交流源と負荷の間に接続された制御可能な整
流器を点弧する点弧パルスを発生する点弧角を計
算する様にプログラムされたデータ処理装置を含
んでいて、負荷のパラメータの所望の値に比例す
る標識及び点弧角を前記処理装置内に貯蔵し、該
処理装置に対して割込み信号を供給し、該処理装
置が、前記割込み信号に応答して、前記パラメー
タの実際の値に比例する値を読取つて該パラメー
タの前記所望の値及び実際の値の間の差から前記
点弧信号を決定する値を計算する系統で負荷のパ
ラメータを調整する方法に於て、イ）前記負荷が
直流電動機であつて前記パラメータがその速度で
あり、ロ）前記処理装置が、前記割込み信号に応
答して、電動機速度に比例する値の外に電動機電
流の値を読取り、前記点弧信号を決定する前記値
は、所望の電動機速度及び実際の電動機速度の間
の差、読取つた電動機電流の値及び前に読取つた
電動機電流の値の間の差、及び前に計算した、前
記点弧角を決定する値に関係する点弧角であり、
ハ）前記処理装置がこうして計算された、前記点
弧角を決定する値に基づいて、貯蔵されている点
弧角の内の１つを選択し、ニ）該選択された点弧
角によつて特定される時刻に、前記処理装置が前
記整流器に対する点弧パルスを発生させ、ホ）該
点弧パルスを前記割込み信号として用いて前記
ロ）乃至ニ）の工程を繰返す工程を特徴とする方
法。 ２ 特許請求の範囲１に記載した方法に於て、前
記点弧パルスを発生する工程が、前記選ばれた点
弧角に対応する数を計数器に予めセツトし、該計
数器の内容を予定の周波数で計数し、前記計数器
が予定のカウントに達した時に前記点弧パルスを
発生する工程を含む方法。 ３ 前記処理装置によつて点弧のために選択され
る複数のSCRを含む装置で特許請求の範囲１又
は２に記載した方法に於て、前記割込み信号に応
答して、前記交流源から、該交流源の或る期間を
特定する値を持つ標識を読取り、前記計算された
値に基づいて貯蔵されている点弧角の内の１つを
選択し、前記標識によつて特定された点弧すべき
整流器を選択し、前記読取つた標識の値を特定量
だけ変えて次に点弧すべき整流器を選択する様に
前記処理装置に指示する方法。 ４ 特許請求の範囲第１項乃至第３項のうちいず
れか１項に記載の方法で、閉ループ・デイジタル
形制御装置で連続及び不連続電流動作様式に於け
る利得を制御する方法に於て、電動機電流を１回
目に処理装置に読込み、前記電動機電流を予定の
電流に比例する貯蔵された値と前記処理装置内で
比較して、比較の結果に従つて系の２つの電流動
作様式の内の一方を設定し、設定された電流動作
様式に従つて系の予定の利得に比例する貯蔵され
た値を処理装置内で選択し、予定の遅延の後、２
回目に電動機電流を読取ることを含めて系のパラ
メータを選択的に読取り、系のパラメータを並び
に選択された系の利得から所要の電動機端子電圧
に比例する値を計算し、計算された電動機端子電
圧によつて特定される値を使つて点弧角に比例す
る貯蔵されデイジタル値を選択する様に処理装置
に合図し、前記選択された点弧角の大きさを増分
的に変え、前記点弧角の大きさが特定された値に
達した時、点弧パルスを発生して整流器を点弧す
る工程から成る方法。 ５ 特許請求の範囲第４項記載の方法に於て、前
記電動機電流を予定の電流に比例する貯蔵された
値と処理装置内で比較して、該比較の結果に従つ
て、電動機を反転する為の第１の判断基準とし
て、２つの電流動作様式の内の一方を設定し、予
定の遅延の後、２回目に電動機電流を読取ること
を含めて系のパラメータを選択的に読取り、前に
計算された所望のの電動機電流及び現在選択され
ている整流器を表わす前に設定した値の極性を比
較して、これらの極性が反対であれば、電動機を
反転する第２の判動基準を設定し、最初に設定さ
れた判断基準が不連続電流動作様式を特定してい
て第１の判断基準が充たされた場合に反対側の整
流器を点弧の為に選択し、前に読取つた系のパラ
メータから所要の電動機端子電圧に比例する値を
計算し、計算された電動機端子電圧によつて特定
される値を使つて点弧角に比例する貯蔵されたデ
イジタル値を選択する様に、処理装置に合図し、
点弧角の大きさが特定された値に達した時に点弧
パルスを発生して選ばれた整流器を点弧して、反
対側の整流器が選択された場合の様に電動機の反
転を行なう工程から成る方法。 ６ 制御可能な整流器を介して交流源に接続され
た直流電動機のパラメータを調整する調整装置に
於て、イ）所望の電動機速度、実際の電動機速度
及び電動機電流を装置のパラメータとして読取る
ようにプログラムされていると共に、前に読取つ
たパラメータに比例する値を貯蔵する手段および
割込み信号に応答して、貯蔵されている値及び読
取つたばかりの値を用いて、前記制御整流器を点
呼するために点弧信号の発生を決定する値を持つ
デイジタル信号を計算する計算手段を含んでいる
処理装置、ロ）電動機電流及び実際の電動機速度
を検出して、それらパラメータに比例する値を前
記処理装置に供給する手段、ハ）予定の周波数で
クロツク信号を発生する手段、ニ）該処理装置に
よつて決定された時刻に、前記デイジタル信号を
該処理装置から受取る計数器を含む手段を設け、
該計数器は、前記クロツク信号に応答して該計数
器の内容を計数して、該計数器が特定のカウント
に達した時に前記制御整流器を点弧する点弧パル
スを供給し、前記計数器は前記処理装置に割込み
信号として該点弧パルスを供給して該処理装置に
次の整流器点弧のデイジタル信号を更に計算させ
るようになつている調整装置。 ７ 特許請求の範囲６に記載した調整装置に於
て、前記クロツク信号を発生する手段が、交流源
に接続されていて該交流源の相期間を定める標識
の形をしたデイジタル信号を処理装置に供給する
位相検出装置を含み、前記クロツク信号を発生す
る手段は更に点弧論理回路及び別の計数器手段を
含み、該別の計数器手段は、点弧角に比例し且つ
クロツク信号に関係する計算されたデイジタル値
を前記処理装置から受取つて前記予定の周波数を
計数し、前記点弧論理回路は、前記計数器が予定
のカウントに達した時に、１つの整流器を点弧す
る点弧パルスを発生すると共に、前記パラメータ
及び標識を読取つて次の整流器を点弧する点弧角
を計算するように前記処理装置に命令することを
特徴とする調整装置。 ８ 特許請求の範囲７に記載した調整装置に於
て、前記標識が、交流源の相期間を表わすデイジ
タル信号を表わすと共に、該相期間の内、前記処
理装置が標識を読取る時点を特徴づける第２のデ
イジタル信号をも含み、計数器の点弧論理回路
が、前記第２のデイジタル値によつて決定された
時点に、前記処理装置から第１のデイジタル値を
受取り、該計数器はクロツク信号に応答して、該
クロツク信号によつて予じめ決定された周波数で
計数し、前記点弧論理回路が１つの整流器を点弧
する点弧パルスを送出すると共に割込み信号を発
生することを特徴とする調整装置。 ９ 特許請求の範囲６乃至８のいずれか１項に記
載した調整装置に於て、電動機の回転速度及び回
転方向を制御する為に逆並列に接続された可逆ブ
リツジ整流器の制御整流器を点弧する為に、前記
可逆ブリツジ整流器には、前記処理装置によつて
当該選択手段がアドレスされた時に、計算された
整流器アドレスを該処理装置から受取る選択手段
が設けられていることを特徴とする調整装置。Claims: 1. A data processing device programmed to calculate a firing angle to generate a firing pulse to fire a controllable rectifier connected between an alternating current source and a load; an indicator and a firing angle proportional to a desired value of a parameter of the load are stored in the processing device, and an interrupt signal is provided to the processing device, the processing device being responsive to the interrupt signal to A method for adjusting a parameter of a load in a system in which a value proportional to the actual value of the parameter is read and a value determining the firing signal is calculated from the difference between the desired value and the actual value of the parameter. a) the load is a DC motor and the parameter is its speed, and b) the processing device reads a value of motor current other than a value proportional to the motor speed in response to the interrupt signal. , the value determining the firing signal is the difference between the desired motor speed and the actual motor speed, the difference between the read motor current value and the previously read motor current value, and the previously calculated value. a firing angle related to the value determining said firing angle,
c) the processing device selects one of the stored firing angles based on the value thus calculated for determining the firing angle; and d) according to the selected firing angle. the processing device generates an ignition pulse for the rectifier at a time specified by e), and e) repeats the steps b) to d) using the ignition pulse as the interrupt signal. . 2. In the method set forth in claim 1, the step of generating the firing pulse includes presetting a number corresponding to the selected firing angle in a counter, and presetting the contents of the counter. and generating the firing pulse when the counter reaches a predetermined count. 3. A method as claimed in claim 1 or claim 2 in an apparatus comprising a plurality of SCRs selected for ignition by the processing unit, in which, in response to the interrupt signal, from the alternating current source: reading an indicator with a value identifying a certain period of the alternating current source, selecting one of the stored firing angles based on said calculated value, and selecting one of the stored firing angles at the point specified by said indicator; A method of selecting a rectifier to fire and instructing the processor to change the value of the read indicator by a specified amount to select the next rectifier to fire. 4. A method for controlling gain in continuous and discontinuous current mode of operation in a closed-loop digital control device by the method according to any one of claims 1 to 3, comprising: A motor current is first read into a processing device, said motor current is compared in said processing device with a stored value proportional to the predetermined current, and according to the result of the comparison one of the two current operating modes of the system is selected. and select in the processing unit a stored value proportional to the scheduled gain of the system according to the set current mode of operation; after a scheduled delay, 2
Selectively read the system parameters, including reading the motor current, calculate a value proportional to the required motor terminal voltage from the system parameters and the selected system gain, and calculate the calculated motor terminal voltage. signals a processor to select a stored digital value proportional to the firing angle using a value specified by A method consisting of generating an ignition pulse to ignite the rectifier when the angular magnitude reaches a specified value. 5. A method according to claim 4, wherein the motor current is compared in a processing device with a stored value proportional to a predetermined current, and the motor is reversed according to the result of the comparison. As a first criterion, one of the two current operating regimes is set and system parameters are selectively read, including a second reading of the motor current after a scheduled delay, and the Comparing the polarity of the calculated desired motor current and the previously set value representing the currently selected rectifier, and setting a second criterion for reversing the motor if these polarities are opposite. If the first criterion specified specifies a discontinuous current mode of operation and the first criterion is met, the opposite rectifier is selected for ignition and the previously read system process to calculate a value proportional to the required motor terminal voltage from the parameters of and select a stored digital value proportional to the firing angle using the value specified by the calculated motor terminal voltage. signal the device,
the process of generating a firing pulse to fire the selected rectifier when the magnitude of the firing angle reaches a specified value, thereby reversing the motor as if the opposite rectifier had been selected; A method consisting of 6. In a regulating device for regulating the parameters of a direct current motor connected to an alternating current source via a controllable rectifier, a) programmed to read the desired motor speed, the actual motor speed and the motor current as parameters of the device; means for storing a value proportional to a previously read parameter; a processing device comprising calculation means for calculating a digital signal having a value determining the generation of an arc signal; b) detecting the motor current and the actual motor speed and supplying to said processing device values proportional to these parameters; c) means for generating a clock signal at a predetermined frequency; d) means including a counter for receiving said digital signal from said processing device at a time determined by said processing device;
The counter is responsive to the clock signal to count the contents of the counter and provide a firing pulse that fires the controlled rectifier when the counter reaches a particular count; A regulating device adapted to supply said firing pulse as an interrupt signal to said processing device to cause said processing device to further calculate a digital signal for the next rectifier firing. 7. A regulating device according to claim 6, wherein the means for generating a clock signal is connected to an alternating current source and transmits a digital signal in the form of an indicator defining a phase period of the alternating current source to a processing device. the means for generating the clock signal further comprising a firing logic circuit and further counter means, the further counter means being proportional to the firing angle and related to the clock signal. A calculated digital value is received from the processing unit to count the predetermined frequency, and the firing logic circuit generates a firing pulse that fires one rectifier when the counter reaches the predetermined count. and instructing the processing unit to read the parameters and indicators to calculate the firing angle for firing the next rectifier. 8. The regulating device according to claim 7, wherein the marking represents a digital signal representative of a phase period of the alternating current source, and a first signal characterizing a point in the phase period at which the processing device reads the marking. 2 digital signals, a counter firing logic receiving a first digital value from the processing device at a time determined by the second digital value; in response to counting at a frequency predetermined by the clock signal, the firing logic circuit delivers a firing pulse that fires one rectifier and generates an interrupt signal. Adjustment device. 9. In the regulating device according to any one of claims 6 to 8, the control rectifier of the reversible bridge rectifiers connected in antiparallel is ignited to control the rotation speed and rotation direction of the electric motor. A regulating device characterized in that said reversible bridge rectifier is provided with selection means for receiving a calculated rectifier address from said processing device when said selection means is addressed by said processing device. .