JPS61144841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61144841A JPS61144841A JP26771084A JP26771084A JPS61144841A JP S61144841 A JPS61144841 A JP S61144841A JP 26771084 A JP26771084 A JP 26771084A JP 26771084 A JP26771084 A JP 26771084A JP S61144841 A JPS61144841 A JP S61144841A
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- Japan
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- layer
- film
- mask
- implanted
- oxide film
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に素子分離に
改良を加えたMO8型トランジスタに関する。
改良を加えたMO8型トランジスタに関する。
(発明の技術的背景)
従来、MO8型トランジスタは、例えば第2図(a)〜
(C)に示すように製造されている。
(C)に示すように製造されている。
まず、例えばP型のシリコン基板1上に熱酸化膜2を介
してマスク材としてのシリコン窒化膜3を形成する。つ
づいて、この窒化1lI3をマスクとして基板1の表面
にフィールド反転防止用不純物例えばボロン4を加速電
圧40KeV、ドーズ量1×1013cIR41の条件
下でイオン注入し、フィールド反転防止用不純物領域5
を形成する(第2図(a)図示)。次いで、前記窒化1
113をマスクとして選択酸化を行ない、フィールド酸
化膜6を形成する。しかる後、窒化膜3を剥離した後、
全面にパンチスルー防止用不純物7をイオン注入し、パ
ンチスルー不純物領域8を形成する(第2図(b)図示
)。以下、常法により、フィールド酸化膜6で囲まれた
島状の基板1上にゲート酸化膜9を介してゲート電極1
0を形成し、ひきつづき基板1の表面にゲート電極10
に対し自己整合的にN+型のソース領域11、ドレイン
領域12を形成してMO8型トランジスタを製造する(
第2図(c)図示)。
してマスク材としてのシリコン窒化膜3を形成する。つ
づいて、この窒化1lI3をマスクとして基板1の表面
にフィールド反転防止用不純物例えばボロン4を加速電
圧40KeV、ドーズ量1×1013cIR41の条件
下でイオン注入し、フィールド反転防止用不純物領域5
を形成する(第2図(a)図示)。次いで、前記窒化1
113をマスクとして選択酸化を行ない、フィールド酸
化膜6を形成する。しかる後、窒化膜3を剥離した後、
全面にパンチスルー防止用不純物7をイオン注入し、パ
ンチスルー不純物領域8を形成する(第2図(b)図示
)。以下、常法により、フィールド酸化膜6で囲まれた
島状の基板1上にゲート酸化膜9を介してゲート電極1
0を形成し、ひきつづき基板1の表面にゲート電極10
に対し自己整合的にN+型のソース領域11、ドレイン
領域12を形成してMO8型トランジスタを製造する(
第2図(c)図示)。
しかしながら、従来のトランジスタによれば、第2図(
C)に示す如く、フィールド酸化膜6のエツジ付近でフ
ィールド反転防止不純物領域5とパンチスルー防止不純
物領域8が重なり、この領域で両者の不純物濃度が足し
合わされる。従って、この領域は^濃度の不純物領域1
3となる。その結果、この不純物領域13が、ソース領
域11またはドレイン領域12に電圧を印加した時の空
乏層の伸びを妨げ、ソース領域11またはドレイン領域
12の耐圧の劣化を招く。
C)に示す如く、フィールド酸化膜6のエツジ付近でフ
ィールド反転防止不純物領域5とパンチスルー防止不純
物領域8が重なり、この領域で両者の不純物濃度が足し
合わされる。従って、この領域は^濃度の不純物領域1
3となる。その結果、この不純物領域13が、ソース領
域11またはドレイン領域12に電圧を印加した時の空
乏層の伸びを妨げ、ソース領域11またはドレイン領域
12の耐圧の劣化を招く。
本発明は上記事情に鑑みてなされたもので、ソース領域
またはドレイン領域の耐圧の劣化を抑制し得る半導体装
置の製造方法を提供することを目的とする。
またはドレイン領域の耐圧の劣化を抑制し得る半導体装
置の製造方法を提供することを目的とする。
本発明のポイントは、主となるフィールド反転防止用領
域を、マスク材と被膜を用いて半導体基板にイオン注入
することにより従来と比ベフィールド酸化膜のエツジ部
から多少外方に形成することにあり、こうした手段を採
用することにより反転防止用領域とパンチスルー防止不
純物領域の重なりを低減し、ソース領域またはドレイン
領域の耐圧の低下を抑制できる。
域を、マスク材と被膜を用いて半導体基板にイオン注入
することにより従来と比ベフィールド酸化膜のエツジ部
から多少外方に形成することにあり、こうした手段を採
用することにより反転防止用領域とパンチスルー防止不
純物領域の重なりを低減し、ソース領域またはドレイン
領域の耐圧の低下を抑制できる。
以下、本発明をMO8型トランジスタの製造に適用した
場合について、第1図(a)〜(d)を参照して説明す
る。
場合について、第1図(a)〜(d)を参照して説明す
る。
(1)、まず、P型のシリコン基板21を熱酸化し厚さ
1000人の熱酸化l1122を形成した。つづいて、
この熱酸化膜22上にマスク材としての厚さ約2000
人のシリコン窒化膜23を堆積した後、これをフォトエ
ツチング工程でバターニングした。次いで、前記窒化膜
23をマスクとして基板21の表−に第1のフィールド
反転防止用不純物例えばボロン24を加速電圧40Ke
V、ドーズ量1X1013α噌の条件下でイオン注入し
、第1のフィールド反転防止用不純物領域25を形成し
た(第1図(a)図示)。しかる後、減圧CVD法によ
り厚さ約3000人の多結晶シリコン膜26を堆積し、
これを非等方性エツチングである所のCF38r/Cj
2ガス雰囲気の反応性イオンエツチングで全面エツチン
グした。その結果、非等方性エツチングであるため、前
記窒化膜23の側壁に多結晶シリコン膜26が残存した
。更に、残存した多結晶シリコン1126及び窒化j1
23をマスクとして基板の表面に、第2のフィールド反
転防止用不純物例えばボロン27を加速電圧40KeV
、ドーズ量4 X 1Q 1314の条件でイオン注入
し、第2のフィールド反転防止用不純物領域28を形成
したく第1図(b)図示)。なお、同図(1))におい
て、多結晶シリコン1126の下は第1のフィールド反
転防止用不純物領域25のみであるから、この部分のフ
ィールド反転防止用不純物の濃度は低くなる。
1000人の熱酸化l1122を形成した。つづいて、
この熱酸化膜22上にマスク材としての厚さ約2000
人のシリコン窒化膜23を堆積した後、これをフォトエ
ツチング工程でバターニングした。次いで、前記窒化膜
23をマスクとして基板21の表−に第1のフィールド
反転防止用不純物例えばボロン24を加速電圧40Ke
V、ドーズ量1X1013α噌の条件下でイオン注入し
、第1のフィールド反転防止用不純物領域25を形成し
た(第1図(a)図示)。しかる後、減圧CVD法によ
り厚さ約3000人の多結晶シリコン膜26を堆積し、
これを非等方性エツチングである所のCF38r/Cj
2ガス雰囲気の反応性イオンエツチングで全面エツチン
グした。その結果、非等方性エツチングであるため、前
記窒化膜23の側壁に多結晶シリコン膜26が残存した
。更に、残存した多結晶シリコン1126及び窒化j1
23をマスクとして基板の表面に、第2のフィールド反
転防止用不純物例えばボロン27を加速電圧40KeV
、ドーズ量4 X 1Q 1314の条件でイオン注入
し、第2のフィールド反転防止用不純物領域28を形成
したく第1図(b)図示)。なお、同図(1))におい
て、多結晶シリコン1126の下は第1のフィールド反
転防止用不純物領域25のみであるから、この部分のフ
ィールド反転防止用不純物の濃度は低くなる。
20次に、前記多結晶シリコン膜26をCF4102ガ
ス雰囲気のプラズマエツチングで除去した。つづいて、
窒化膜23をマスクとして1000℃で選択酸化を行な
い、フィールド酸化膜29を形成した。次いで、窒化膜
23をCF4102ガス雰囲気のプラズマエツチングで
除去した。いかる後、この状態で、全面にパンチスルー
防止用不純物例えばボロン30を、加速電圧80KeV
。
ス雰囲気のプラズマエツチングで除去した。つづいて、
窒化膜23をマスクとして1000℃で選択酸化を行な
い、フィールド酸化膜29を形成した。次いで、窒化膜
23をCF4102ガス雰囲気のプラズマエツチングで
除去した。いかる後、この状態で、全面にパンチスルー
防止用不純物例えばボロン30を、加速電圧80KeV
。
ドーズ量5X1012αくの条件でイオン注入し、フィ
ールド酸化膜29で囲まれた島状の基板21の表面にパ
ンチスルー防止用不純物領域31を形成した(第1図(
C)図示)。以下、常法により、基板21上にゲート酸
化膜32を介してゲート電極33を形成し、更にこのゲ
ート電極33をマスクとして基板21の表面にN4″型
のソース領域34、ドレイン領域35を形成し、MO8
型トランジスタを製造したく第1図(d)図示)。
ールド酸化膜29で囲まれた島状の基板21の表面にパ
ンチスルー防止用不純物領域31を形成した(第1図(
C)図示)。以下、常法により、基板21上にゲート酸
化膜32を介してゲート電極33を形成し、更にこのゲ
ート電極33をマスクとして基板21の表面にN4″型
のソース領域34、ドレイン領域35を形成し、MO8
型トランジスタを製造したく第1図(d)図示)。
しかして、本発明によれば、第1のフィールド反転防止
用不純物領域25をシリコン窒化膜23をマスクとして
イオン注入することにより形成するとともに、第2のフ
ィールド反転防止用不純物II域28を前記窒化M23
および多結晶シリコン族26をマスクとしてイオン注入
することにより形成して、フィールド酸化膜29のエツ
ジ部付近には第1のフィールド反転防止用不純物領域2
5のみを存在させるため、フィールド酸化1I29のエ
ッ°ジ部付近でパンチスルー防止用不純物領域31との
重なる領域を第1のフィールド反転防止用不純物領域2
5のみに止どめることができる。したがって、フィール
ド酸化膜29のエツジ部付近で不純物濃度が従来のよう
に高くなることがなく、ソース領域34またはドレイン
領域35の耐圧の劣化を抑制できる。
用不純物領域25をシリコン窒化膜23をマスクとして
イオン注入することにより形成するとともに、第2のフ
ィールド反転防止用不純物II域28を前記窒化M23
および多結晶シリコン族26をマスクとしてイオン注入
することにより形成して、フィールド酸化膜29のエツ
ジ部付近には第1のフィールド反転防止用不純物領域2
5のみを存在させるため、フィールド酸化1I29のエ
ッ°ジ部付近でパンチスルー防止用不純物領域31との
重なる領域を第1のフィールド反転防止用不純物領域2
5のみに止どめることができる。したがって、フィール
ド酸化膜29のエツジ部付近で不純物濃度が従来のよう
に高くなることがなく、ソース領域34またはドレイン
領域35の耐圧の劣化を抑制できる。
事実、従来及び本発明によって得られたMOSトランジ
スタを用いて印加電圧と故障率との関係を調べたところ
、第3図に示す特性図を得た。同図において、(イ)は
従来の場合を、(ロ)は本発明の場合を夫々示す。同図
より、従来では、10Vで100%破壊してしまったの
に対し、本発明では10Vでは約15%位しか破壊され
ず、最高15Vまで耐圧を挙げることができた。以上よ
り、本発明が従来に比べ優れていることが確認できる。
スタを用いて印加電圧と故障率との関係を調べたところ
、第3図に示す特性図を得た。同図において、(イ)は
従来の場合を、(ロ)は本発明の場合を夫々示す。同図
より、従来では、10Vで100%破壊してしまったの
に対し、本発明では10Vでは約15%位しか破壊され
ず、最高15Vまで耐圧を挙げることができた。以上よ
り、本発明が従来に比べ優れていることが確認できる。
なお、上記実施例では、第1のフィールド反転防止用不
純物領域を設けた場合について述べたが、これに限らず
、同不純物領域をとり除いてもよい。
純物領域を設けた場合について述べたが、これに限らず
、同不純物領域をとり除いてもよい。
以上詳述した如く本発明によれば、ソース領域またはド
レイン領域の耐圧の劣化を抑制し得るMO8型トランジ
スタなどの半導体装置を製造できる。
レイン領域の耐圧の劣化を抑制し得るMO8型トランジ
スタなどの半導体装置を製造できる。
第1図(a)〜(d)は本発明の一実施例に係るMO8
型トランジスタの製造方法を工程順に示す断面図、第2
図(a)〜(C)は従来のMO8型トランジスタの製造
方法を工程順に示す断面図、第3図は印加電圧と故障率
との関係を示す饅4悌図である。 21・・・P型のシリコン基板、22・・・熱酸化膜、
23・・・シリコン窒化膜(マスク材)、24.27.
30・・・ボロン、25.28・・・フィールド反転防
止用不純物領域、29・・・フィールド酸化膜、31・
・・パンチスルー防止用不純物領域、32・・・ゲート
酸化膜、33・・・ゲート電極、34・・・N+型のソ
ース領域、35・・・N2型のドレイン領域。
型トランジスタの製造方法を工程順に示す断面図、第2
図(a)〜(C)は従来のMO8型トランジスタの製造
方法を工程順に示す断面図、第3図は印加電圧と故障率
との関係を示す饅4悌図である。 21・・・P型のシリコン基板、22・・・熱酸化膜、
23・・・シリコン窒化膜(マスク材)、24.27.
30・・・ボロン、25.28・・・フィールド反転防
止用不純物領域、29・・・フィールド酸化膜、31・
・・パンチスルー防止用不純物領域、32・・・ゲート
酸化膜、33・・・ゲート電極、34・・・N+型のソ
ース領域、35・・・N2型のドレイン領域。
Claims (3)
- (1)、半導体基板上に絶縁膜を介してマスク材を形成
する工程と、全面に被膜を形成する工程と、この被膜を
反応性イオンエッチングにより全面エッチングし該被膜
を前記マスク材の側壁にのみ残存させる工程と、この残
存被膜及びマスク材を用いてフィールド反転防止用不純
物をイオン注入する工程と、前記被膜を除去した後、マ
スク材を用いて選択酸化を行ないフィールド酸化膜を形
成する工程と、マスク材を除去した後全面にパンチスル
ー用不純物をイオン注入する工程とを具備することを特
徴とする半導体装置の製造方法。 - (2)、半導体基板上に絶縁膜を介してマスク材を形成
した後、全面に被膜を形成する前に、マスク材を用いて
基板表面に上記の反転防止用不純物とは別にフィールド
反転防止用不純物をイオン注入することを特徴とする特
許請求の範囲第1項記載の半導体装置の製造方法。 - (3)、被膜が多結晶シリコン膜であることを特徴とす
る特許請求の範囲第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26771084A JPS61144841A (ja) | 1984-12-19 | 1984-12-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26771084A JPS61144841A (ja) | 1984-12-19 | 1984-12-19 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61144841A true JPS61144841A (ja) | 1986-07-02 |
Family
ID=17448470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26771084A Pending JPS61144841A (ja) | 1984-12-19 | 1984-12-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61144841A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5091324A (en) * | 1990-08-10 | 1992-02-25 | Advanced Micro Devices, Inc. | Process for producing optimum intrinsic, long channel, and short channel mos devices in vlsi structures |
-
1984
- 1984-12-19 JP JP26771084A patent/JPS61144841A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5091324A (en) * | 1990-08-10 | 1992-02-25 | Advanced Micro Devices, Inc. | Process for producing optimum intrinsic, long channel, and short channel mos devices in vlsi structures |
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