JPS61144122A

JPS61144122A - 高速プログラマブルカウンタ

Info

Publication number: JPS61144122A
Application number: JP26688284A
Authority: JP
Inventors: Masami Ishii; 石井　正己; Yamato Mase; 間瀬　大和; Shuji Noda; 修司野田; Nobuo Nagata; 永田　信夫; Takeshi Nakane; 中根　武司; Takao Kondo; 隆夫近藤
Original assignee: Aisin Seiki Co Ltd
Current assignee: Aisin Corp
Priority date: 1984-12-18
Filing date: 1984-12-18
Publication date: 1986-07-01
Also published as: JPS61144091A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は高速カウンタとデータレジスタとマルチプレク
サとを組合せてなる高速プログラマブルカウンタに関す
るもので、特にマイクロコンピュータ等に接続可能な高
速プログラマブルカウンタに関するものである。

［従来の技術］従来のこの種のプログラマブルカウンタとしてインテル
社の８２５３形回路を挙げることができる。この回路は
、カウンタ、データレジスタ、マルチプレクサを組合せ
て構成している。そして、到来するデータをカウンタに
導いてカウントアツプし、モしてカウンタのデータをデ
ータレジスタにロードし、マルチプレクサでデータレジ
スタ内のデータを取り出していた。

［発明が解決しようとする問題点］しかし、この種のプログラマブルカウンタは、非同期式
カウンタを用いており、非同期式カウンタはｎ段構成に
あるとき、第１段目のカウント出力で第２段目を起動し
、それをｎ段まで逐次伝搬させて桁上げするものである
から、データ信号線にノイズが乗る確率が高く、且つ、
桁上げ信号にもノイズが乗る確率が高く、耐ノイズ性が
良くなかった。また、後段に桁上げされていくに従い、
１ピット当りの伝搬遅延時間が逐次累積されるので、前
記ｎ段の伝搬遅延時間の経過後でないと、データレジス
タに取り込めず、全体の動作時間が長くなるという問題
点があり、更に、データレジスタに取り込む際にこの遅
延時間のタイミング遅れが原因でスパイクノイズが発生
する場合があった。

そこで、本発明はプログラマブルカウンタの動作時間を
短くして耐ノイズ性を良好とすると共に、その動作を高
速化することを目的とするものである。

［問題点を解決するための手段］本発明は、クロックパルスに同期してプリセット動作、
カウント動作、クリア動作を行うカウンタ、及び、デー
タレジスタとマルチプレクサとを」合せて高速プログラ
マブルカウンタを構成したものである。

［作用］本発明は、斯の如く高速プログラマブルカウンタを構成
したものであるから、各ビット毎の桁上げによる時間遅
れが少なく、且つ、後段桁上げ信号に重畳したノイズと
同期パルスの立ち上がり、または、立ち下がりとが一致
する確率が少ないから、後段の桁上げ信号にノイズが乗
る確率が低くなり、耐ノイズ性が良好となる。

［実施例〕第１図は、本発明の一実施例を示す回路構成図で、１６
ビットの高速プログラマブルカウンタを構成したもので
ある。

１６ビットカウンタＣ０ＵＮＴは同期式カウンタで構成
され、１６ビットデータレジスタＲＥＧと共に、クロッ
クパルスの立ち上がり（クロックパルスの立ち下がりで
動作するものでもよい）で動作するものである。１６ビ
ットマルチブレクサＭＡＬＴは、データ入出力端子のデ
ータＤＡＴＯ〜ＤＡＴ７及びＤＡＴ８〜ＤＡＴ１５を、
１６ビットカウンタＣ０ＵＮＴの対応ビットに入力する
データＩＤＡＴＯ−ＩＤＡＴＩ　５と共に、１６ビット
データレジスタＲＥＧの対応ビットから、データ入力端
子に接続された双方向性バス等にそのデータＲＤＡＴｏ
−ＲＤＡＴ１５を出力するものである。これらの動作は
、タイミング制御回路Ｃ０ＮＴによって制御される。

本実施例で使用する各要部の構成について説明する。

本実施例で用いる１６ビットカウンタＣ０ＵＮＴは、第
２図の如く構成されている。基本的には、１６ビットカ
ウンタの下位８ビット及び上位８ビットからなる２段の
回路構成からなっている。各８ごットカウンタの内部構
成は、第３図の如く構成されており、更に、その各１ピ
ット分の回路構成は第４図の如く構成されている。

まず、第３図のＣＯ〜Ｃ７の回路に相当する第４図の１
ビット分のカウンタ回路について説明する。

ＣＬＫ信号は、本実施例の高速プログラマブルカウンタ
の同期信号となるクロックパルスであり、各ビットを構
成するＪ−にフリップ７０ツブ（以下、単に、Ｊ−ＫＦ
Ｆと記す）のクロック入力に導かれており、各信号はＪ
−ＫＦＦの段階でクロックパルスＣＬＫに同期するよう
に構成されている。ＣＩＮ信号は第３図のイネーブル信
号であるＥＮＢＰ信号とＥＮＢＴ信号及び下位のビット
の出力を受けた動作中の桁上げ信号である。ＷＲＥ信号
は、データ、即ち、データ入出力端子のデータＩＤＡＴ
Ｏ−ＩＤＡＴ７　（及びＩ　ＤＡＴ８〜ＩＤＡＴ１５）
の特定ビットのデータ人力Ｉ　ＤＡＴｎをカウンタに書
き込むライト信号である。ＣＬＲ信号はカウンタ（１ビ
ット分の場合はＪ−ＫＦＦ）に書き込んだデータを消去
するクリア信号である。

第４図の回路動作を第５図から第８図のタイムチャート
を用いて説明する。

なお、図において、斜線を付した信号は、“Ｈ（ハイレ
ベル）″または゛”Ｌ（ローレベル）”のいずれかの状
態にあることを意味するものである。

第５図のタイムチャートは、カウンタをクリアする場合
である。

ライト信号ＷＲＥが“Ｈ”の状態において、クリア信号
ＣＬＲが′Ｈ″の状態からＬ′”となると、ゲートＡＣ
２の出力すは“Ｈ″、ゲートＡＣ１の出力ａは“Ｈ″と
なり、ライト信号ＷＲＥは“Ｈ′″となっておりゲート
ＯＣ１の出力Ｃは桁上げ信号ＣＩＮのＨＩｔ、°“し”
に無関係に“Ｌ”であるから、Ｊ−ＫＦＦのＪ端子には
ゲートＡＣ３の出力ｄのＩ　Ｌ　ＩＩ　、Ｋ端子にはゲ
ートＡＣ４の出力ｅのＨ″が加わる。

したがって、クロックパルスＣＬＫの立ち上がりで、Ｊ
端子、Ｋ端子の信号を受けてＪ−ＫＦＦの０端子出力Ｃ
ＤＡＴｎがＨ”となる。

次に、第６図のタイムチャートを用いて、カウンタにデ
ータを書き込む場合の１ビット分の回路動作について説
明する。

クリア信号ＣＬＲがＨ１１で、ライト信号ＷＲＥが“Ｈ
”となると、データ人力ＩＤＡＴｎの書き込みが可能に
なる。

即ち、データ人力ＩＤＡＴｎが“Ｈ″のとき、ゲートＡ
Ｃ２の出力すは“Ｉ　Ｌ　Ｈ、ゲートＡＣＩの出力ａは
“Ｌ′°、ゲートＯＣＩの出力Ｃは“し”となる。した
がって、Ｊ−ＫＦＦのＪ端子に“ＨＰＩ、Ｋ端子に“し
”が加わり、クロックパルスＣＬＫの立ち上がりで、Ｊ
−ＫＦＦのＯ出力Ｃ０ＡＴｎが“し”となる。

データ人力Ｉ　ＤＡＴｎがＨＬ　ｌ＃のとき、ゲートＡ
Ｃ２の出力すは“Ｈ”、ゲートＡＣ１の出力ａは“Ｈ”
、ゲートＯＣ１の出力ＣはＬ”となる。

したがって、Ｊ−ＫＦＦのＪ端子に“Ｌ”、Ｋ端子に“
Ｈ”が加わり、クロックパルスＣＬＫの立ち上がりで、
Ｊ−ＫＦＦの０出力ＣＤＡＴｎがＨＩＴとなる。よって
、クリア信号ＣＬＲがＨ”、ライト信号ＷＲＥが“Ｈ”
となると、データ人力ＩＤＡＴｎの書き込み、即ち、デ
ータのプリセットが可能となる。

そして、カウントアツプ時には第７図のタイムチャート
の如く動作を行う。

ライト信号ＷＲＥが“し”、クリア信号ＣＬＲが“Ｈ＋
＋となり、データ入力Ｉ　ＤＡＴｎが“Ｈ”、“Ｌ″の
いずれのときでも、ゲートＡＣ２の出力すは“Ｈ”、ゲ
ートＡＣＩの出力ａは“Ｌ”となり、ゲートＯＣ１の出
力Ｃは桁上げ信号ＣＩＮ信号が“Ｌ″のとき、１１　Ｈ
”となり、Ｊ−ＫＦＦの入力はＪ端子、Ｋ端子が“Ｌ　
１１、Ｌ”となり、この状態でクロックパルスの立ち上
がりがあっても、Ｊ−ＫＦＦの出力は前回の状態を維持
するから、その内容が変化しない。

しかし、桁上げ信号ＣＩＮが“Ｈ″となると、ゲートＯ
Ｃ１の出力ＣがＨＩｔとなり、ゲートＡＣ３の出力ｄ及
びゲートＡＣ４の出力ｅが共に“Ｈ＋＋となり、Ｊ−Ｋ
ＦＦのＪ端子及びに端子の入力がＨ＋＋となるから、ク
ロックパルスＣＬＫの立ち上がりでＪ−ＫＦＦの出力は
、反転して“し”となる。

上記の如く構成動作する１ビット分の回路構成を、第３
図の如く１６ビットカウンタを上位８ビット、下位８ビ
ットの８ビット構成することにより、各入力端子は次の
様になる。

クロックパルスＣＬＫ及びライト信号ＷＲＥは１ビット
分の回路の信号が、即、８ビットの入力信号となる。ま
た、データ入力Ｉ　ＤＡＴｎは、８ビットのデータＩ　
ＤＡＴＯ〜ＩＤＡＴ７に対応した信号となる。Ｊ−ＫＦ
Ｆの出力ＣＤＡＴｎは８ビットのデータＣＤＡＴＯ−Ｃ
ＤＡＴ７の出力信号となる。桁上げ信号ＣＩＮは、下位
のビットのＣＤＡＴＯ−ＣＤＡＴ７の出力の桁上げ信号
及びイネーブル信号ＥＮＢＰとＥＮＢＴとのゲートＡＣ
１０の出力とをゲートＡＣ１１〜ＡＣ１７に導き、その
出力を用いるものである。

このように構成した８ビット回路構成のカウンタは、第
８図に示すタイムチャートの如く動作する。

ライト信号ＷＲＥ及びクリア信号ＣＬＲは第５図のタイ
ムチャートから判るように、クリア信号ＣＬＲがＨ″の
とき、ライト信号ＷＲＥが“Ｈ″であればクロックパル
スＣＬＫの立ち上がりでデータ入力ＤＡＴＯ〜ＤＡＴ７
並びにイネーブル人力ＥＮＢＰ及びＥＮＢＴの“ＨＩＩ
、Ｌ”に関係なく、データ出力ＣＤＡＴＯ〜ＣＤＡＴ７
は“［”となり、イネーブル信号ＥＮＢＰ及びＥＮＢＴ
が“Ｌ　ＩＩのとき、ゲートＡＣ１０の出力ｊが“Ｈ”
となり、ゲートＡＣ１１の出力は“Ｌ　ＩＩとなる。

イネーブル信号ＥＮＢＰ及びＥＮＢＴが“ＨＩＩとなる
と、ゲートＡＣ１０の出力ｊが“し”となり、ゲートＡ
ＣＩ　１の出力は“Ｈ”となり、ゲートＡＣ１２の出力
には前段のデータＣＤＡＴＩの出力が“Ｌ　１１のとき
“Ｈ″となり、他のゲートＡＣ１３の出力はその前段（
ｎ−１）までの全ビットのデータＣＤＡＴ　（ｎ−１）
の出力が全ビット“Ｌ”のとき、゛）（”、１ビットで
もＨ″があるとき“Ｌ　１１となる。

この状態においても、クリア信号ＣＬＲがＬ″となると
、第５図に示す桁上げ信号ＣＩＮに無関係に、クロック
パルスＣＬＫの立ち上がりＯでクリアされるから、各デ
ータ出力ＣＤＡＴＯ−ＣＤＡＴ７は“ＨＩＩとなる。

クリア信号ＣＬＲを“Ｌ　Ｉｔにして、各ビットの出力
をＮ　Ｈ＄１にクリアした後、再びクリア信号を“Ｈ”
とすると、カウント動作に入ることになる。

即ち、その後のクロックパルスＣＬＫの立ち上がり１に
よってカウントを開始し、まず、クロックパルスＣＬＫ
の立ち上がり１で、最下位のビットの出力０ＤＡＴＯが
“し”となり、クロックパルスＣＬＫの立ち上がり２で
最下位のビットの出力０ＤＡＴＯが“Ｈ”、次のビット
の出力ＣＤＡＴ１がＬ″となる。このとき、最下位のビ
ットの出力０ＤＡＴＯの出力の“Ｌ″を受けて、ゲート
ＡＣ１２の出力には“Ｈ”となり、桁上げ信号ＣＩＮが
Ｈ１１となる。クロックパルスＣＬＫの立ち上がり２の
後に、イネーブル信号ＥＮＢＰをＬ”とすると、ゲート
ＡＣ１０の出力ｊが“ＨＩ＋となり、第４図のゲートＯ
Ｃ１の出力Ｃが、他の入力に無関係にＨ”となり、ゲー
トＡＣ３のゲートを閉じると共に、ゲートＡＣ４のゲー
トを閉じる。したがって、ゲートＡＣ３の出力ｄ及びゲ
ートＡＣ４の出力ｅがＬ”となり、クロックパルスＣＬ
Ｋの立ち上がり３が到来しても、カウンタは一次停止状
態となる。そして、再び、イネーブル信号ＥＮＢＰを“
Ｈ”とすると、クロックパルスの立ち上がり４からカウ
ントアツプを再開する。

カウントアツプが行われ、クロックパルスＣＬＫの立ち
上がり２５６によって、全ビットの出力ＣＤＡＴＯ−Ｃ
ＤＡＴ７が”Ｌ″となり、ゲートＡ０１８の出力がＨ”
となる。この状態で、イネーブル信号ＥＮＢＴを“Ｌ”
とすると、ゲートＡＣＩＯの出力ｊが４４　Ｈｐｐとな
り、前者と同様にカウンタのカウントアツプ動作を一時
停止すると共に、クロックパルスＣＬＫの立ち上がり２
５６で２５５をカウントアツプすると、全ビットの出力
ＣＤＡＴＯ−ＣＤＡＴ７がＬ”となり、上位ピットの桁
上げ信号等として用いるキャリアウド信号ＣＡＲＲの“
Ｈ”も“し”レベルに反転する。

したがって、りＯツクパルスＣＬＫの立ち上がり２５７
のカウントアツプは行われない。イネーブル信号ＥＮＢ
Ｔが°“Ｈ”となったとき、カウントアツプの再開とな
り、クロックパルスＣＬＫの立ち上がり２５８で全ビッ
トの出力ＣＤＡＴＯ−ＣＤＡＴ７が“Ｈ″となる。

このようにして、第３図に示す８ビットカウンタが動作
する。

そして、第２図に示す１６ビットカウンタＣ０ＬＪＮＴ
は第３図に示す８ビットカウンタを上位８ビットカウン
タと下位８ビットカウンタとし、下位８ビットカウンタ
のキャリアウド信号ＣＡＲＲを上位８ビットカウンタの
イネーブル信号ＥＮＢＴの入力とし、下位８ビットカウ
ンタがフルカウントしたとき、上位８ビットカウンタを
動作状態にセットし、カウントアツプを行うものである
。

本実施例で用いられるデータレジスタは、次の様に構成
されている。

第１図のデータレジスタＲＥＧは１６ビットカウンタＣ
０ＵＮＴに対応して、１６ビットで構成されており、１
６ビットのデータレジスタＲＥＧは第９図にその構成回
路図を示す様に、各ビットＲＯ−Ｒ１５が構成されてお
り、更に、各ビットのデータレジスタ回路ＲＯ〜Ｒ１５
は第１０図の如く論理回路とＤフリツプフロツプ（以下
、単にＤ−ＦＦと記載する）から構成されている。

特に、データレジスタＲＥＧは各と、ット毎に独立して
動作するものであるから、第１０図の１ビット分のデー
タレジスタ回路Ｒｎの動作について、第１１図及び第１
２図のタイムチャートを用いて説明する。

１６ビットカウンタＣ０ＵＮＴのｎビット出力データＣ
ＤＡＴｎとデータクリア信号ＤＣＬＲはゲートＯＤ２に
導かれており、その出力ｆはゲートＡＤＩに導かれる。

ゲートＡＤ１でＤ−ＦＦのＱ端子出力りとデータロード
信号ＬＯＡとをゲートＯＤ１に導き、そのゲート００１
の出力ｅとの一致を判断し、その出力ＱをＤ−ＦＦの入
力とする。

第１１図のタイムチャートに示す様に、データクリア信
号ＤＣＬＲが“Ｈ１１となると、１６ビットカウンタＣ
０ＵＮＴのｎビット出力データＣＤＡＴｎの信号に関係
なく、ゲートＯＤ２の出力ｆを“Ｌ”とし、同時に、ロ
ード信号ＬＯＡも°゛Ｈ′′となるから、Ｄ−ＦＦの出
力りに無関係にゲート００１の出力ｅも“Ｌ”となり、
ゲートＡＤ１の出力ｑは“Ｈ”となる。この状態でクロ
ックパルスＣＬＫが立ち上がると、Ｄ−ＦＦの入力、即
ち、ゲートＡＤＩの出力ｑを読み込み、Ｄ−ＦＦのＱ端
子出力をＤ端子入力と同一信号とすべく、“Ｈ”とし、
０端子を“Ｌ”として、１ビット分のデータレジスタ回
路Ｒｎのデータをクリア状態とする。

そして、第１２図のタイムチャートに示す様に、データ
クリア信号ＤＣＬＲが“Ｌ″で、データロード信号ＬＯ
Ａが“Ｈ”になると、１６ビットカウンタＣ０ＵＮＴの
ｎビット出力データＣＤＡＴｎの信号が“Ｈ”であると
、ゲートＯＤ２の出力ｆが“Ｌ”、ゲート００１の出力
ｅが“Ｌ”となり、ゲートＡＤ１の出力Ｑが“Ｈ”とな
る。この状態でクロックパルスＣＬＫが立ち上がると、
Ｄ−ＦＦのＱ端子出力りを“Ｈ”に０端子出力、即ち、
ＤＤＡＴｎを“Ｌ″にセットする。

また、１６ビットカウンタＣ０ＬＪＮＴのｎビット出力
データＣＤＡＴｎの信号がＬ”であると、ゲートｏＤ２
の出力ｆがＨ”、ゲートｏＤ１の出力ｅが“Ｌ”となり
、ゲートＡＤ１の出力ｑがＩＩ　Ｌ”となる。この状態
でクロックパルスＣＬＫが立上ると、Ｄ−ＦＦのＱ端子
出力りを“し”に、０端子出力、即ち、ＤＤＡＴｎを“
Ｈ”にセットする。

上記の様に、１ビット分のデータレジスタ回路ＲＯ−Ｒ
１５によってデータクリア動作成いはデータロード動作
させることができ、１ビット分のデータレジスタ回路Ｒ
Ｏ〜Ｒ１５を１６ビット分接続した第９図に示す１６ビ
ットデータレジスタは、次の様に動作する。

１６ビットデータレジスタを下位８ビットと上位８ビッ
トに分けて、前記データロード信号ＬＯＡをＬＬＯＡ信
号とＭＬＯＡ信号に、前記クリア信号ＤＣＬＲをＬＤＣ
ＬＲ信号とＭＤＣＬＲ信号とに分けている。

したがって、１６ビットデータレジスタＲＥＧは、デー
タロード信号ＬＬＯＡで下位８ビットのデータの書き込
みを、データロード信号ＭＬＯＡ信号で上位８ビットの
データの書き込み行うことができる。また、データクリ
ア信号ＬＤＣＬＲで下位８ビットのデータクリアを、デ
ータクリア信号ＭＤＣＬＲで上位８ビットのデータのク
リアを行うことができる。

そして、第１図で示したマルチプレクサは次の様に構成
されている。

マルチプレクサＭＡＬＴは１６ビットカウンタＣ０ＵＮ
Ｔ及び１６ビットデータレジスタＲＥＧに対応して１６
ビットで構成され、第１３図で示す様に１ビット分のマ
ルチプレクサ構成回路ＭＯ〜Ｍ１５からなる１６ビット
マルチプレクサの回路図の如く構成されており、１６ビ
ットデータレジスタＲＥＧの出力ＲＤＡＴＯ〜ＲＤＡＴ
１５を独立して受け、データ入出力端子のデータＤＡＴ
０〜［）ＡＴＴ　（ＤＡＴ８〜（）ＡＴ１５）に出力す
る場合と、データ入出力端子のデータＤＡＴＯ〜ＤＡＴ
７を受けて１６ビットカウンタＣ０ＵＮＴにデータＩＤ
ＡＴＯ−ＩＤＡＴ１５をプリセットする場合の切替えを
行うものである。

まず、第１４図の１ビット分のマルチプレクサ構成回路
Ｍｎについて、その動作を説明する。

データレジスタＲＥＧの特定ｎビットのデータＲＤＡＴ
ｎをコントロール端子性のトライステートＴ１の入力と
し、トライステートＴ１の出力をトライステートＴ２の
入力とし、前記トライステートＴ１の出力ＩＤＡＴｎは
１６ビットカウンタＣ０ｔＪＮＴの特定の入力端子に接
続される。前記トライステートＴ１の出力とトライステ
ートＴ２の入力との間は特定のデータ入出力端子に接続
される。即ち、１６ピツトマルチブレクサＭＡＬＴの出
力とデータ入出力端子のデータＤＡＴｎ、データ入出力
端子のデータＤＡＴｎと１６ビットカウンタＣ０ＵＮＴ
の入力との間がバッファで接続されることになる。

まず、コントロール信号ＴＣＯＮを“Ｈ”とするとトラ
イステートＴ１がアクティブ状態となり、１６ビットデ
ータレジスタＲＥＧの出力ＲＤＡＴｎのＨ”、“し”の
いずれかの出力を、その出力とし、コントロール信号Ｔ
ＣＯＮを“Ｌ”とすると、トライステートＴ１がハイイ
ンピーダンス状態、即ち、遮断状態となる。したがって
、コントロール信号ＴＣＯＮが“Ｈ”のとき、データ入
出力端子のデータのデータＤＡＴｎはデータレジスタＲ
ＥＧのデータＲＤＡＴｎとなり、コントロール信号ＴＯ
ＯＮが“Ｌ”のとき、データ入出力端子のデータＤＡＴ
ｎはカウンタＣ０ＵＮＴに入力するデータＩＤＡＴｎと
なる。

上記の如く動作する１ビット分のマルチプレクサ構成回
路は、第１３図に示す様にトライステートのコントロー
ル信号ＴＯＯＮは、下位及び上位８ビットのデータの切
替信号として、下位ビットコントロール信号ＬＴＣＯＮ
１上位ビットコントロール信号ＭＴＣＯＮとして使用さ
れる。そして、１６ビットマルチブレクサＭＡＬＴの上
位８ビットと下位８ビットを並列接続して、各ビットに
対応するデータ入出力端子とを接続する。

したがって、上位８ビットコントロール信＠ＭＴＣＯＮ
と下位８ビットコントロール信号ＬＴＣＯＮとを交互に
切替えることによって、１６ピツトのデータを２回に渡
って８ビットづつ入出力することができる。

上記の如く、１６ビットカウンタＣ０ＵＮＴ及び１６ビ
ットデータレジスタＲＥＧ及び１６ビットマルチブレク
サＭＡＬＴによるデータの処理制御信号は、第１５図の
制御回路によって行われる。

第１５図は、前述した１６ビットカウンタＣ０ＩＪＮＴ
及び１６ビットデータレジスタＲＥＧ及び１６ビットマ
ルチブレクサＭＡＬＴを１６ビット高速プログラマブル
カウンタとして使用するタイミングの制御回路Ｃ０ＮＴ
であり、次の様に構成され、第１６図から第１９図のタ
イムチャートを用いてその動作を説明する。

１６ビットカウンタＣ０ＵＮＴにデータＩＤＡＴｏ−Ｉ
ＤＡＴ１５を書き込むデータライト信号ＷＲＥＴ、及び
、前記データライト信号ＷＲＥＴを上位、下位ビットの
信号に切替えるＬ−Ｍセレクト信号５ＥＬＥ、及び、デ
ータ入出力端子のデータＤＡＴＯ〜ＤＡＴ７を１６ごシ
トカウンタＣ０ｕＮＴ側に入力する場合と、１６ビット
データレジスタＲＥＧ側の出力をデータ入出力端子側に
出力する場合の切替えを行うマルチプレクサ切替信号Ｃ
８Ｎ及びＣ８Ｐを、それぞれ、バッファＡ１〜Ａ４を介
してゲートＮＡＩ及びＮＡ２並びにゲートＡＮ１及びＡ
Ｎ２に導き、その出りとして、１６ビットカウンタの上
位及び下位のライト信号の上位データライト信号ＭＷＲ
Ｅ、下位データライト信号ＬＷＲＥを得る。同時に、１
６ビットデータレジスタＲＥＧのデータを上位、下位８
ビットごとにデータ入出力端子に出力する上位及び下位
８ビットデ一タ出力信号ＭＴＣＯＮ及びＬＴＣＯＮを得
る。そして、カウンタクリア信号ＣＣＬＲは、バッファ
Ａ５を介してカウンタクリア信号ＣＣＬＲとすると共に
、ゲートＮＲＩ及びＮＲ２を介して上位データライト信
号ＭＷＲＥ　、下位デ−タライト信号ＬＷＲＥとする。

また、１６ビットデータレジスタＲＥＧの下位及び上位
８ビットにデータをロードする下位データロード信号Ｌ
ＬＯＡＤ及び上位データロード信号ＭＬＯＡＤとデータ
クリア信号ＤＣＬＲを、それぞれのバッファＡ６〜Ａ８
を介してゲートＮＲ３またはＮＲ４、ゲートＯＲＩまた
はＯＲ２に導き、１６ビットデータレジスタＲＥＧの下
位及び上位８ビットのクリア信号である下位及び上位８
ビットデ一タレジスタクリア信号ＬＤＣＬＲ及びＭＤＣ
ＬＲを得る。そして、クロックパルスＣＬＫはバッファ
Ａ９を介して、１６ビットカウンタＣ０ＵＮＴ、１６ビ
ットデ一タレジスタＲＥＧ１１６ビットマルチプレクサ
ＭＡＬＴに導かれる。

１６ビットカウンタＣ０ＵＮＴをクリアする場合には、
第１６図のタイムチャートに示す様に、カウンタクリア
信号ＣＣＬＲを“Ｌ　ＩＩとすると、バッファＡ５を介
してゲートＮＲＩ及びＮＲ２に入り、下位８ビットライ
ト信号ＬＷＲＥ及び上位８ビットライト信号ＭＷＲＥを
“Ｈ”とする。

１６ビットカウンタＣ０ｔＪＮＴにデータ入出力端子の
入力データｌ０ＡＴＯ〜ＩＤＡＴ１５を書き込む場合に
は、第１７図のタイムチャートに示す様に、カウントク
リア信号ＣＣＬＲがＨ”の状態で、ライトタイミング信
号Ｃ８Ｎ及びＣ８Ｐをそれぞれ“し”、“Ｈ”とし、カ
ウンタライト信号ＷＲＥＴを“Ｈ″とすると、カウンタ
ライト信号ＷＲＥＴがゲートＮＡＩ及びＮＡ２並びにゲ
ートＡＮ１及びＡＮ２に入る。そして、ゲートＡＮ１及
びＡＮ２を閉じ、１６ビットマルチプレクサＭＡＬＴの
下位及び上位８ビット切替信号ＬＴＣＯＮ及びＭＴＣＯ
Ｎを“し”とする（図示せず）。ゲートＮＡ１は、Ｌ−
Ｍセレクト信号５ＥＬＥがＩ　Ｌ　＄１、ライトタイミ
ング信号Ｃ８Ｎが“Ｌ″、ライトタイミング信号Ｃ８Ｐ
が“ＨＩＩであるから、その出力が°Ｌ”となり、ゲー
トＮＲ１の出力、即ち、下位ビットライト信号ＬＷＲＥ
が“ＨＩＴとなる。このとき、ゲートＮＡ２はＬφＭセ
レクト信号５ＥＬＥが“Ｌ”であるからゲートＮＡ２は
閉じ、その出力が“Ｈ”となり、ゲートＮＲ２の出力、
即ち、上位ビットライト信号ＭＷＲＥが“Ｌ″となる。

Ｌ−Ｍセレクト信号５ＥＬＥが“Ｈ”となると、前記の
下位８ビットライト信号しＷＲＥと上位８ビットライト
信号ＭＷＲＥとの状態がゲートＮＡ１及びＮＡ２で反転
し、下位８ビットライト信号ＬＷＲＥが“Ｌ”、上位８
ピットライト信号ＭＷＲＥがＨＩＩとなる。

１６ビットデータレジスタＲＥＧをクリアする場合には
第１８図のタイムチャートに示す様に、１６ビットデ一
タクリア信号ＤＣＬＲを“Ｌ”とすると、１６ビットデ
ータレジスタＲＥＧの下位８ビットのデータレジスタク
リア信号ＤＣＬＲが１１　Ｌ　ＩＩとなり、ゲートＯＲ
Ｉ及びＯＲ２の出力はその入力に関係なく“Ｈ”となる
。同時に、ゲートＮＲ３及びＮＲ４の出力が“Ｈ”とな
る。

１６ビットカウンタＣ０ＵＮＴの出力をデータレジスタ
ＲＥＧにワードする場合には、第１９図のタイムチャー
トに示す様に、データクリア信号ＤＣＬＲが“Ｈ”の状
態下で下位ビットロード信号ＬＬＯＡＤを“Ｌ”とし、
ゲートＮＲ３の出力、即ち、下位ビットロード信号ＬＬ
ＯＡとしてＨ”を得る。そして、下位ビットロード信号
ＬＬＯＡＤを“Ｈ”とし、上位ビットロード信号ＭＬＯ
ＡＤを“Ｌ　ＩＩとして、ゲートＮＲ４の出力、即ち、
上位ビットロード信号ＭＬＯＡとして“Ｈ”を得る。な
お、この間、１６ビットデータレジスタＲＥＧの下位ビ
ット及び上位ビットデータクリア信号ＬＤＣＬＲ及びＭ
ＤＣＬＲは“Ｌ”である。

上記の様に各１６ビットカウンタＣ０ｔＪＮＴ。

１６ビットデータレジスタＲＥＧ、１６ビットマルチプ
レクサＭＡＬＴはタイミング制御回路Ｃ０ｔＪＮＴのＩ
ＩＪＩｉｌ信号を受けて動作することができ、次の様に
高速プログラマブルカウンタとして機能することができ
る。なお、各信号の符号の後のハイフォンのＰまたはＮ
は、本発明の高速プログラマブルカウンタを制御する信
号レベルで、本来、−Ｐが°“Ｈ（正論理、即ち、ハイ
レベル）″で動作、−Ｎが“しく負論理、即ち、ローレ
ベル）”で動作を行う信号を意味するものである。

まず、データ入出力端子はマイクロコンピュータ等のデ
ータバス、例えば、双方向性バス等に接続されていると
する。

そこで、タイミング制御回路Ｃ０ＵＮＴのカウンタクリ
ア信号ＣＣＬＲ及びデータレジスタクリア信号ＤＣＬＲ
を°“し”とすることにより、１６ビットカウンタＣ０
ＵＮＴ及び１６ビットデータレジスタＲＥＧをクリアす
る。そして、ライト信号ＷＲＥＴを“Ｈ”とし、Ｌ−Ｍ
セレクト信号５ＥＬＥの°“Ｌ″、“Ｈ”の切替えによ
り、下位８ビット及び上位８ビットのデータを１６ビッ
トカウンタＣ０ｔＪＮＴにプリセットする。

１６ビットカウンタＣ０ＬＩＮＴに書き込みが完了する
と、イネーブル信号ＥＮＢＰ及びＥＮＢＴをＨＩＩとす
ることにより、１６ビットカウンタＣ０ＬＩＮＴはクロ
ックパルスＣＬＫを受けてカウントアツプを開始する。

イネーブル信号ＥＮＢＰを゛Ｌ″にすることで、カウン
トアツプの一時停止を行うことができ、イネーブル信号
ＥＮＢＴをＬ　ＰＩにすることでキャリアウドＣＡＲＲ
の出力を“Ｌ″とし、カウントアツプの停止及びフルカ
ウント出力の′Ｈ″を“Ｌ″とすることができる。

前記１６ビットカウンタＣ０ＵＮＴのデータは、データ
ロード信号ＬＬＯＡＤで下位８ビットのデータレジスタ
に１６ビットカウンタＣ０ＵＮＴの下位８ビットをロー
ドし、データロード信＠ＭＬＯＡＤで上位８ビットのデ
ータレジスタに１６ビットカウンタＣ０ＬＪＮＴの上位
８ビットのデータをロードすることができる。そして、
それらのロードしたデータは、ライト信号ＷＲＥＴが＊
　Ｌ　ｎ。

ライトタイミング信号Ｃ８Ｎ及びＣ８Ｐが“Ｕ　ＰＩ、
“Ｈ”の時Ｌ−Ｍセレクト信＠５ＥＬＥを“し”及び“
Ｈ″とを交互に変化させれば、１６ビットマルチプレク
サＭＡＬＴの下位ビット及び上位ビットコントロール信
号ＬＴＣＯＮ及びＭＴＣＯＮを交互に“Ｈ”にすること
ができ、上位８ピツト及び下位８ビットのデータを入出
力端子からデータＤＡＴＯ−ＤＡＴ７及びデータＤＡＴ
８〜ＤＡＴ１５として取り出すことができる。

このとき、１６ビットカウンタＣ０ＵＮＴにクロックパ
ルスＣＬＫに同期してカウントアツプする同期式カウン
タを用いているから、各ビットの７リツプフ０ツブ出力
に位相差がほとんどないので、１６ビットデータレジス
タＲＥＧにロードする場合に、スパイクノイズが生じな
い。そして、この種のカウンタは各ビット毎に逐次桁上
げを行うものではなく、たとえ、１６ビット有していて
も略１段のフリップフロップの動作遅延時間ですむので
、計数入力周波数を高くすることができる。

即ち、高速動作を行わせることができる。

なお、上記第１実施例では、１６ビットのカウンタ及び
データレジスタ及びマルチプレクサを用いているが、本
発明を実施する場合には、１６ビットに限定されるもの
ではなく、例えば、マイクロコンピュータのビット数と
データの値とに合せて、４ビットマイクロコンピユータ
の場合には、８ビットのカウンタ及びデータレジスタ及
びマルチプレクサを用いると本実施例と同様な使用とな
る。この場合においても、データライト動作及びデータ
ロード動作を下位ビットと上位ビットの切替えによって
行っているが、同期式カウンタとして２進化２°進カウ
ンタ、２進化Ｎ進カウンタ等の使用が可能なデータであ
り、更に、データの処理を高速にする必要のある場合は
、上位ビットと下位ビットとの切替えを行うことなく動
作させるとビット数の増減に影響されることなく動作さ
せることも可能である。また、データのビット数が多く
、データバスの複数倍のときには、その倍数に応じてビ
ット数の切替えを行いデータのライ゛ト、ロードをする
ことができる。そして、このときでも、データレジスタ
にカウンタのデータを一度に全ビットロードすることも
可能である。

なお、本実施例ではタイミング制御回路の制御端子を従
来のプログラマブルカウンタと同一にすべく構成したが
、回路及び回路動作及びタイミングチャートからも判断
できるように、本発明を実施する場合の制御端子は本実
施例に限定されるものではなく、使用態様に応じて任意
に設定できる。

［発明の効果］以上の様に、本発明の高速プログラマブルカウンタはク
ロックパルスに同期してプリセット、カウント、クリア
動作するカウンタを用いているから、プログラマブルカ
ウンタの動作時間を短くして耐ノイズ性を良好とすると
共に、その動作を高速化することができる。

【図面の簡単な説明】

第１図は本発明の高速プログラマブルカウンタの一実施
例の構成を示す回路構成図、第２図は本実施例で用いる
１６ビットカウンタの回路構成図、第３図は本実施例で
用いる１６ビットカウンタを構成する８ビットカウンタ
の回路構成図、第４図は１ビット分のカウンタ回路構成
図、第５図から第８図は第４図の回路動作を説明するタ
イムチャート、第９図は本実施例で用いる１６ビットの
データレジスタの構成回路図、第１０図は１ビット分の
データレジスタ回路図、第１１図及び第１２図は第１０
図の１ビット分のデータレジスタ回路動作のタイムチャ
ート、第１３図は本実施例で用いる１６ビットマルチブ
レクサの構成回路図、第１４図は１ビット分のマルチプ
レクサ構成回路図、第１５図は１６ビット高速プログラ
マブルカウンタのタイミング制御回路図、第１６図から
第１９図は第１５図の１６ビット高速プログラマブルカ
ウンタのタイミング制御回路のタイムチャートである。図において、Ｃ０ｔＪＮＴ・・・カウンタ、ＲＥＧ・・・データレジスタ、ＭＡＬＴ・・・マルチプレクサ、Ｃ０ＮＴ・・・タイミング制御回路、である。なお、図中、同−符号及び同一記号は、同一または相当
部分を示す。

Claims

【特許請求の範囲】

（１）クロックパルスに同期してプリセット、カウント
、クリア動作するカウンタと、前記カウンタのデータを
前記クロックパルスに同期してロード、クリア動作する
データレジスタと、前記データレジスタのデータ出力と
前記カウンタにプリセットするデータ入力を選択するマ
ルチプレクサと、前記カウンタ及びデータレジスタ及び
マルチプレクサのタイミング動作を制御するタイミング
制御回路から構成されることを特徴とする特許請求の範
囲第１項に記載の高速プログラマブルカウンタ。
（２）前記カウンタ及びデータレジスタを１６ビット構
成とし、前記マルチプレクサによって、８ビット単位で
プリセット、ロード動作させることを特徴とする特許請
求の範囲第１項に記載の高速プログラマブルカウンタ。
（３）前記カウンタ及びデータレジスタを８ビット構成
とし、前記マルチプレクサによって、４ビット単位でプ
リセット、ロード動作させることを特徴とする特許請求
の範囲第１項に記載の高速プログラマブルカウンタ。