JPS61144122A - 高速プログラマブルカウンタ - Google Patents
高速プログラマブルカウンタInfo
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- JPS61144122A JPS61144122A JP26688284A JP26688284A JPS61144122A JP S61144122 A JPS61144122 A JP S61144122A JP 26688284 A JP26688284 A JP 26688284A JP 26688284 A JP26688284 A JP 26688284A JP S61144122 A JPS61144122 A JP S61144122A
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- JP
- Japan
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- bit
- data
- counter
- output
- signal
- Prior art date
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- Pending
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- Manipulation Of Pulses (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は高速カウンタとデータレジスタとマルチプレク
サとを組合せてなる高速プログラマブルカウンタに関す
るもので、特にマイクロコンピュータ等に接続可能な高
速プログラマブルカウンタに関するものである。
サとを組合せてなる高速プログラマブルカウンタに関す
るもので、特にマイクロコンピュータ等に接続可能な高
速プログラマブルカウンタに関するものである。
[従来の技術]
従来のこの種のプログラマブルカウンタとしてインテル
社の8253形回路を挙げることができる。この回路は
、カウンタ、データレジスタ、マルチプレクサを組合せ
て構成している。そして、到来するデータをカウンタに
導いてカウントアツプし、モしてカウンタのデータをデ
ータレジスタにロードし、マルチプレクサでデータレジ
スタ内のデータを取り出していた。
社の8253形回路を挙げることができる。この回路は
、カウンタ、データレジスタ、マルチプレクサを組合せ
て構成している。そして、到来するデータをカウンタに
導いてカウントアツプし、モしてカウンタのデータをデ
ータレジスタにロードし、マルチプレクサでデータレジ
スタ内のデータを取り出していた。
[発明が解決しようとする問題点]
しかし、この種のプログラマブルカウンタは、非同期式
カウンタを用いており、非同期式カウンタはn段構成に
あるとき、第1段目のカウント出力で第2段目を起動し
、それをn段まで逐次伝搬させて桁上げするものである
から、データ信号線にノイズが乗る確率が高く、且つ、
桁上げ信号にもノイズが乗る確率が高く、耐ノイズ性が
良くなかった。また、後段に桁上げされていくに従い、
1ピット当りの伝搬遅延時間が逐次累積されるので、前
記n段の伝搬遅延時間の経過後でないと、データレジス
タに取り込めず、全体の動作時間が長くなるという問題
点があり、更に、データレジスタに取り込む際にこの遅
延時間のタイミング遅れが原因でスパイクノイズが発生
する場合があった。
カウンタを用いており、非同期式カウンタはn段構成に
あるとき、第1段目のカウント出力で第2段目を起動し
、それをn段まで逐次伝搬させて桁上げするものである
から、データ信号線にノイズが乗る確率が高く、且つ、
桁上げ信号にもノイズが乗る確率が高く、耐ノイズ性が
良くなかった。また、後段に桁上げされていくに従い、
1ピット当りの伝搬遅延時間が逐次累積されるので、前
記n段の伝搬遅延時間の経過後でないと、データレジス
タに取り込めず、全体の動作時間が長くなるという問題
点があり、更に、データレジスタに取り込む際にこの遅
延時間のタイミング遅れが原因でスパイクノイズが発生
する場合があった。
そこで、本発明はプログラマブルカウンタの動作時間を
短くして耐ノイズ性を良好とすると共に、その動作を高
速化することを目的とするものである。
短くして耐ノイズ性を良好とすると共に、その動作を高
速化することを目的とするものである。
[問題点を解決するための手段]
本発明は、クロックパルスに同期してプリセット動作、
カウント動作、クリア動作を行うカウンタ、及び、デー
タレジスタとマルチプレクサとを」合せて高速プログラ
マブルカウンタを構成したものである。
カウント動作、クリア動作を行うカウンタ、及び、デー
タレジスタとマルチプレクサとを」合せて高速プログラ
マブルカウンタを構成したものである。
[作用]
本発明は、斯の如く高速プログラマブルカウンタを構成
したものであるから、各ビット毎の桁上げによる時間遅
れが少なく、且つ、後段桁上げ信号に重畳したノイズと
同期パルスの立ち上がり、または、立ち下がりとが一致
する確率が少ないから、後段の桁上げ信号にノイズが乗
る確率が低くなり、耐ノイズ性が良好となる。
したものであるから、各ビット毎の桁上げによる時間遅
れが少なく、且つ、後段桁上げ信号に重畳したノイズと
同期パルスの立ち上がり、または、立ち下がりとが一致
する確率が少ないから、後段の桁上げ信号にノイズが乗
る確率が低くなり、耐ノイズ性が良好となる。
[実施例〕
第1図は、本発明の一実施例を示す回路構成図で、16
ビットの高速プログラマブルカウンタを構成したもので
ある。
ビットの高速プログラマブルカウンタを構成したもので
ある。
16ビットカウンタC0UNTは同期式カウンタで構成
され、16ビットデータレジスタREGと共に、クロッ
クパルスの立ち上がり(クロックパルスの立ち下がりで
動作するものでもよい)で動作するものである。16ビ
ットマルチブレクサMALTは、データ入出力端子のデ
ータDATO〜DAT7及びDAT8〜DAT15を、
16ビットカウンタC0UNTの対応ビットに入力する
データIDATO−IDATI 5と共に、16ビット
データレジスタREGの対応ビットから、データ入力端
子に接続された双方向性バス等にそのデータRDATo
−RDAT15を出力するものである。これらの動作は
、タイミング制御回路C0NTによって制御される。
され、16ビットデータレジスタREGと共に、クロッ
クパルスの立ち上がり(クロックパルスの立ち下がりで
動作するものでもよい)で動作するものである。16ビ
ットマルチブレクサMALTは、データ入出力端子のデ
ータDATO〜DAT7及びDAT8〜DAT15を、
16ビットカウンタC0UNTの対応ビットに入力する
データIDATO−IDATI 5と共に、16ビット
データレジスタREGの対応ビットから、データ入力端
子に接続された双方向性バス等にそのデータRDATo
−RDAT15を出力するものである。これらの動作は
、タイミング制御回路C0NTによって制御される。
本実施例で使用する各要部の構成について説明する。
本実施例で用いる16ビットカウンタC0UNTは、第
2図の如く構成されている。基本的には、16ビットカ
ウンタの下位8ビット及び上位8ビットからなる2段の
回路構成からなっている。各8ごットカウンタの内部構
成は、第3図の如く構成されており、更に、その各1ピ
ット分の回路構成は第4図の如く構成されている。
2図の如く構成されている。基本的には、16ビットカ
ウンタの下位8ビット及び上位8ビットからなる2段の
回路構成からなっている。各8ごットカウンタの内部構
成は、第3図の如く構成されており、更に、その各1ピ
ット分の回路構成は第4図の如く構成されている。
まず、第3図のCO〜C7の回路に相当する第4図の1
ビット分のカウンタ回路について説明する。
ビット分のカウンタ回路について説明する。
CLK信号は、本実施例の高速プログラマブルカウンタ
の同期信号となるクロックパルスであり、各ビットを構
成するJ−にフリップ70ツブ(以下、単に、J−KF
Fと記す)のクロック入力に導かれており、各信号はJ
−KFFの段階でクロックパルスCLKに同期するよう
に構成されている。CIN信号は第3図のイネーブル信
号であるENBP信号とENBT信号及び下位のビット
の出力を受けた動作中の桁上げ信号である。WRE信号
は、データ、即ち、データ入出力端子のデータIDAT
O−IDAT7 (及びI DAT8〜IDAT15)
の特定ビットのデータ人力I DATnをカウンタに書
き込むライト信号である。CLR信号はカウンタ(1ビ
ット分の場合はJ−KFF)に書き込んだデータを消去
するクリア信号である。
の同期信号となるクロックパルスであり、各ビットを構
成するJ−にフリップ70ツブ(以下、単に、J−KF
Fと記す)のクロック入力に導かれており、各信号はJ
−KFFの段階でクロックパルスCLKに同期するよう
に構成されている。CIN信号は第3図のイネーブル信
号であるENBP信号とENBT信号及び下位のビット
の出力を受けた動作中の桁上げ信号である。WRE信号
は、データ、即ち、データ入出力端子のデータIDAT
O−IDAT7 (及びI DAT8〜IDAT15)
の特定ビットのデータ人力I DATnをカウンタに書
き込むライト信号である。CLR信号はカウンタ(1ビ
ット分の場合はJ−KFF)に書き込んだデータを消去
するクリア信号である。
第4図の回路動作を第5図から第8図のタイムチャート
を用いて説明する。
を用いて説明する。
なお、図において、斜線を付した信号は、“H(ハイレ
ベル)″または゛”L(ローレベル)”のいずれかの状
態にあることを意味するものである。
ベル)″または゛”L(ローレベル)”のいずれかの状
態にあることを意味するものである。
第5図のタイムチャートは、カウンタをクリアする場合
である。
である。
ライト信号WREが“H”の状態において、クリア信号
CLRが′H″の状態からL′”となると、ゲートAC
2の出力すは“H″、ゲートAC1の出力aは“H″と
なり、ライト信号WREは“H′″となっておりゲート
OC1の出力Cは桁上げ信号CINのHIt、°“し”
に無関係に“L”であるから、J−KFFのJ端子には
ゲートAC3の出力dのI L II 、K端子にはゲ
ートAC4の出力eのH″が加わる。
CLRが′H″の状態からL′”となると、ゲートAC
2の出力すは“H″、ゲートAC1の出力aは“H″と
なり、ライト信号WREは“H′″となっておりゲート
OC1の出力Cは桁上げ信号CINのHIt、°“し”
に無関係に“L”であるから、J−KFFのJ端子には
ゲートAC3の出力dのI L II 、K端子にはゲ
ートAC4の出力eのH″が加わる。
したがって、クロックパルスCLKの立ち上がりで、J
端子、K端子の信号を受けてJ−KFFの0端子出力C
DATnがH”となる。
端子、K端子の信号を受けてJ−KFFの0端子出力C
DATnがH”となる。
次に、第6図のタイムチャートを用いて、カウンタにデ
ータを書き込む場合の1ビット分の回路動作について説
明する。
ータを書き込む場合の1ビット分の回路動作について説
明する。
クリア信号CLRがH11で、ライト信号WREが“H
”となると、データ人力IDATnの書き込みが可能に
なる。
”となると、データ人力IDATnの書き込みが可能に
なる。
即ち、データ人力IDATnが“H″のとき、ゲートA
C2の出力すは“I L H、ゲートACIの出力aは
“L′°、ゲートOCIの出力Cは“し”となる。した
がって、J−KFFのJ端子に“HPI、K端子に“し
”が加わり、クロックパルスCLKの立ち上がりで、J
−KFFのO出力C0ATnが“し”となる。
C2の出力すは“I L H、ゲートACIの出力aは
“L′°、ゲートOCIの出力Cは“し”となる。した
がって、J−KFFのJ端子に“HPI、K端子に“し
”が加わり、クロックパルスCLKの立ち上がりで、J
−KFFのO出力C0ATnが“し”となる。
データ人力I DATnがHL l#のとき、ゲートA
C2の出力すは“H”、ゲートAC1の出力aは“H”
、ゲートOC1の出力CはL”となる。
C2の出力すは“H”、ゲートAC1の出力aは“H”
、ゲートOC1の出力CはL”となる。
したがって、J−KFFのJ端子に“L”、K端子に“
H”が加わり、クロックパルスCLKの立ち上がりで、
J−KFFの0出力CDATnがHITとなる。よって
、クリア信号CLRがH”、ライト信号WREが“H”
となると、データ人力IDATnの書き込み、即ち、デ
ータのプリセットが可能となる。
H”が加わり、クロックパルスCLKの立ち上がりで、
J−KFFの0出力CDATnがHITとなる。よって
、クリア信号CLRがH”、ライト信号WREが“H”
となると、データ人力IDATnの書き込み、即ち、デ
ータのプリセットが可能となる。
そして、カウントアツプ時には第7図のタイムチャート
の如く動作を行う。
の如く動作を行う。
ライト信号WREが“し”、クリア信号CLRが“H+
+となり、データ入力I DATnが“H”、“L″の
いずれのときでも、ゲートAC2の出力すは“H”、ゲ
ートACIの出力aは“L”となり、ゲートOC1の出
力Cは桁上げ信号CIN信号が“L″のとき、11 H
”となり、J−KFFの入力はJ端子、K端子が“L
11、L”となり、この状態でクロックパルスの立ち上
がりがあっても、J−KFFの出力は前回の状態を維持
するから、その内容が変化しない。
+となり、データ入力I DATnが“H”、“L″の
いずれのときでも、ゲートAC2の出力すは“H”、ゲ
ートACIの出力aは“L”となり、ゲートOC1の出
力Cは桁上げ信号CIN信号が“L″のとき、11 H
”となり、J−KFFの入力はJ端子、K端子が“L
11、L”となり、この状態でクロックパルスの立ち上
がりがあっても、J−KFFの出力は前回の状態を維持
するから、その内容が変化しない。
しかし、桁上げ信号CINが“H″となると、ゲートO
C1の出力CがHItとなり、ゲートAC3の出力d及
びゲートAC4の出力eが共に“H++となり、J−K
FFのJ端子及びに端子の入力がH++となるから、ク
ロックパルスCLKの立ち上がりでJ−KFFの出力は
、反転して“し”となる。
C1の出力CがHItとなり、ゲートAC3の出力d及
びゲートAC4の出力eが共に“H++となり、J−K
FFのJ端子及びに端子の入力がH++となるから、ク
ロックパルスCLKの立ち上がりでJ−KFFの出力は
、反転して“し”となる。
上記の如く構成動作する1ビット分の回路構成を、第3
図の如く16ビットカウンタを上位8ビット、下位8ビ
ットの8ビット構成することにより、各入力端子は次の
様になる。
図の如く16ビットカウンタを上位8ビット、下位8ビ
ットの8ビット構成することにより、各入力端子は次の
様になる。
クロックパルスCLK及びライト信号WREは1ビット
分の回路の信号が、即、8ビットの入力信号となる。ま
た、データ入力I DATnは、8ビットのデータI
DATO〜IDAT7に対応した信号となる。J−KF
Fの出力CDATnは8ビットのデータCDATO−C
DAT7の出力信号となる。桁上げ信号CINは、下位
のビットのCDATO−CDAT7の出力の桁上げ信号
及びイネーブル信号ENBPとENBTとのゲートAC
10の出力とをゲートAC11〜AC17に導き、その
出力を用いるものである。
分の回路の信号が、即、8ビットの入力信号となる。ま
た、データ入力I DATnは、8ビットのデータI
DATO〜IDAT7に対応した信号となる。J−KF
Fの出力CDATnは8ビットのデータCDATO−C
DAT7の出力信号となる。桁上げ信号CINは、下位
のビットのCDATO−CDAT7の出力の桁上げ信号
及びイネーブル信号ENBPとENBTとのゲートAC
10の出力とをゲートAC11〜AC17に導き、その
出力を用いるものである。
このように構成した8ビット回路構成のカウンタは、第
8図に示すタイムチャートの如く動作する。
8図に示すタイムチャートの如く動作する。
ライト信号WRE及びクリア信号CLRは第5図のタイ
ムチャートから判るように、クリア信号CLRがH″の
とき、ライト信号WREが“H″であればクロックパル
スCLKの立ち上がりでデータ入力DATO〜DAT7
並びにイネーブル人力ENBP及びENBTの“HII
、L”に関係なく、データ出力CDATO〜CDAT7
は“[”となり、イネーブル信号ENBP及びENBT
が“L IIのとき、ゲートAC10の出力jが“H”
となり、ゲートAC11の出力は“L IIとなる。
ムチャートから判るように、クリア信号CLRがH″の
とき、ライト信号WREが“H″であればクロックパル
スCLKの立ち上がりでデータ入力DATO〜DAT7
並びにイネーブル人力ENBP及びENBTの“HII
、L”に関係なく、データ出力CDATO〜CDAT7
は“[”となり、イネーブル信号ENBP及びENBT
が“L IIのとき、ゲートAC10の出力jが“H”
となり、ゲートAC11の出力は“L IIとなる。
イネーブル信号ENBP及びENBTが“HIIとなる
と、ゲートAC10の出力jが“し”となり、ゲートA
CI 1の出力は“H”となり、ゲートAC12の出力
には前段のデータCDATIの出力が“L 11のとき
“H″となり、他のゲートAC13の出力はその前段(
n−1)までの全ビットのデータCDAT (n−1)
の出力が全ビット“L”のとき、゛)(”、1ビットで
もH″があるとき“L 11となる。
と、ゲートAC10の出力jが“し”となり、ゲートA
CI 1の出力は“H”となり、ゲートAC12の出力
には前段のデータCDATIの出力が“L 11のとき
“H″となり、他のゲートAC13の出力はその前段(
n−1)までの全ビットのデータCDAT (n−1)
の出力が全ビット“L”のとき、゛)(”、1ビットで
もH″があるとき“L 11となる。
この状態においても、クリア信号CLRがL″となると
、第5図に示す桁上げ信号CINに無関係に、クロック
パルスCLKの立ち上がりOでクリアされるから、各デ
ータ出力CDATO−CDAT7は“HIIとなる。
、第5図に示す桁上げ信号CINに無関係に、クロック
パルスCLKの立ち上がりOでクリアされるから、各デ
ータ出力CDATO−CDAT7は“HIIとなる。
クリア信号CLRを“L Itにして、各ビットの出力
をN H$1にクリアした後、再びクリア信号を“H”
とすると、カウント動作に入ることになる。
をN H$1にクリアした後、再びクリア信号を“H”
とすると、カウント動作に入ることになる。
即ち、その後のクロックパルスCLKの立ち上がり1に
よってカウントを開始し、まず、クロックパルスCLK
の立ち上がり1で、最下位のビットの出力0DATOが
“し”となり、クロックパルスCLKの立ち上がり2で
最下位のビットの出力0DATOが“H”、次のビット
の出力CDAT1がL″となる。このとき、最下位のビ
ットの出力0DATOの出力の“L″を受けて、ゲート
AC12の出力には“H”となり、桁上げ信号CINが
H11となる。クロックパルスCLKの立ち上がり2の
後に、イネーブル信号ENBPをL”とすると、ゲート
AC10の出力jが“HI+となり、第4図のゲートO
C1の出力Cが、他の入力に無関係にH”となり、ゲー
トAC3のゲートを閉じると共に、ゲートAC4のゲー
トを閉じる。したがって、ゲートAC3の出力d及びゲ
ートAC4の出力eがL”となり、クロックパルスCL
Kの立ち上がり3が到来しても、カウンタは一次停止状
態となる。そして、再び、イネーブル信号ENBPを“
H”とすると、クロックパルスの立ち上がり4からカウ
ントアツプを再開する。
よってカウントを開始し、まず、クロックパルスCLK
の立ち上がり1で、最下位のビットの出力0DATOが
“し”となり、クロックパルスCLKの立ち上がり2で
最下位のビットの出力0DATOが“H”、次のビット
の出力CDAT1がL″となる。このとき、最下位のビ
ットの出力0DATOの出力の“L″を受けて、ゲート
AC12の出力には“H”となり、桁上げ信号CINが
H11となる。クロックパルスCLKの立ち上がり2の
後に、イネーブル信号ENBPをL”とすると、ゲート
AC10の出力jが“HI+となり、第4図のゲートO
C1の出力Cが、他の入力に無関係にH”となり、ゲー
トAC3のゲートを閉じると共に、ゲートAC4のゲー
トを閉じる。したがって、ゲートAC3の出力d及びゲ
ートAC4の出力eがL”となり、クロックパルスCL
Kの立ち上がり3が到来しても、カウンタは一次停止状
態となる。そして、再び、イネーブル信号ENBPを“
H”とすると、クロックパルスの立ち上がり4からカウ
ントアツプを再開する。
カウントアツプが行われ、クロックパルスCLKの立ち
上がり256によって、全ビットの出力CDATO−C
DAT7が”L″となり、ゲートA018の出力がH”
となる。この状態で、イネーブル信号ENBTを“L”
とすると、ゲートACIOの出力jが44 Hppとな
り、前者と同様にカウンタのカウントアツプ動作を一時
停止すると共に、クロックパルスCLKの立ち上がり2
56で255をカウントアツプすると、全ビットの出力
CDATO−CDAT7がL”となり、上位ピットの桁
上げ信号等として用いるキャリアウド信号CARRの“
H”も“し”レベルに反転する。
上がり256によって、全ビットの出力CDATO−C
DAT7が”L″となり、ゲートA018の出力がH”
となる。この状態で、イネーブル信号ENBTを“L”
とすると、ゲートACIOの出力jが44 Hppとな
り、前者と同様にカウンタのカウントアツプ動作を一時
停止すると共に、クロックパルスCLKの立ち上がり2
56で255をカウントアツプすると、全ビットの出力
CDATO−CDAT7がL”となり、上位ピットの桁
上げ信号等として用いるキャリアウド信号CARRの“
H”も“し”レベルに反転する。
したがって、りOツクパルスCLKの立ち上がり257
のカウントアツプは行われない。イネーブル信号ENB
Tが°“H”となったとき、カウントアツプの再開とな
り、クロックパルスCLKの立ち上がり258で全ビッ
トの出力CDATO−CDAT7が“H″となる。
のカウントアツプは行われない。イネーブル信号ENB
Tが°“H”となったとき、カウントアツプの再開とな
り、クロックパルスCLKの立ち上がり258で全ビッ
トの出力CDATO−CDAT7が“H″となる。
このようにして、第3図に示す8ビットカウンタが動作
する。
する。
そして、第2図に示す16ビットカウンタC0LJNT
は第3図に示す8ビットカウンタを上位8ビットカウン
タと下位8ビットカウンタとし、下位8ビットカウンタ
のキャリアウド信号CARRを上位8ビットカウンタの
イネーブル信号ENBTの入力とし、下位8ビットカウ
ンタがフルカウントしたとき、上位8ビットカウンタを
動作状態にセットし、カウントアツプを行うものである
。
は第3図に示す8ビットカウンタを上位8ビットカウン
タと下位8ビットカウンタとし、下位8ビットカウンタ
のキャリアウド信号CARRを上位8ビットカウンタの
イネーブル信号ENBTの入力とし、下位8ビットカウ
ンタがフルカウントしたとき、上位8ビットカウンタを
動作状態にセットし、カウントアツプを行うものである
。
本実施例で用いられるデータレジスタは、次の様に構成
されている。
されている。
第1図のデータレジスタREGは16ビットカウンタC
0UNTに対応して、16ビットで構成されており、1
6ビットのデータレジスタREGは第9図にその構成回
路図を示す様に、各ビットRO−R15が構成されてお
り、更に、各ビットのデータレジスタ回路RO〜R15
は第10図の如く論理回路とDフリツプフロツプ(以下
、単にD−FFと記載する)から構成されている。
0UNTに対応して、16ビットで構成されており、1
6ビットのデータレジスタREGは第9図にその構成回
路図を示す様に、各ビットRO−R15が構成されてお
り、更に、各ビットのデータレジスタ回路RO〜R15
は第10図の如く論理回路とDフリツプフロツプ(以下
、単にD−FFと記載する)から構成されている。
特に、データレジスタREGは各と、ット毎に独立して
動作するものであるから、第10図の1ビット分のデー
タレジスタ回路Rnの動作について、第11図及び第1
2図のタイムチャートを用いて説明する。
動作するものであるから、第10図の1ビット分のデー
タレジスタ回路Rnの動作について、第11図及び第1
2図のタイムチャートを用いて説明する。
16ビットカウンタC0UNTのnビット出力データC
DATnとデータクリア信号DCLRはゲートOD2に
導かれており、その出力fはゲートADIに導かれる。
DATnとデータクリア信号DCLRはゲートOD2に
導かれており、その出力fはゲートADIに導かれる。
ゲートAD1でD−FFのQ端子出力りとデータロード
信号LOAとをゲートOD1に導き、そのゲート001
の出力eとの一致を判断し、その出力QをD−FFの入
力とする。
信号LOAとをゲートOD1に導き、そのゲート001
の出力eとの一致を判断し、その出力QをD−FFの入
力とする。
第11図のタイムチャートに示す様に、データクリア信
号DCLRが“H11となると、16ビットカウンタC
0UNTのnビット出力データCDATnの信号に関係
なく、ゲートOD2の出力fを“L”とし、同時に、ロ
ード信号LOAも°゛H′′となるから、D−FFの出
力りに無関係にゲート001の出力eも“L”となり、
ゲートAD1の出力qは“H”となる。この状態でクロ
ックパルスCLKが立ち上がると、D−FFの入力、即
ち、ゲートADIの出力qを読み込み、D−FFのQ端
子出力をD端子入力と同一信号とすべく、“H”とし、
0端子を“L”として、1ビット分のデータレジスタ回
路Rnのデータをクリア状態とする。
号DCLRが“H11となると、16ビットカウンタC
0UNTのnビット出力データCDATnの信号に関係
なく、ゲートOD2の出力fを“L”とし、同時に、ロ
ード信号LOAも°゛H′′となるから、D−FFの出
力りに無関係にゲート001の出力eも“L”となり、
ゲートAD1の出力qは“H”となる。この状態でクロ
ックパルスCLKが立ち上がると、D−FFの入力、即
ち、ゲートADIの出力qを読み込み、D−FFのQ端
子出力をD端子入力と同一信号とすべく、“H”とし、
0端子を“L”として、1ビット分のデータレジスタ回
路Rnのデータをクリア状態とする。
そして、第12図のタイムチャートに示す様に、データ
クリア信号DCLRが“L″で、データロード信号LO
Aが“H”になると、16ビットカウンタC0UNTの
nビット出力データCDATnの信号が“H”であると
、ゲートOD2の出力fが“L”、ゲート001の出力
eが“L”となり、ゲートAD1の出力Qが“H”とな
る。この状態でクロックパルスCLKが立ち上がると、
D−FFのQ端子出力りを“H”に0端子出力、即ち、
DDATnを“L″にセットする。
クリア信号DCLRが“L″で、データロード信号LO
Aが“H”になると、16ビットカウンタC0UNTの
nビット出力データCDATnの信号が“H”であると
、ゲートOD2の出力fが“L”、ゲート001の出力
eが“L”となり、ゲートAD1の出力Qが“H”とな
る。この状態でクロックパルスCLKが立ち上がると、
D−FFのQ端子出力りを“H”に0端子出力、即ち、
DDATnを“L″にセットする。
また、16ビットカウンタC0LJNTのnビット出力
データCDATnの信号がL”であると、ゲートoD2
の出力fがH”、ゲートoD1の出力eが“L”となり
、ゲートAD1の出力qがII L”となる。この状態
でクロックパルスCLKが立上ると、D−FFのQ端子
出力りを“し”に、0端子出力、即ち、DDATnを“
H”にセットする。
データCDATnの信号がL”であると、ゲートoD2
の出力fがH”、ゲートoD1の出力eが“L”となり
、ゲートAD1の出力qがII L”となる。この状態
でクロックパルスCLKが立上ると、D−FFのQ端子
出力りを“し”に、0端子出力、即ち、DDATnを“
H”にセットする。
上記の様に、1ビット分のデータレジスタ回路RO−R
15によってデータクリア動作成いはデータロード動作
させることができ、1ビット分のデータレジスタ回路R
O〜R15を16ビット分接続した第9図に示す16ビ
ットデータレジスタは、次の様に動作する。
15によってデータクリア動作成いはデータロード動作
させることができ、1ビット分のデータレジスタ回路R
O〜R15を16ビット分接続した第9図に示す16ビ
ットデータレジスタは、次の様に動作する。
16ビットデータレジスタを下位8ビットと上位8ビッ
トに分けて、前記データロード信号LOAをLLOA信
号とMLOA信号に、前記クリア信号DCLRをLDC
LR信号とMDCLR信号とに分けている。
トに分けて、前記データロード信号LOAをLLOA信
号とMLOA信号に、前記クリア信号DCLRをLDC
LR信号とMDCLR信号とに分けている。
したがって、16ビットデータレジスタREGは、デー
タロード信号LLOAで下位8ビットのデータの書き込
みを、データロード信号MLOA信号で上位8ビットの
データの書き込み行うことができる。また、データクリ
ア信号LDCLRで下位8ビットのデータクリアを、デ
ータクリア信号MDCLRで上位8ビットのデータのク
リアを行うことができる。
タロード信号LLOAで下位8ビットのデータの書き込
みを、データロード信号MLOA信号で上位8ビットの
データの書き込み行うことができる。また、データクリ
ア信号LDCLRで下位8ビットのデータクリアを、デ
ータクリア信号MDCLRで上位8ビットのデータのク
リアを行うことができる。
そして、第1図で示したマルチプレクサは次の様に構成
されている。
されている。
マルチプレクサMALTは16ビットカウンタC0UN
T及び16ビットデータレジスタREGに対応して16
ビットで構成され、第13図で示す様に1ビット分のマ
ルチプレクサ構成回路MO〜M15からなる16ビット
マルチプレクサの回路図の如く構成されており、16ビ
ットデータレジスタREGの出力RDATO〜RDAT
15を独立して受け、データ入出力端子のデータDAT
0〜[)ATT (DAT8〜()AT15)に出力す
る場合と、データ入出力端子のデータDATO〜DAT
7を受けて16ビットカウンタC0UNTにデータID
ATO−IDAT15をプリセットする場合の切替えを
行うものである。
T及び16ビットデータレジスタREGに対応して16
ビットで構成され、第13図で示す様に1ビット分のマ
ルチプレクサ構成回路MO〜M15からなる16ビット
マルチプレクサの回路図の如く構成されており、16ビ
ットデータレジスタREGの出力RDATO〜RDAT
15を独立して受け、データ入出力端子のデータDAT
0〜[)ATT (DAT8〜()AT15)に出力す
る場合と、データ入出力端子のデータDATO〜DAT
7を受けて16ビットカウンタC0UNTにデータID
ATO−IDAT15をプリセットする場合の切替えを
行うものである。
まず、第14図の1ビット分のマルチプレクサ構成回路
Mnについて、その動作を説明する。
Mnについて、その動作を説明する。
データレジスタREGの特定nビットのデータRDAT
nをコントロール端子性のトライステートT1の入力と
し、トライステートT1の出力をトライステートT2の
入力とし、前記トライステートT1の出力IDATnは
16ビットカウンタC0tJNTの特定の入力端子に接
続される。前記トライステートT1の出力とトライステ
ートT2の入力との間は特定のデータ入出力端子に接続
される。即ち、16ピツトマルチブレクサMALTの出
力とデータ入出力端子のデータDATn、データ入出力
端子のデータDATnと16ビットカウンタC0UNT
の入力との間がバッファで接続されることになる。
nをコントロール端子性のトライステートT1の入力と
し、トライステートT1の出力をトライステートT2の
入力とし、前記トライステートT1の出力IDATnは
16ビットカウンタC0tJNTの特定の入力端子に接
続される。前記トライステートT1の出力とトライステ
ートT2の入力との間は特定のデータ入出力端子に接続
される。即ち、16ピツトマルチブレクサMALTの出
力とデータ入出力端子のデータDATn、データ入出力
端子のデータDATnと16ビットカウンタC0UNT
の入力との間がバッファで接続されることになる。
まず、コントロール信号TCONを“H”とするとトラ
イステートT1がアクティブ状態となり、16ビットデ
ータレジスタREGの出力RDATnのH”、“し”の
いずれかの出力を、その出力とし、コントロール信号T
CONを“L”とすると、トライステートT1がハイイ
ンピーダンス状態、即ち、遮断状態となる。したがって
、コントロール信号TCONが“H”のとき、データ入
出力端子のデータのデータDATnはデータレジスタR
EGのデータRDATnとなり、コントロール信号TO
ONが“L”のとき、データ入出力端子のデータDAT
nはカウンタC0UNTに入力するデータIDATnと
なる。
イステートT1がアクティブ状態となり、16ビットデ
ータレジスタREGの出力RDATnのH”、“し”の
いずれかの出力を、その出力とし、コントロール信号T
CONを“L”とすると、トライステートT1がハイイ
ンピーダンス状態、即ち、遮断状態となる。したがって
、コントロール信号TCONが“H”のとき、データ入
出力端子のデータのデータDATnはデータレジスタR
EGのデータRDATnとなり、コントロール信号TO
ONが“L”のとき、データ入出力端子のデータDAT
nはカウンタC0UNTに入力するデータIDATnと
なる。
上記の如く動作する1ビット分のマルチプレクサ構成回
路は、第13図に示す様にトライステートのコントロー
ル信号TOONは、下位及び上位8ビットのデータの切
替信号として、下位ビットコントロール信号LTCON
1上位ビットコントロール信号MTCONとして使用さ
れる。そして、16ビットマルチブレクサMALTの上
位8ビットと下位8ビットを並列接続して、各ビットに
対応するデータ入出力端子とを接続する。
路は、第13図に示す様にトライステートのコントロー
ル信号TOONは、下位及び上位8ビットのデータの切
替信号として、下位ビットコントロール信号LTCON
1上位ビットコントロール信号MTCONとして使用さ
れる。そして、16ビットマルチブレクサMALTの上
位8ビットと下位8ビットを並列接続して、各ビットに
対応するデータ入出力端子とを接続する。
したがって、上位8ビットコントロール信@MTCON
と下位8ビットコントロール信号LTCONとを交互に
切替えることによって、16ピツトのデータを2回に渡
って8ビットづつ入出力することができる。
と下位8ビットコントロール信号LTCONとを交互に
切替えることによって、16ピツトのデータを2回に渡
って8ビットづつ入出力することができる。
上記の如く、16ビットカウンタC0UNT及び16ビ
ットデータレジスタREG及び16ビットマルチブレク
サMALTによるデータの処理制御信号は、第15図の
制御回路によって行われる。
ットデータレジスタREG及び16ビットマルチブレク
サMALTによるデータの処理制御信号は、第15図の
制御回路によって行われる。
第15図は、前述した16ビットカウンタC0IJNT
及び16ビットデータレジスタREG及び16ビットマ
ルチブレクサMALTを16ビット高速プログラマブル
カウンタとして使用するタイミングの制御回路C0NT
であり、次の様に構成され、第16図から第19図のタ
イムチャートを用いてその動作を説明する。
及び16ビットデータレジスタREG及び16ビットマ
ルチブレクサMALTを16ビット高速プログラマブル
カウンタとして使用するタイミングの制御回路C0NT
であり、次の様に構成され、第16図から第19図のタ
イムチャートを用いてその動作を説明する。
16ビットカウンタC0UNTにデータIDATo−I
DAT15を書き込むデータライト信号WRET、及び
、前記データライト信号WRETを上位、下位ビットの
信号に切替えるL−Mセレクト信号5ELE、及び、デ
ータ入出力端子のデータDATO〜DAT7を16ごシ
トカウンタC0uNT側に入力する場合と、16ビット
データレジスタREG側の出力をデータ入出力端子側に
出力する場合の切替えを行うマルチプレクサ切替信号C
8N及びC8Pを、それぞれ、バッファA1〜A4を介
してゲートNAI及びNA2並びにゲートAN1及びA
N2に導き、その出りとして、16ビットカウンタの上
位及び下位のライト信号の上位データライト信号MWR
E、下位データライト信号LWREを得る。同時に、1
6ビットデータレジスタREGのデータを上位、下位8
ビットごとにデータ入出力端子に出力する上位及び下位
8ビットデ一タ出力信号MTCON及びLTCONを得
る。そして、カウンタクリア信号CCLRは、バッファ
A5を介してカウンタクリア信号CCLRとすると共に
、ゲートNRI及びNR2を介して上位データライト信
号MWRE 、下位デ−タライト信号LWREとする。
DAT15を書き込むデータライト信号WRET、及び
、前記データライト信号WRETを上位、下位ビットの
信号に切替えるL−Mセレクト信号5ELE、及び、デ
ータ入出力端子のデータDATO〜DAT7を16ごシ
トカウンタC0uNT側に入力する場合と、16ビット
データレジスタREG側の出力をデータ入出力端子側に
出力する場合の切替えを行うマルチプレクサ切替信号C
8N及びC8Pを、それぞれ、バッファA1〜A4を介
してゲートNAI及びNA2並びにゲートAN1及びA
N2に導き、その出りとして、16ビットカウンタの上
位及び下位のライト信号の上位データライト信号MWR
E、下位データライト信号LWREを得る。同時に、1
6ビットデータレジスタREGのデータを上位、下位8
ビットごとにデータ入出力端子に出力する上位及び下位
8ビットデ一タ出力信号MTCON及びLTCONを得
る。そして、カウンタクリア信号CCLRは、バッファ
A5を介してカウンタクリア信号CCLRとすると共に
、ゲートNRI及びNR2を介して上位データライト信
号MWRE 、下位デ−タライト信号LWREとする。
また、16ビットデータレジスタREGの下位及び上位
8ビットにデータをロードする下位データロード信号L
LOAD及び上位データロード信号MLOADとデータ
クリア信号DCLRを、それぞれのバッファA6〜A8
を介してゲートNR3またはNR4、ゲートORIまた
はOR2に導き、16ビットデータレジスタREGの下
位及び上位8ビットのクリア信号である下位及び上位8
ビットデ一タレジスタクリア信号LDCLR及びMDC
LRを得る。そして、クロックパルスCLKはバッファ
A9を介して、16ビットカウンタC0UNT、16ビ
ットデ一タレジスタREG116ビットマルチプレクサ
MALTに導かれる。
8ビットにデータをロードする下位データロード信号L
LOAD及び上位データロード信号MLOADとデータ
クリア信号DCLRを、それぞれのバッファA6〜A8
を介してゲートNR3またはNR4、ゲートORIまた
はOR2に導き、16ビットデータレジスタREGの下
位及び上位8ビットのクリア信号である下位及び上位8
ビットデ一タレジスタクリア信号LDCLR及びMDC
LRを得る。そして、クロックパルスCLKはバッファ
A9を介して、16ビットカウンタC0UNT、16ビ
ットデ一タレジスタREG116ビットマルチプレクサ
MALTに導かれる。
16ビットカウンタC0UNTをクリアする場合には、
第16図のタイムチャートに示す様に、カウンタクリア
信号CCLRを“L IIとすると、バッファA5を介
してゲートNRI及びNR2に入り、下位8ビットライ
ト信号LWRE及び上位8ビットライト信号MWREを
“H”とする。
第16図のタイムチャートに示す様に、カウンタクリア
信号CCLRを“L IIとすると、バッファA5を介
してゲートNRI及びNR2に入り、下位8ビットライ
ト信号LWRE及び上位8ビットライト信号MWREを
“H”とする。
16ビットカウンタC0tJNTにデータ入出力端子の
入力データl0ATO〜IDAT15を書き込む場合に
は、第17図のタイムチャートに示す様に、カウントク
リア信号CCLRがH”の状態で、ライトタイミング信
号C8N及びC8Pをそれぞれ“し”、“H”とし、カ
ウンタライト信号WRETを“H″とすると、カウンタ
ライト信号WRETがゲートNAI及びNA2並びにゲ
ートAN1及びAN2に入る。そして、ゲートAN1及
びAN2を閉じ、16ビットマルチプレクサMALTの
下位及び上位8ビット切替信号LTCON及びMTCO
Nを“し”とする(図示せず)。ゲートNA1は、L−
Mセレクト信号5ELEがI L $1、ライトタイミ
ング信号C8Nが“L″、ライトタイミング信号C8P
が“HIIであるから、その出力が°L”となり、ゲー
トNR1の出力、即ち、下位ビットライト信号LWRE
が“HITとなる。このとき、ゲートNA2はLφMセ
レクト信号5ELEが“L”であるからゲートNA2は
閉じ、その出力が“H”となり、ゲートNR2の出力、
即ち、上位ビットライト信号MWREが“L″となる。
入力データl0ATO〜IDAT15を書き込む場合に
は、第17図のタイムチャートに示す様に、カウントク
リア信号CCLRがH”の状態で、ライトタイミング信
号C8N及びC8Pをそれぞれ“し”、“H”とし、カ
ウンタライト信号WRETを“H″とすると、カウンタ
ライト信号WRETがゲートNAI及びNA2並びにゲ
ートAN1及びAN2に入る。そして、ゲートAN1及
びAN2を閉じ、16ビットマルチプレクサMALTの
下位及び上位8ビット切替信号LTCON及びMTCO
Nを“し”とする(図示せず)。ゲートNA1は、L−
Mセレクト信号5ELEがI L $1、ライトタイミ
ング信号C8Nが“L″、ライトタイミング信号C8P
が“HIIであるから、その出力が°L”となり、ゲー
トNR1の出力、即ち、下位ビットライト信号LWRE
が“HITとなる。このとき、ゲートNA2はLφMセ
レクト信号5ELEが“L”であるからゲートNA2は
閉じ、その出力が“H”となり、ゲートNR2の出力、
即ち、上位ビットライト信号MWREが“L″となる。
L−Mセレクト信号5ELEが“H”となると、前記の
下位8ビットライト信号しWREと上位8ビットライト
信号MWREとの状態がゲートNA1及びNA2で反転
し、下位8ビットライト信号LWREが“L”、上位8
ピットライト信号MWREがHIIとなる。
下位8ビットライト信号しWREと上位8ビットライト
信号MWREとの状態がゲートNA1及びNA2で反転
し、下位8ビットライト信号LWREが“L”、上位8
ピットライト信号MWREがHIIとなる。
16ビットデータレジスタREGをクリアする場合には
第18図のタイムチャートに示す様に、16ビットデ一
タクリア信号DCLRを“L”とすると、16ビットデ
ータレジスタREGの下位8ビットのデータレジスタク
リア信号DCLRが11 L IIとなり、ゲートOR
I及びOR2の出力はその入力に関係なく“H”となる
。同時に、ゲートNR3及びNR4の出力が“H”とな
る。
第18図のタイムチャートに示す様に、16ビットデ一
タクリア信号DCLRを“L”とすると、16ビットデ
ータレジスタREGの下位8ビットのデータレジスタク
リア信号DCLRが11 L IIとなり、ゲートOR
I及びOR2の出力はその入力に関係なく“H”となる
。同時に、ゲートNR3及びNR4の出力が“H”とな
る。
16ビットカウンタC0UNTの出力をデータレジスタ
REGにワードする場合には、第19図のタイムチャー
トに示す様に、データクリア信号DCLRが“H”の状
態下で下位ビットロード信号LLOADを“L”とし、
ゲートNR3の出力、即ち、下位ビットロード信号LL
OAとしてH”を得る。そして、下位ビットロード信号
LLOADを“H”とし、上位ビットロード信号MLO
ADを“L IIとして、ゲートNR4の出力、即ち、
上位ビットロード信号MLOAとして“H”を得る。な
お、この間、16ビットデータレジスタREGの下位ビ
ット及び上位ビットデータクリア信号LDCLR及びM
DCLRは“L”である。
REGにワードする場合には、第19図のタイムチャー
トに示す様に、データクリア信号DCLRが“H”の状
態下で下位ビットロード信号LLOADを“L”とし、
ゲートNR3の出力、即ち、下位ビットロード信号LL
OAとしてH”を得る。そして、下位ビットロード信号
LLOADを“H”とし、上位ビットロード信号MLO
ADを“L IIとして、ゲートNR4の出力、即ち、
上位ビットロード信号MLOAとして“H”を得る。な
お、この間、16ビットデータレジスタREGの下位ビ
ット及び上位ビットデータクリア信号LDCLR及びM
DCLRは“L”である。
上記の様に各16ビットカウンタC0tJNT。
16ビットデータレジスタREG、16ビットマルチプ
レクサMALTはタイミング制御回路C0tJNTのI
IJIil信号を受けて動作することができ、次の様に
高速プログラマブルカウンタとして機能することができ
る。なお、各信号の符号の後のハイフォンのPまたはN
は、本発明の高速プログラマブルカウンタを制御する信
号レベルで、本来、−Pが°“H(正論理、即ち、ハイ
レベル)″で動作、−Nが“しく負論理、即ち、ローレ
ベル)”で動作を行う信号を意味するものである。
レクサMALTはタイミング制御回路C0tJNTのI
IJIil信号を受けて動作することができ、次の様に
高速プログラマブルカウンタとして機能することができ
る。なお、各信号の符号の後のハイフォンのPまたはN
は、本発明の高速プログラマブルカウンタを制御する信
号レベルで、本来、−Pが°“H(正論理、即ち、ハイ
レベル)″で動作、−Nが“しく負論理、即ち、ローレ
ベル)”で動作を行う信号を意味するものである。
まず、データ入出力端子はマイクロコンピュータ等のデ
ータバス、例えば、双方向性バス等に接続されていると
する。
ータバス、例えば、双方向性バス等に接続されていると
する。
そこで、タイミング制御回路C0UNTのカウンタクリ
ア信号CCLR及びデータレジスタクリア信号DCLR
を°“し”とすることにより、16ビットカウンタC0
UNT及び16ビットデータレジスタREGをクリアす
る。そして、ライト信号WRETを“H”とし、L−M
セレクト信号5ELEの°“L″、“H”の切替えによ
り、下位8ビット及び上位8ビットのデータを16ビッ
トカウンタC0tJNTにプリセットする。
ア信号CCLR及びデータレジスタクリア信号DCLR
を°“し”とすることにより、16ビットカウンタC0
UNT及び16ビットデータレジスタREGをクリアす
る。そして、ライト信号WRETを“H”とし、L−M
セレクト信号5ELEの°“L″、“H”の切替えによ
り、下位8ビット及び上位8ビットのデータを16ビッ
トカウンタC0tJNTにプリセットする。
16ビットカウンタC0LINTに書き込みが完了する
と、イネーブル信号ENBP及びENBTをHIIとす
ることにより、16ビットカウンタC0LINTはクロ
ックパルスCLKを受けてカウントアツプを開始する。
と、イネーブル信号ENBP及びENBTをHIIとす
ることにより、16ビットカウンタC0LINTはクロ
ックパルスCLKを受けてカウントアツプを開始する。
イネーブル信号ENBPを゛L″にすることで、カウン
トアツプの一時停止を行うことができ、イネーブル信号
ENBTをL PIにすることでキャリアウドCARR
の出力を“L″とし、カウントアツプの停止及びフルカ
ウント出力の′H″を“L″とすることができる。
トアツプの一時停止を行うことができ、イネーブル信号
ENBTをL PIにすることでキャリアウドCARR
の出力を“L″とし、カウントアツプの停止及びフルカ
ウント出力の′H″を“L″とすることができる。
前記16ビットカウンタC0UNTのデータは、データ
ロード信号LLOADで下位8ビットのデータレジスタ
に16ビットカウンタC0UNTの下位8ビットをロー
ドし、データロード信@MLOADで上位8ビットのデ
ータレジスタに16ビットカウンタC0LJNTの上位
8ビットのデータをロードすることができる。そして、
それらのロードしたデータは、ライト信号WRETが*
L n。
ロード信号LLOADで下位8ビットのデータレジスタ
に16ビットカウンタC0UNTの下位8ビットをロー
ドし、データロード信@MLOADで上位8ビットのデ
ータレジスタに16ビットカウンタC0LJNTの上位
8ビットのデータをロードすることができる。そして、
それらのロードしたデータは、ライト信号WRETが*
L n。
ライトタイミング信号C8N及びC8Pが“U PI、
“H”の時L−Mセレクト信@5ELEを“し”及び“
H″とを交互に変化させれば、16ビットマルチプレク
サMALTの下位ビット及び上位ビットコントロール信
号LTCON及びMTCONを交互に“H”にすること
ができ、上位8ピツト及び下位8ビットのデータを入出
力端子からデータDATO−DAT7及びデータDAT
8〜DAT15として取り出すことができる。
“H”の時L−Mセレクト信@5ELEを“し”及び“
H″とを交互に変化させれば、16ビットマルチプレク
サMALTの下位ビット及び上位ビットコントロール信
号LTCON及びMTCONを交互に“H”にすること
ができ、上位8ピツト及び下位8ビットのデータを入出
力端子からデータDATO−DAT7及びデータDAT
8〜DAT15として取り出すことができる。
このとき、16ビットカウンタC0UNTにクロックパ
ルスCLKに同期してカウントアツプする同期式カウン
タを用いているから、各ビットの7リツプフ0ツブ出力
に位相差がほとんどないので、16ビットデータレジス
タREGにロードする場合に、スパイクノイズが生じな
い。そして、この種のカウンタは各ビット毎に逐次桁上
げを行うものではなく、たとえ、16ビット有していて
も略1段のフリップフロップの動作遅延時間ですむので
、計数入力周波数を高くすることができる。
ルスCLKに同期してカウントアツプする同期式カウン
タを用いているから、各ビットの7リツプフ0ツブ出力
に位相差がほとんどないので、16ビットデータレジス
タREGにロードする場合に、スパイクノイズが生じな
い。そして、この種のカウンタは各ビット毎に逐次桁上
げを行うものではなく、たとえ、16ビット有していて
も略1段のフリップフロップの動作遅延時間ですむので
、計数入力周波数を高くすることができる。
即ち、高速動作を行わせることができる。
なお、上記第1実施例では、16ビットのカウンタ及び
データレジスタ及びマルチプレクサを用いているが、本
発明を実施する場合には、16ビットに限定されるもの
ではなく、例えば、マイクロコンピュータのビット数と
データの値とに合せて、4ビットマイクロコンピユータ
の場合には、8ビットのカウンタ及びデータレジスタ及
びマルチプレクサを用いると本実施例と同様な使用とな
る。この場合においても、データライト動作及びデータ
ロード動作を下位ビットと上位ビットの切替えによって
行っているが、同期式カウンタとして2進化2°進カウ
ンタ、2進化N進カウンタ等の使用が可能なデータであ
り、更に、データの処理を高速にする必要のある場合は
、上位ビットと下位ビットとの切替えを行うことなく動
作させるとビット数の増減に影響されることなく動作さ
せることも可能である。また、データのビット数が多く
、データバスの複数倍のときには、その倍数に応じてビ
ット数の切替えを行いデータのライ゛ト、ロードをする
ことができる。そして、このときでも、データレジスタ
にカウンタのデータを一度に全ビットロードすることも
可能である。
データレジスタ及びマルチプレクサを用いているが、本
発明を実施する場合には、16ビットに限定されるもの
ではなく、例えば、マイクロコンピュータのビット数と
データの値とに合せて、4ビットマイクロコンピユータ
の場合には、8ビットのカウンタ及びデータレジスタ及
びマルチプレクサを用いると本実施例と同様な使用とな
る。この場合においても、データライト動作及びデータ
ロード動作を下位ビットと上位ビットの切替えによって
行っているが、同期式カウンタとして2進化2°進カウ
ンタ、2進化N進カウンタ等の使用が可能なデータであ
り、更に、データの処理を高速にする必要のある場合は
、上位ビットと下位ビットとの切替えを行うことなく動
作させるとビット数の増減に影響されることなく動作さ
せることも可能である。また、データのビット数が多く
、データバスの複数倍のときには、その倍数に応じてビ
ット数の切替えを行いデータのライ゛ト、ロードをする
ことができる。そして、このときでも、データレジスタ
にカウンタのデータを一度に全ビットロードすることも
可能である。
なお、本実施例ではタイミング制御回路の制御端子を従
来のプログラマブルカウンタと同一にすべく構成したが
、回路及び回路動作及びタイミングチャートからも判断
できるように、本発明を実施する場合の制御端子は本実
施例に限定されるものではなく、使用態様に応じて任意
に設定できる。
来のプログラマブルカウンタと同一にすべく構成したが
、回路及び回路動作及びタイミングチャートからも判断
できるように、本発明を実施する場合の制御端子は本実
施例に限定されるものではなく、使用態様に応じて任意
に設定できる。
[発明の効果]
以上の様に、本発明の高速プログラマブルカウンタはク
ロックパルスに同期してプリセット、カウント、クリア
動作するカウンタを用いているから、プログラマブルカ
ウンタの動作時間を短くして耐ノイズ性を良好とすると
共に、その動作を高速化することができる。
ロックパルスに同期してプリセット、カウント、クリア
動作するカウンタを用いているから、プログラマブルカ
ウンタの動作時間を短くして耐ノイズ性を良好とすると
共に、その動作を高速化することができる。
第1図は本発明の高速プログラマブルカウンタの一実施
例の構成を示す回路構成図、第2図は本実施例で用いる
16ビットカウンタの回路構成図、第3図は本実施例で
用いる16ビットカウンタを構成する8ビットカウンタ
の回路構成図、第4図は1ビット分のカウンタ回路構成
図、第5図から第8図は第4図の回路動作を説明するタ
イムチャート、第9図は本実施例で用いる16ビットの
データレジスタの構成回路図、第10図は1ビット分の
データレジスタ回路図、第11図及び第12図は第10
図の1ビット分のデータレジスタ回路動作のタイムチャ
ート、第13図は本実施例で用いる16ビットマルチブ
レクサの構成回路図、第14図は1ビット分のマルチプ
レクサ構成回路図、第15図は16ビット高速プログラ
マブルカウンタのタイミング制御回路図、第16図から
第19図は第15図の16ビット高速プログラマブルカ
ウンタのタイミング制御回路のタイムチャートである。 図において、 C0tJNT・・・カウンタ、 REG・・・データレジスタ、 MALT・・・マルチプレクサ、 C0NT・・・タイミング制御回路、 である。 なお、図中、同−符号及び同一記号は、同一または相当
部分を示す。
例の構成を示す回路構成図、第2図は本実施例で用いる
16ビットカウンタの回路構成図、第3図は本実施例で
用いる16ビットカウンタを構成する8ビットカウンタ
の回路構成図、第4図は1ビット分のカウンタ回路構成
図、第5図から第8図は第4図の回路動作を説明するタ
イムチャート、第9図は本実施例で用いる16ビットの
データレジスタの構成回路図、第10図は1ビット分の
データレジスタ回路図、第11図及び第12図は第10
図の1ビット分のデータレジスタ回路動作のタイムチャ
ート、第13図は本実施例で用いる16ビットマルチブ
レクサの構成回路図、第14図は1ビット分のマルチプ
レクサ構成回路図、第15図は16ビット高速プログラ
マブルカウンタのタイミング制御回路図、第16図から
第19図は第15図の16ビット高速プログラマブルカ
ウンタのタイミング制御回路のタイムチャートである。 図において、 C0tJNT・・・カウンタ、 REG・・・データレジスタ、 MALT・・・マルチプレクサ、 C0NT・・・タイミング制御回路、 である。 なお、図中、同−符号及び同一記号は、同一または相当
部分を示す。
Claims (3)
- (1)クロックパルスに同期してプリセット、カウント
、クリア動作するカウンタと、前記カウンタのデータを
前記クロックパルスに同期してロード、クリア動作する
データレジスタと、前記データレジスタのデータ出力と
前記カウンタにプリセットするデータ入力を選択するマ
ルチプレクサと、前記カウンタ及びデータレジスタ及び
マルチプレクサのタイミング動作を制御するタイミング
制御回路から構成されることを特徴とする特許請求の範
囲第1項に記載の高速プログラマブルカウンタ。 - (2)前記カウンタ及びデータレジスタを16ビット構
成とし、前記マルチプレクサによって、8ビット単位で
プリセット、ロード動作させることを特徴とする特許請
求の範囲第1項に記載の高速プログラマブルカウンタ。 - (3)前記カウンタ及びデータレジスタを8ビット構成
とし、前記マルチプレクサによって、4ビット単位でプ
リセット、ロード動作させることを特徴とする特許請求
の範囲第1項に記載の高速プログラマブルカウンタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26668284A JPS61144091A (ja) | 1984-12-18 | 1984-12-18 | 電子部品 |
JP26688284A JPS61144122A (ja) | 1984-12-18 | 1984-12-18 | 高速プログラマブルカウンタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26688284A JPS61144122A (ja) | 1984-12-18 | 1984-12-18 | 高速プログラマブルカウンタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61144122A true JPS61144122A (ja) | 1986-07-01 |
Family
ID=17436967
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26668284A Pending JPS61144091A (ja) | 1984-12-18 | 1984-12-18 | 電子部品 |
JP26688284A Pending JPS61144122A (ja) | 1984-12-18 | 1984-12-18 | 高速プログラマブルカウンタ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26668284A Pending JPS61144091A (ja) | 1984-12-18 | 1984-12-18 | 電子部品 |
Country Status (1)
Country | Link |
---|---|
JP (2) | JPS61144091A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07326961A (ja) * | 1994-05-26 | 1995-12-12 | Samsung Electron Co Ltd | キャリ信号を使用した同期カウンタ |
WO1999067788A1 (fr) * | 1998-06-25 | 1999-12-29 | Seiko Epson Corporation | Dispositif memoire a semi-conducteur |
JP2009185559A (ja) * | 2008-02-08 | 2009-08-20 | Otis:Kk | 屋根材 |
JP2018160817A (ja) * | 2017-03-23 | 2018-10-11 | セイコーエプソン株式会社 | カウンター回路、測定装置および物理量センサー |
-
1984
- 1984-12-18 JP JP26668284A patent/JPS61144091A/ja active Pending
- 1984-12-18 JP JP26688284A patent/JPS61144122A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07326961A (ja) * | 1994-05-26 | 1995-12-12 | Samsung Electron Co Ltd | キャリ信号を使用した同期カウンタ |
WO1999067788A1 (fr) * | 1998-06-25 | 1999-12-29 | Seiko Epson Corporation | Dispositif memoire a semi-conducteur |
US6341096B1 (en) | 1998-06-25 | 2002-01-22 | Seiko Epson Corporation | Semiconductor memory device |
JP2009185559A (ja) * | 2008-02-08 | 2009-08-20 | Otis:Kk | 屋根材 |
JP2018160817A (ja) * | 2017-03-23 | 2018-10-11 | セイコーエプソン株式会社 | カウンター回路、測定装置および物理量センサー |
Also Published As
Publication number | Publication date |
---|---|
JPS61144091A (ja) | 1986-07-01 |
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