JPS61142814A - デイジタル遅延装置 - Google Patents
デイジタル遅延装置Info
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- JPS61142814A JPS61142814A JP59264738A JP26473884A JPS61142814A JP S61142814 A JPS61142814 A JP S61142814A JP 59264738 A JP59264738 A JP 59264738A JP 26473884 A JP26473884 A JP 26473884A JP S61142814 A JPS61142814 A JP S61142814A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ディジタル遅延装置に関し、特にたとえば
ディジタルテレビ受像機の映像信号処理等に用いられる
ディジタル遅延装置に関する。
ディジタルテレビ受像機の映像信号処理等に用いられる
ディジタル遅延装置に関する。
〔従来技術Ｊ
従来、大容量のディジタル遅延手段として、マトリクス
状に配置されたメモリセルに順次読出し。
状に配置されたメモリセルに順次読出し。
書込みを行なって、所望の遅延を得るようにしたいわゆ
るディジタル遅延Ｖ４ｆｆがある。第２図は従来のディ
ジタル遅延装はの一例を示すブロック図である０図にお
いて、入力端子１には、基本りＯツクφ□が入力される
。このディジタル遅延ＩＩＩにおける単位遅延（最小遅
延幅）は基本タロツクφ客の１サイクルに等しい。入力
端子１から入力された基本りＯツクφｓはアドレスカウ
ンタ２に与えられる。このアドレスカウンタ２は基本ク
ロックφ富の立上がりエツジでインクリメントされ、Ｘ
デコーダ３へＸアドレスを、Ｙデコーダ４へＹアドレス
を出力する。入力端子１３．〜１３．は基本クロックφ
ｓに同期して入力される入力データ信号を受ける端子で
あり、ここではｎピット入力を受ける構成で説明する。
るディジタル遅延Ｖ４ｆｆがある。第２図は従来のディ
ジタル遅延装はの一例を示すブロック図である０図にお
いて、入力端子１には、基本りＯツクφ□が入力される
。このディジタル遅延ＩＩＩにおける単位遅延（最小遅
延幅）は基本タロツクφ客の１サイクルに等しい。入力
端子１から入力された基本りＯツクφｓはアドレスカウ
ンタ２に与えられる。このアドレスカウンタ２は基本ク
ロックφ富の立上がりエツジでインクリメントされ、Ｘ
デコーダ３へＸアドレスを、Ｙデコーダ４へＹアドレス
を出力する。入力端子１３．〜１３．は基本クロックφ
ｓに同期して入力される入力データ信号を受ける端子で
あり、ここではｎピット入力を受ける構成で説明する。
入力データ信号のＭＳＢ（Ｒ上位ピット）は端子１３．
へ、ＬＳＢ（最下位ピット）は端子１３．へ与えられる
ものとする。入力データ信号は、入力ラッチ１１を経て
信＠ＷＥにより制御される書込回路へ与えられる。メモ
リセルアレイ５は、マトリクス状に配置されたメモリセ
ル群であり、その記憶容量はＭ×ｎビットである。転送
ゲート６はメモリセルアレイ５からの読出データをセン
スアンプ７に伝達し、また書込回路１０からのデータを
メモリセルアレイ５へ伝達する。センスアンプ７は信号
ＳＥにより制″ｍされ、読出データを増幅する。データ
ラッチ８は、センスアンプ７の出力を一時的にストアす
る。信号ＳＥがローレベルの期間、データラッチ８はセ
ンスアンプ７と電気的に切り離される構成となっている
。出力ラッチ９はデータラッチ８からの遅延出力を基本
タロツクφｓのサイクルで出力し、出力端子１２．〜１
２．に与える。出力データ信号のＭＳＢは端子１２．か
ら、ＬＳＢは端子１２．ｌから出力される。
へ、ＬＳＢ（最下位ピット）は端子１３．へ与えられる
ものとする。入力データ信号は、入力ラッチ１１を経て
信＠ＷＥにより制御される書込回路へ与えられる。メモ
リセルアレイ５は、マトリクス状に配置されたメモリセ
ル群であり、その記憶容量はＭ×ｎビットである。転送
ゲート６はメモリセルアレイ５からの読出データをセン
スアンプ７に伝達し、また書込回路１０からのデータを
メモリセルアレイ５へ伝達する。センスアンプ７は信号
ＳＥにより制″ｍされ、読出データを増幅する。データ
ラッチ８は、センスアンプ７の出力を一時的にストアす
る。信号ＳＥがローレベルの期間、データラッチ８はセ
ンスアンプ７と電気的に切り離される構成となっている
。出力ラッチ９はデータラッチ８からの遅延出力を基本
タロツクφｓのサイクルで出力し、出力端子１２．〜１
２．に与える。出力データ信号のＭＳＢは端子１２．か
ら、ＬＳＢは端子１２．ｌから出力される。
また、入力端子１から入力される基本クロックφ寥はタ
イミングジェネレータ１４に与えられる。
イミングジェネレータ１４に与えられる。
このタイミングジェネレータ１４は基本クロックφｆを
分周して信号ＳＥと信号ＷＥを第３図に示されるタイミ
ングシーケンスで発生する。信号ＳＥはハイレベルの期
間にセンスアンプ７を動作状態に、信号ＷＥはハイレベ
ルの期間に書込回路８を動作状態にする。なお、アドレ
スカウンタ２は、リセット回路（図示せず）により、Ｍ
サイクルごとにリセットされる。以上により従来のディ
ジタル遅延装置は構成される。
分周して信号ＳＥと信号ＷＥを第３図に示されるタイミ
ングシーケンスで発生する。信号ＳＥはハイレベルの期
間にセンスアンプ７を動作状態に、信号ＷＥはハイレベ
ルの期間に書込回路８を動作状態にする。なお、アドレ
スカウンタ２は、リセット回路（図示せず）により、Ｍ
サイクルごとにリセットされる。以上により従来のディ
ジタル遅延装置は構成される。
ＰＡＬ方式のテレビ受像ｎにおいて、アナログビデオ信
号を周波数４ｒｓｃ （ｒｓｃ ：色副搬送波の周
波数〉でサンプリングしディジタルビデオ信号を発生し
、ディジタル処理を行なう場合を考えて１走査線分の遅
延（１Ｈｉｌ延）を達成する１ラインメモリを第２図の
構成で実現しようとすると、Ｍ−１１３５，ｎ−８とな
る。また、ＸアドレスはＸｏ −Ｘｔ 、Ｙアドレスは
Ｙａ −Ｙｚ 、 ｍ本りロックφ富の１サイクルは５
６ｎｓとなる。
号を周波数４ｒｓｃ （ｒｓｃ ：色副搬送波の周
波数〉でサンプリングしディジタルビデオ信号を発生し
、ディジタル処理を行なう場合を考えて１走査線分の遅
延（１Ｈｉｌ延）を達成する１ラインメモリを第２図の
構成で実現しようとすると、Ｍ−１１３５，ｎ−８とな
る。また、ＸアドレスはＸｏ −Ｘｔ 、Ｙアドレスは
Ｙａ −Ｙｚ 、 ｍ本りロックφ富の１サイクルは５
６ｎｓとなる。
次に、第２図に示される従来構成例の動作を第３図のタ
イミングチャートを用いて説明する。この例では、Ａ、
〜ＡＭのアドレス空間を有し、ｎピットのデータを並列
に処理するＭｘｎピットメモリを用いてＭサイクルの遅
延が得られる様子を説明する。なδ、このディジタル遅
延装置でも用いられるメモリはＭのアドレス容量を持つ
アレイがｎ組配置され、１つのアドレスに対して各組の
アレイに１個のメモリセルが対応している。したがって
、成るアドレスが指定されると０組のアレイから合計ｎ
個のメモリセルが並列にアクセスされる。いわゆるバイ
ト構成のメモリではｎ−８となる。なお、以下の説明で
は、Ａ、〜Ａ−の各アドレスに新しくストアされる入力
データを、それぞれ、Ｄ、〜ＤＭとし、Ａ、〜Ａｎから
読出される出力データを、それぞれ、ＰＤ、〜ＰＤＭと
する。
イミングチャートを用いて説明する。この例では、Ａ、
〜ＡＭのアドレス空間を有し、ｎピットのデータを並列
に処理するＭｘｎピットメモリを用いてＭサイクルの遅
延が得られる様子を説明する。なδ、このディジタル遅
延装置でも用いられるメモリはＭのアドレス容量を持つ
アレイがｎ組配置され、１つのアドレスに対して各組の
アレイに１個のメモリセルが対応している。したがって
、成るアドレスが指定されると０組のアレイから合計ｎ
個のメモリセルが並列にアクセスされる。いわゆるバイ
ト構成のメモリではｎ−８となる。なお、以下の説明で
は、Ａ、〜Ａ−の各アドレスに新しくストアされる入力
データを、それぞれ、Ｄ、〜ＤＭとし、Ａ、〜Ａｎから
読出される出力データを、それぞれ、ＰＤ、〜ＰＤＭと
する。
まず、基本クロックφ寥によりアドレスカウンタ２が動
作し、Ｘデコーダ３に対してＸアドレスを、Ｙデコーダ
４に対してＹアドレスを出力する。
作し、Ｘデコーダ３に対してＸアドレスを、Ｙデコーダ
４に対してＹアドレスを出力する。
Ｘデコーダ３によってメモリセルアレイ５におけるｎ組
のアレイのアドレスの行が選択され、その行に属するメ
モリセルの情報が転送ゲート６に与えられる。転送ゲー
ト６では、メモリセル７レイ５から読出された０行のメ
モリセルのうち、Ｙデコーダ４により列が選択され、そ
の選択された列に属する合計ｎピットのメモリセルのデ
ータがＩ１０ライン１７に出力される。たとえば、アド
レスカウンタ２の出力がアドレスＡ、を指定した場合、
ｎ組のアレイのそれぞれのアドレスＡ、に位置する合計
１個のメモリセルの情報ＰＤ、が転送ゲート６を経て並
列に読出される。続出されたｎピットのデータＰＤ、は
、信ＭＳＥがハイレベルの期間にセンスアンプ７により
増幅され、データラッチ８の中に取り込まれる。信号Ｓ
Ｅの立下がりとともに、データラッチ８はセンスアンプ
７と電気的切り離されるので、データラッチ８はその後
信号ＳＥがローレベルの期間読出データＰＤ。
のアレイのアドレスの行が選択され、その行に属するメ
モリセルの情報が転送ゲート６に与えられる。転送ゲー
ト６では、メモリセル７レイ５から読出された０行のメ
モリセルのうち、Ｙデコーダ４により列が選択され、そ
の選択された列に属する合計ｎピットのメモリセルのデ
ータがＩ１０ライン１７に出力される。たとえば、アド
レスカウンタ２の出力がアドレスＡ、を指定した場合、
ｎ組のアレイのそれぞれのアドレスＡ、に位置する合計
１個のメモリセルの情報ＰＤ、が転送ゲート６を経て並
列に読出される。続出されたｎピットのデータＰＤ、は
、信ＭＳＥがハイレベルの期間にセンスアンプ７により
増幅され、データラッチ８の中に取り込まれる。信号Ｓ
Ｅの立下がりとともに、データラッチ８はセンスアンプ
７と電気的切り離されるので、データラッチ８はその後
信号ＳＥがローレベルの期間読出データＰＤ。
を保持する。読出データＰＤ、は出力ラッチ９に伝達さ
れ、ｎ個の出力端子１２１〜１２．かう並列に出力され
る。こうして第３図に示されるように、基本タロツクφ
雲の１サイクルごとのアドレス信号の変化に対応して、
順次データが読出される。
れ、ｎ個の出力端子１２１〜１２．かう並列に出力され
る。こうして第３図に示されるように、基本タロツクφ
雲の１サイクルごとのアドレス信号の変化に対応して、
順次データが読出される。
一方、信号ＳＥが立下がプた後同じアドレスの指定期間
において、信号ＷＥのハイレベルの期間中に、書込回路
１０が動作し、入力ラッチ１１から送られたｎピットの
入力信号をＩ１０ライン１７に伝達し、選択されてるメ
モリセルのデータを書換える。たとえば、アドレスＡ、
かう前のデータＰＤ＋が読出されて、データラッチ８に
ストアされた直後、新しいデータＯ１がアドレスＡ、の
メモリセルに書込まれる。データＤ、は、Ｍサイクル後
、再びアドレスＡ＋が指定されたとき、読出される。こ
のようにして、各アドレスのメモリセルに対して、Ｍサ
イクルごとに、ＲＥＡＤ−ＭＯＤＩＦＩＥＯ−ＷＲＩＴ
Ｅ動作が行ナワレ、新しく書込まれたデータは、Ｍサイ
クル後に出力され、Ｍサイクルの遅延が実現できる。
において、信号ＷＥのハイレベルの期間中に、書込回路
１０が動作し、入力ラッチ１１から送られたｎピットの
入力信号をＩ１０ライン１７に伝達し、選択されてるメ
モリセルのデータを書換える。たとえば、アドレスＡ、
かう前のデータＰＤ＋が読出されて、データラッチ８に
ストアされた直後、新しいデータＯ１がアドレスＡ、の
メモリセルに書込まれる。データＤ、は、Ｍサイクル後
、再びアドレスＡ＋が指定されたとき、読出される。こ
のようにして、各アドレスのメモリセルに対して、Ｍサ
イクルごとに、ＲＥＡＤ−ＭＯＤＩＦＩＥＯ−ＷＲＩＴ
Ｅ動作が行ナワレ、新しく書込まれたデータは、Ｍサイ
クル後に出力され、Ｍサイクルの遅延が実現できる。
［発明が解決しようとする問題点］
従来のディジタル遅延装置は、以上説明したように基本
タロツクφｓの１サイクル中に読出しと書込みを行なわ
なければならない。そのため、データラッチまでの読出
アクセス時間や、８込完了時間（信号ＷＥのパルス幅）
や、信号Ｓεのパルス幅や、アドレス信号間のタイミン
グマージン等を考慮に入れて基本クロックφｓのサイク
ルを決定しなければならず、高速化を図ることが困難に
なるなどの問題点があった。たとえば、ＰＡＬ方式のテ
レビジョン受像機に用いられるディジタル遅延￥ｌｊ！
ｆには、５６ｎｓのサイクルタイムが要求されるが、従
来のプロセス技術で、上記従来構成を採用した場合には
、５５ｎｓの間にＲＥＡＤ−ＭＯＤ ｒ Ｆ Ｉ ＥＤ
−ＷＲＩ ＴＥ！行なわなＧｔ レハナ’３ず、十分な
タイミングマージンをもって動作させることは困難であ
った。
タロツクφｓの１サイクル中に読出しと書込みを行なわ
なければならない。そのため、データラッチまでの読出
アクセス時間や、８込完了時間（信号ＷＥのパルス幅）
や、信号Ｓεのパルス幅や、アドレス信号間のタイミン
グマージン等を考慮に入れて基本クロックφｓのサイク
ルを決定しなければならず、高速化を図ることが困難に
なるなどの問題点があった。たとえば、ＰＡＬ方式のテ
レビジョン受像機に用いられるディジタル遅延￥ｌｊ！
ｆには、５６ｎｓのサイクルタイムが要求されるが、従
来のプロセス技術で、上記従来構成を採用した場合には
、５５ｎｓの間にＲＥＡＤ−ＭＯＤ ｒ Ｆ Ｉ ＥＤ
−ＷＲＩ ＴＥ！行なわなＧｔ レハナ’３ず、十分な
タイミングマージンをもって動作させることは困難であ
った。
この発明は上記のような問題点を解消するためになされ
たもので、従来と同一のプロセス技術を用いて、従来の
構成に比べて高速なディジタル遅延装置を得ることを目
的とする。
たもので、従来と同一のプロセス技術を用いて、従来の
構成に比べて高速なディジタル遅延装置を得ることを目
的とする。
［間ｍ点を解決するための手段］
この−発明に係るディジタル遅延装置は、マトリクス状
に配置されたメモリセル群のアドレス空間を半分に分割
し、分割された各アドレス空間におけるメモリセルは基
本クロックパルスの２倍のサイクルでＲＥＡＤ−ＭＯＤ
ｉＦＩＥＤ−ＷＲＩＴＥを完了し、かつ２つのアドレス
空間は交互に基本クロックパルスの１サイクル分だけ位
相をずらせてアクセスされるようにし、両アドレス空間
からの読出データを基本クロックパルスのクロックレー
トで交互に出力する一方、基本クロックパルスに同期し
て入力される入力データを両アドレス空間に交互に３込
むようにしたものである。
に配置されたメモリセル群のアドレス空間を半分に分割
し、分割された各アドレス空間におけるメモリセルは基
本クロックパルスの２倍のサイクルでＲＥＡＤ−ＭＯＤ
ｉＦＩＥＤ−ＷＲＩＴＥを完了し、かつ２つのアドレス
空間は交互に基本クロックパルスの１サイクル分だけ位
相をずらせてアクセスされるようにし、両アドレス空間
からの読出データを基本クロックパルスのクロックレー
トで交互に出力する一方、基本クロックパルスに同期し
て入力される入力データを両アドレス空間に交互に３込
むようにしたものである。
［作用］
この発明においては、実質的には各アドレス空間を基本
クロックパルスの２サイクル分のクロックレートで動作
させなうがら、見かけ上基本クロックパルスと同じサイ
クルでデータの入出力動作を完了することができるため
に、各アドレス空間の最小動作サイクルの半サイクル分
のクロックレートでディジタル遅延装ぎを動作させるこ
とができ、高速性能を得ることができる。
クロックパルスの２サイクル分のクロックレートで動作
させなうがら、見かけ上基本クロックパルスと同じサイ
クルでデータの入出力動作を完了することができるため
に、各アドレス空間の最小動作サイクルの半サイクル分
のクロックレートでディジタル遅延装ぎを動作させるこ
とができ、高速性能を得ることができる。
［発明の実施例］
第１図はこの発明の一実施例を示すブロック図である。
この第１図に示されるディジタル遅延装置は、ｎピット
入力データに対してＭサイクルの遅延を実現するための
もので、メモリセルアレイは２つに分割され、第１のメ
モリセルアレイ８４は偶数アドレス平面を形成し、第２
のメモリセルアレイは奇数アドレス平面を形成し、各メ
モリセルアレイの記憶容量は等しく（Ｍ／２）Ｘｎピッ
トである。入力端子８０には基本クロックφｓが入力さ
れ、基本りＯツクφＳの１サイクルは単位遅延に等しい
。端子１０１．〜１０１．は、基本クロックφ５のクロ
ックレートで入力されるｎピットの入力データ信号を受
ける端子であり、入力データ信号は入力ラッチ９０を経
て書込回路８８゜９８へ与えられる。タイミングジェネ
レータ９９は基本りＯツクφｓを受けて各種タイミング
信号φＥＶ＋φＯＤ＊ ５Ｅｔｖ、５Ｅｏｏ、ＷＥｔｖ
。
入力データに対してＭサイクルの遅延を実現するための
もので、メモリセルアレイは２つに分割され、第１のメ
モリセルアレイ８４は偶数アドレス平面を形成し、第２
のメモリセルアレイは奇数アドレス平面を形成し、各メ
モリセルアレイの記憶容量は等しく（Ｍ／２）Ｘｎピッ
トである。入力端子８０には基本クロックφｓが入力さ
れ、基本りＯツクφＳの１サイクルは単位遅延に等しい
。端子１０１．〜１０１．は、基本クロックφ５のクロ
ックレートで入力されるｎピットの入力データ信号を受
ける端子であり、入力データ信号は入力ラッチ９０を経
て書込回路８８゜９８へ与えられる。タイミングジェネ
レータ９９は基本りＯツクφｓを受けて各種タイミング
信号φＥＶ＋φＯＤ＊ ５Ｅｔｖ、５Ｅｏｏ、ＷＥｔｖ
。
ＷＥｏ ｏ ＊ ＯＥＥ ｖ 、ＯＥｏ ｏを第４図に
示されるタイミングシーケンスで発生する。信号φＥＶ
は基本クロックφ寥を分周したもので、基本クロックφ
霧の２倍のサイクルを持ち、その立下がりエツジでアド
レスカウンタ８１をインクリメントする。信号φ０口は
信号φＥＶの逆相のクロックであり、その立下がりエツ
ジでアドレスカウンタ９１をインクリメントする。信＠
５ＥＥＶ、ＳＥ。。は、ハイレベル期間中に、それぞれ
、センスアンプ８６．９６を動作状態にする。信号Ｗ
Ｅ Ｅｖ、ＷＥｏｏはハイレベル期間中に、それぞれ、
書込回路８８．９８を動作状態にする。信号０Ｅ（Ｖは
データラッチ８７の出力を制御し、信号０Ｅｏｏはデー
タラッチ９７の出力を制御する。
示されるタイミングシーケンスで発生する。信号φＥＶ
は基本クロックφ寥を分周したもので、基本クロックφ
霧の２倍のサイクルを持ち、その立下がりエツジでアド
レスカウンタ８１をインクリメントする。信号φ０口は
信号φＥＶの逆相のクロックであり、その立下がりエツ
ジでアドレスカウンタ９１をインクリメントする。信＠
５ＥＥＶ、ＳＥ。。は、ハイレベル期間中に、それぞれ
、センスアンプ８６．９６を動作状態にする。信号Ｗ
Ｅ Ｅｖ、ＷＥｏｏはハイレベル期間中に、それぞれ、
書込回路８８．９８を動作状態にする。信号０Ｅ（Ｖは
データラッチ８７の出力を制御し、信号０Ｅｏｏはデー
タラッチ９７の出力を制御する。
アドレスカウンタ８１は、信号φＥＶを受けてこの信号
φ（Ｖのサイクル（基本タロツク中富の２倍のサイクル
）でＸデコーダ８２に偶数番地の×アドレスを、Ｙデコ
ーダ８３に偶数番地のＹアドレスを供給する。Ｘデコー
ダ８２の出力は第１のメモリセルアレイ８４に与えられ
、Ｙデコーダ８３の出力は転送ゲート８５に与えられる
。同様に、アドレスカウンタ９１は信号φ００を受けて
この信号φｏＯのサイクル（基本クロックφｓの２倍の
サイクル）でＸデコーダ９２に奇数番地の×アドレスを
、Ｙデコーダ９３に奇数番地のＹアドレスを供給する。
φ（Ｖのサイクル（基本タロツク中富の２倍のサイクル
）でＸデコーダ８２に偶数番地の×アドレスを、Ｙデコ
ーダ８３に偶数番地のＹアドレスを供給する。Ｘデコー
ダ８２の出力は第１のメモリセルアレイ８４に与えられ
、Ｙデコーダ８３の出力は転送ゲート８５に与えられる
。同様に、アドレスカウンタ９１は信号φ００を受けて
この信号φｏＯのサイクル（基本クロックφｓの２倍の
サイクル）でＸデコーダ９２に奇数番地の×アドレスを
、Ｙデコーダ９３に奇数番地のＹアドレスを供給する。
Ｘデコーダ９２の出力は第２のメモリセルアレイ９４に
与えられ、Ｙデコーダ９３の出力は転送ゲート９５に与
えられる。転送ゲート８５は第１のメモリセルアレイ８
４からの読出データをＩ１０ライン１０２を介してセン
スアンプ８６に伝達し、またＩ１０ライン１０２を介し
て送られてくる内応回路８８からのデータを第１のメモ
リセルアレイ８４へ伝達する。同様に、転送ゲート９５
は第２のメモリセルアレイ９４からの読出データを！１
０ライン１０３を介してセンスアンプ９６に伝達し、ま
たＩ１０ライン１０３を介して送られてくる書込回路９
８からのデータを第２のメモリセルアレイ９４へ伝達す
る。センスアンプ８６は信号ＳＥＥマにより制御され、
読出データを増幅してデータラッチ８７に与える。
与えられ、Ｙデコーダ９３の出力は転送ゲート９５に与
えられる。転送ゲート８５は第１のメモリセルアレイ８
４からの読出データをＩ１０ライン１０２を介してセン
スアンプ８６に伝達し、またＩ１０ライン１０２を介し
て送られてくる内応回路８８からのデータを第１のメモ
リセルアレイ８４へ伝達する。同様に、転送ゲート９５
は第２のメモリセルアレイ９４からの読出データを！１
０ライン１０３を介してセンスアンプ９６に伝達し、ま
たＩ１０ライン１０３を介して送られてくる書込回路９
８からのデータを第２のメモリセルアレイ９４へ伝達す
る。センスアンプ８６は信号ＳＥＥマにより制御され、
読出データを増幅してデータラッチ８７に与える。
データラッチ８７はセンスアンプ８６の出力を一時的に
ストアする。信号５ＥＥＶがローレベルのとき、データ
ラッチ８７はセンスアンプ８６と電気的に切り離される
構成となっている。また、データラッチ８７のデータは
信号ＯＥｇ ｖがハイレベルの期間出力ラッチ８９に伝
達される構成となっている。同様に、センスアンプ９６
は信号ＳＥ。。により制御され読出データを増幅してデ
ータラッチ９７へ与える。データラッチ９７はセンスア
ンプ９６の出力を一時的にストアする。信号５Ｅｏｏが
ローレベルのとき、データラッチ９７はセンスアンプ９
６から電気的に切り離される構成となっている。また、
データラッチ９７のデータは信号０’Ｅｏｏがハイレベ
ルの期間、出力ラッチ８９に伝達される構成となってい
る。出力ラッチ８つはＭサイクル遅延出力を基本クロッ
クφ雰に同期して出力し、出力端子１００．〜１００ｏ
に与える。なお、アドレスカウンタ８１．９１は、それ
ぞれリセット回路（図示せず）を有しており、Ｍサイク
ルごとにリセットされる。以上により、この発明の一実
施例のディジタル遅延装置は構成される。
ストアする。信号５ＥＥＶがローレベルのとき、データ
ラッチ８７はセンスアンプ８６と電気的に切り離される
構成となっている。また、データラッチ８７のデータは
信号ＯＥｇ ｖがハイレベルの期間出力ラッチ８９に伝
達される構成となっている。同様に、センスアンプ９６
は信号ＳＥ。。により制御され読出データを増幅してデ
ータラッチ９７へ与える。データラッチ９７はセンスア
ンプ９６の出力を一時的にストアする。信号５Ｅｏｏが
ローレベルのとき、データラッチ９７はセンスアンプ９
６から電気的に切り離される構成となっている。また、
データラッチ９７のデータは信号０’Ｅｏｏがハイレベ
ルの期間、出力ラッチ８９に伝達される構成となってい
る。出力ラッチ８つはＭサイクル遅延出力を基本クロッ
クφ雰に同期して出力し、出力端子１００．〜１００ｏ
に与える。なお、アドレスカウンタ８１．９１は、それ
ぞれリセット回路（図示せず）を有しており、Ｍサイク
ルごとにリセットされる。以上により、この発明の一実
施例のディジタル遅延装置は構成される。
第４図は第１因に示す実施例の動作を説明するためのタ
イムチャートである。次に、この第４図を参照して第１
図に示す実施例の動作について説明する。なお、以下の
説明では、入力端子１０１、〜１０１、から入力ラッチ
１１に入力され、Ａ、〜ＡＭの各アドレスに新しくスト
アされる入力データを、それぞれ、Ｄ、〜Ｄ門とし、ア
ドレスＡ、〜ＡＭから読出される出力データを、それぞ
れ、ＰＤ、〜ＰＤＭとする。基本クロックφ寥を分周し
てタイミングジェネレータ９９が信号φＥＶとその逆相
の信号φＯＤを発生する。信号φ［■によりアドレスカ
ウンタ８１は基本クロックφｓの２倍のサイクルの偶数
アドレスＡｄｔｖを発生し、Ｘデコーダ８２に対して個
数番地のＸアドレスを、Ｙデコーダ８３に対して偶数番
地のＹアドレスを出力する。一方、信号φＯＱによりア
ドレスカウンタ９１は基本クロックφｓの２倍のサイク
ルの奇数アドレスＡｄｏｏを発生し、Ｘデコーダ９２に
対して奇数番地のＸアドレスを、Ｙデコーダ９３に対し
て奇数番地のＹアドレスを出力する。ここで、注目すべ
きことは、偶数アドレスＡｄ（ｖと奇数アドレスＡｄｏ
ｏは基本クロックφｓの１サイクルだけ位相がずれてい
ることである。今、第１のメモリセメアレイ８４におい
て、アドレスカウンタ８１の出力がアドレスＡ２を指定
したとすると、Ｘデコーダ８２とＹデコーダ８３により
アドレスＡ才に位置するｎｌｉのメモリセルがアクセス
され、既に（Ｍ−１）サイクル前にストアされているｎ
ピットのデータＰ Ｄ ２が転送ゲート８５を経てＩ１
０ライン１０２に読出される。データＰＤ２は信号５Ｅ
ＥＶがハイレベルの期間にセンスアンプ８６により増幅
され、データラッチ８７に取り込まれる。信号ＳＥｇｖ
の立下がりとともにデータラッチ８７はセンスアンプ８
６と電気的に切り離されるので、その模信号ＳＥ！すが
ローレベルの期間データラッチ８７は読出データＰＤ２
を保持する。データラッチ８７に保持されているデータ
ＰＤｚは信号ＯＥえＶのハイレベルの期間に出力ラッチ
８９に伝達され、ｎｆｌの出力端子１００．〜１００
ｎからデータＰＤｚが出力される。一方、信号ＷＥεＶ
のハイレベルの期間、書込回路８８が動作し、入力端子
１０１、〜１０１ｏから入力され入力ラッチ９０にスト
アされている新しいｎピットのデータＤ２が同じアドレ
スＡ２のメモリセルに書込まれる。こうして、Ａ２アド
レスサイクルでのＲＥＡＤ−ＭＯＤＩＦＩＥＤ−ＷＲＩ
ＴＥが完了する。
イムチャートである。次に、この第４図を参照して第１
図に示す実施例の動作について説明する。なお、以下の
説明では、入力端子１０１、〜１０１、から入力ラッチ
１１に入力され、Ａ、〜ＡＭの各アドレスに新しくスト
アされる入力データを、それぞれ、Ｄ、〜Ｄ門とし、ア
ドレスＡ、〜ＡＭから読出される出力データを、それぞ
れ、ＰＤ、〜ＰＤＭとする。基本クロックφ寥を分周し
てタイミングジェネレータ９９が信号φＥＶとその逆相
の信号φＯＤを発生する。信号φ［■によりアドレスカ
ウンタ８１は基本クロックφｓの２倍のサイクルの偶数
アドレスＡｄｔｖを発生し、Ｘデコーダ８２に対して個
数番地のＸアドレスを、Ｙデコーダ８３に対して偶数番
地のＹアドレスを出力する。一方、信号φＯＱによりア
ドレスカウンタ９１は基本クロックφｓの２倍のサイク
ルの奇数アドレスＡｄｏｏを発生し、Ｘデコーダ９２に
対して奇数番地のＸアドレスを、Ｙデコーダ９３に対し
て奇数番地のＹアドレスを出力する。ここで、注目すべ
きことは、偶数アドレスＡｄ（ｖと奇数アドレスＡｄｏ
ｏは基本クロックφｓの１サイクルだけ位相がずれてい
ることである。今、第１のメモリセメアレイ８４におい
て、アドレスカウンタ８１の出力がアドレスＡ２を指定
したとすると、Ｘデコーダ８２とＹデコーダ８３により
アドレスＡ才に位置するｎｌｉのメモリセルがアクセス
され、既に（Ｍ−１）サイクル前にストアされているｎ
ピットのデータＰ Ｄ ２が転送ゲート８５を経てＩ１
０ライン１０２に読出される。データＰＤ２は信号５Ｅ
ＥＶがハイレベルの期間にセンスアンプ８６により増幅
され、データラッチ８７に取り込まれる。信号ＳＥｇｖ
の立下がりとともにデータラッチ８７はセンスアンプ８
６と電気的に切り離されるので、その模信号ＳＥ！すが
ローレベルの期間データラッチ８７は読出データＰＤ２
を保持する。データラッチ８７に保持されているデータ
ＰＤｚは信号ＯＥえＶのハイレベルの期間に出力ラッチ
８９に伝達され、ｎｆｌの出力端子１００．〜１００
ｎからデータＰＤｚが出力される。一方、信号ＷＥεＶ
のハイレベルの期間、書込回路８８が動作し、入力端子
１０１、〜１０１ｏから入力され入力ラッチ９０にスト
アされている新しいｎピットのデータＤ２が同じアドレ
スＡ２のメモリセルに書込まれる。こうして、Ａ２アド
レスサイクルでのＲＥＡＤ−ＭＯＤＩＦＩＥＤ−ＷＲＩ
ＴＥが完了する。
Ａ２アドレスサイクルの開始から基本クロックφ＄の１
サイクル分経過した時点で第２のメモリセルアレイ９４
ではＡ、アドレスサイクルが始まる。アドレスカウンタ
９１の出力がアドレスＡ。
サイクル分経過した時点で第２のメモリセルアレイ９４
ではＡ、アドレスサイクルが始まる。アドレスカウンタ
９１の出力がアドレスＡ。
を指定し、Ｘデコーダ９２とＹデコーダ９３によりアド
レスＡｓに位置するｎ個のメモリセルがアクセスされ、
既に（Ｍ−１）サイクル前にストアされているｎピット
データ（ＰＤｓ ）が転送ゲート９５を経てＩ１０ライ
ン１０３に読出される。
レスＡｓに位置するｎ個のメモリセルがアクセスされ、
既に（Ｍ−１）サイクル前にストアされているｎピット
データ（ＰＤｓ ）が転送ゲート９５を経てＩ１０ライ
ン１０３に読出される。
データＰＤ、は信号５Ｅｏｏがハイレベルの期間にセン
スアンプ９６により増幅され、データラッチ９７に取り
込まれる。信号５Ｅｏｏの立下がりとともにデータラッ
チ９７はセンスアンプ９６と電気的に切り離されるので
、その後信号ＳＥｏ。
スアンプ９６により増幅され、データラッチ９７に取り
込まれる。信号５Ｅｏｏの立下がりとともにデータラッ
チ９７はセンスアンプ９６と電気的に切り離されるので
、その後信号ＳＥｏ。
がローレベルの期間、データラッチ９７は読出データＰ
Ｄ ａを保持する６次に、信号０Ｅｏｏがハイレベル
になると、データＰＤ、は出力ラッチ８９に伝達され、
ｎ個の出力端子１００．〜１０゜、から出力される。一
方、信号ＷＥｏｏのハイレベルの期間に書込回路９８が
動作し入力端子１０１、〜１０１．から入力され入力ラ
ッチ９０にストアされている新しいｎピットのデータＯ
，が同じＡ、のメモリセルに書込まれる。こうして、Ａ
、アドレスサイクルに６いてＲＥＡ（）−ＭＯ［）１Ｆ
ＩＥＤ−ＷＲＩＴＥ動作が完了する。この間、Ａ、の
アドレスサイクルの開始から基本クロックφｓの１サイ
クル分だけ経過した時点で第２のメモリセルアレイ８４
ではＡ４アドレスサイクルがスタートし、データＰＤ、
の読出動作が行なわれている。
Ｄ ａを保持する６次に、信号０Ｅｏｏがハイレベル
になると、データＰＤ、は出力ラッチ８９に伝達され、
ｎ個の出力端子１００．〜１０゜、から出力される。一
方、信号ＷＥｏｏのハイレベルの期間に書込回路９８が
動作し入力端子１０１、〜１０１．から入力され入力ラ
ッチ９０にストアされている新しいｎピットのデータＯ
，が同じＡ、のメモリセルに書込まれる。こうして、Ａ
、アドレスサイクルに６いてＲＥＡ（）−ＭＯ［）１Ｆ
ＩＥＤ−ＷＲＩＴＥ動作が完了する。この間、Ａ、の
アドレスサイクルの開始から基本クロックφｓの１サイ
クル分だけ経過した時点で第２のメモリセルアレイ８４
ではＡ４アドレスサイクルがスタートし、データＰＤ、
の読出動作が行なわれている。
以上により、基本りＯツクφＳのクロックレートで入力
される入力データは、第１のメモリセルアレイ８４と第
２のメモリセルアレイ９４に交互に書込まれ、同時に出
力端子１００電〜１００．ｌからは両メモリセルアレイ
８４．９４からの読出データが入力された時点から基本
クロックφｓのＭサイクル弁理れて基本タロツクφｓの
クロックレートで交互に出力される。こうしてＭサイク
ル遅延を実現するディジタル遅延量ごとして動作する。
される入力データは、第１のメモリセルアレイ８４と第
２のメモリセルアレイ９４に交互に書込まれ、同時に出
力端子１００電〜１００．ｌからは両メモリセルアレイ
８４．９４からの読出データが入力された時点から基本
クロックφｓのＭサイクル弁理れて基本タロツクφｓの
クロックレートで交互に出力される。こうしてＭサイク
ル遅延を実現するディジタル遅延量ごとして動作する。
なお、上述の実施例では、データラッチの出力コントロ
ールに信号ＯＥＥ ｖ 、ＯＥｏ ｏを用いたが、それ
ぞれ、信号φＥＶ＋φ００を代用してもよい。また、信
号ＷＥεｖ、ＷＥｏｏを、それぞれ、信号ＳＥｏ ｏ
、ＳＥＥ ｖで代用することも可能である。ざらに、上
記実施例では偶数アドレスサイクルの前半期間（基本タ
ロツクφｓの１サイクル分）に信号５ＥＥＶをアクティ
ブにし、後半期間（基本クロックφ雪の１サイクル分）
に信号ＷＥＥＶをアクティブにしたが、信号ＳＥεＶ。
ールに信号ＯＥＥ ｖ 、ＯＥｏ ｏを用いたが、それ
ぞれ、信号φＥＶ＋φ００を代用してもよい。また、信
号ＷＥεｖ、ＷＥｏｏを、それぞれ、信号ＳＥｏ ｏ
、ＳＥＥ ｖで代用することも可能である。ざらに、上
記実施例では偶数アドレスサイクルの前半期間（基本タ
ロツクφｓの１サイクル分）に信号５ＥＥＶをアクティ
ブにし、後半期間（基本クロックφ雪の１サイクル分）
に信号ＷＥＥＶをアクティブにしたが、信号ＳＥεＶ。
ＷＥＥＶともに偶数アドレスサイクルの後半期間にアク
ティブにしてもよい。要するに、ｇｑ数アドレスサイク
ル中にＲＥＡＤ−ＭＯＤ Ｉ Ｆ Ｉ Ｅ−ＷＲＩＴＥ
動作が完了すればよい。このことは奇数アドレスサイク
ルにおける信号５Ｅｏｏ、ＷＥ。
ティブにしてもよい。要するに、ｇｑ数アドレスサイク
ル中にＲＥＡＤ−ＭＯＤ Ｉ Ｆ Ｉ Ｅ−ＷＲＩＴＥ
動作が完了すればよい。このことは奇数アドレスサイク
ルにおける信号５Ｅｏｏ、ＷＥ。
Ｏについても同様である。
ざらに、上記実施例では、同じ！２憶容量のアドレス空
間を有する２つのメモリセルアレイをアクセスするため
、単位遅延の偶数倍のデータ遅延を得ることができたが
、奇数倍のデータ遅延を得るためには出力ラッチ８９の
直前あるいは＊慢に１段の遅延回路（レジスタ）を設け
るなどすればよい。
間を有する２つのメモリセルアレイをアクセスするため
、単位遅延の偶数倍のデータ遅延を得ることができたが
、奇数倍のデータ遅延を得るためには出力ラッチ８９の
直前あるいは＊慢に１段の遅延回路（レジスタ）を設け
るなどすればよい。
さらに、この発明によるディジタル遅延装置は、スタテ
ィックメモリ回路を用いて突環してもよいし、ダイナミ
ックメモリ回路を用いて実現してもよい。
ィックメモリ回路を用いて突環してもよいし、ダイナミ
ックメモリ回路を用いて実現してもよい。
［発明の効果］
以上のように、この発明によれば、遅延量に対応したア
ドレス空間を２つのメモリセルアレイに分割し、各メモ
リセルアレイでは、基本クロックパルスφｓのサイクル
の２倍のアドレスサイクル内でＲＥＡＤ−ＭＯＤＩＦＩ
ＥＤ−ＷＲＩＴＥ動作を行なわしめ、かつ両アレイ間で
基本クロックパルスφｓの１サイクル分だけアドレスサ
イクルの位相をずらせるように構成し、両アレイからの
読出データを基本タロツクパルスφＳのクロックレート
で交互に出力する一方、基本クロックパルスφｓのクロ
ックレートで入力される入力データを両アレイに交互に
ストアするように構成したので、実質的には各アレイを
基本クロックパルスφｓの２サイクル分のクロックレー
トで動作させながら、見かけ上、基本クロックパルスφ
ｓのりＯツクレートでデータの入出力動作を完了するこ
とができるためメモリセルアレイの最小動作サイクルの
半サイクル分のクロックレートでディジタル遅延装置を
動作させることができ、従来のディジタル遅延装置に比
べて２倍の高速性能が得られる効果がある。
ドレス空間を２つのメモリセルアレイに分割し、各メモ
リセルアレイでは、基本クロックパルスφｓのサイクル
の２倍のアドレスサイクル内でＲＥＡＤ−ＭＯＤＩＦＩ
ＥＤ−ＷＲＩＴＥ動作を行なわしめ、かつ両アレイ間で
基本クロックパルスφｓの１サイクル分だけアドレスサ
イクルの位相をずらせるように構成し、両アレイからの
読出データを基本タロツクパルスφＳのクロックレート
で交互に出力する一方、基本クロックパルスφｓのクロ
ックレートで入力される入力データを両アレイに交互に
ストアするように構成したので、実質的には各アレイを
基本クロックパルスφｓの２サイクル分のクロックレー
トで動作させながら、見かけ上、基本クロックパルスφ
ｓのりＯツクレートでデータの入出力動作を完了するこ
とができるためメモリセルアレイの最小動作サイクルの
半サイクル分のクロックレートでディジタル遅延装置を
動作させることができ、従来のディジタル遅延装置に比
べて２倍の高速性能が得られる効果がある。
第１図はこの発明の一実施例を示すブロック図である。
第２図は従来のディジタル遅延装置の一例を示すブロッ
ク図である。第３図は第２図に示す従来のディジタル遅
延装置の動作を説明するためのタイムチャートである。 第４図は第１図に示すこの発明の一実施例の動作を説明
するためのタイムチャートである。 図において、８１および９１はアドレスカウンタ、８２
および９２はＸデコーダ、８３ｇ５よび９３はＹデコー
ダ、８４は第１のメモリセルアレイ、９４は第２のメモ
リセルアレイ、８５および９５は転送ゲート、８６およ
び９６はセンスアンプ、８７および９７はデータラッチ
、８８および９８は書込回路、８９および９０は入力ラ
ッチ、９９はタイミングジェネレータ、１００．〜１０
０゜は出力端子、１０１．〜１０１．ｌは入力端子を示
す。 代 理 人 大 岩 増 雄ｃ
＋＋ １〜 か ささ−−−−−！′１ クククー−−−−−
−り心４図 手、 続 川１ 正 １１２（自発 ）特許庁
長官殿 ・−゛
ノＩ、事件の表示 特願昭５９ ２６４７３８＋ｊ
２、発明の名称 ディジクル遅延装置 ３、補正をする者 ５、補正の対象 明細古の発明の詳細な説明のＩＩｔ３よび図面の第１図 ６．１正の内容 （１） 明細書第５頁第１１行のｒ分周して」を「受け
て」に訂正する。 （２） 明ＩＩｌも第７頁第８行〜第１４行を下記の文
章に訂正する。 記 メモリセルアレイ５において、Ｘデコーダ３によって選
択された行に属するセルのうち、Ｙデコーダ４により選
択された転送ゲート６に速時された列に屑する計ｎピッ
トのメモリセルのデータがＩ（３） 明細！Ｉ第１４頁
第１３行の「期間出力」を「期間、出力」に訂正する。 （４） 明ｍＩ第１６頁第１３行の「メモリセメアレイ
」を「メモリセルアレイＪに訂正する。 （５） 図面の第１図を別ｔａ添付の第１因のように訂
正する。 以上
ク図である。第３図は第２図に示す従来のディジタル遅
延装置の動作を説明するためのタイムチャートである。 第４図は第１図に示すこの発明の一実施例の動作を説明
するためのタイムチャートである。 図において、８１および９１はアドレスカウンタ、８２
および９２はＸデコーダ、８３ｇ５よび９３はＹデコー
ダ、８４は第１のメモリセルアレイ、９４は第２のメモ
リセルアレイ、８５および９５は転送ゲート、８６およ
び９６はセンスアンプ、８７および９７はデータラッチ
、８８および９８は書込回路、８９および９０は入力ラ
ッチ、９９はタイミングジェネレータ、１００．〜１０
０゜は出力端子、１０１．〜１０１．ｌは入力端子を示
す。 代 理 人 大 岩 増 雄ｃ
＋＋ １〜 か ささ−−−−−！′１ クククー−−−−−
−り心４図 手、 続 川１ 正 １１２（自発 ）特許庁
長官殿 ・−゛
ノＩ、事件の表示 特願昭５９ ２６４７３８＋ｊ
２、発明の名称 ディジクル遅延装置 ３、補正をする者 ５、補正の対象 明細古の発明の詳細な説明のＩＩｔ３よび図面の第１図 ６．１正の内容 （１） 明細書第５頁第１１行のｒ分周して」を「受け
て」に訂正する。 （２） 明ＩＩｌも第７頁第８行〜第１４行を下記の文
章に訂正する。 記 メモリセルアレイ５において、Ｘデコーダ３によって選
択された行に属するセルのうち、Ｙデコーダ４により選
択された転送ゲート６に速時された列に屑する計ｎピッ
トのメモリセルのデータがＩ（３） 明細！Ｉ第１４頁
第１３行の「期間出力」を「期間、出力」に訂正する。 （４） 明ｍＩ第１６頁第１３行の「メモリセメアレイ
」を「メモリセルアレイＪに訂正する。 （５） 図面の第１図を別ｔａ添付の第１因のように訂
正する。 以上
Claims (1)
- 【特許請求の範囲】 基本クロックパルスφ＿ｓに同期して動作が制御され、
かつ入力信号を所定時間幅遅延させて出力するディジタ
ル遅延装置であって、 前記基本クロックパルスφ＿ｓに同期した入力信号が与
えられる入力端子と、 前記基本クロックパルスφ＿ｓの２倍のサイクルを有す
る偶数アドレス信号を発生するための偶数アドレス信号
発生手段と、 前記基本クロックパルスφ＿ｓの２倍のサイクルを有し
、かつ前記偶数アドレス信号と基本クロックパルスφ＿
ｓの１サイクル分だけ位相を異にする奇数アドレス信号
を発生するための奇数アドレス信号発生手段と、 偶数アドレス空間を有し、かつ前記偶数アドレス信号で
アドレス指定される第１のメモリセルアレイと、 奇数アドレス空間を有し、かつ前記奇数アドレス信号で
アドレス指定される第２のメモリセルアレイと、 前記偶数アドレス信号でアドレス指定されて読出された
前記第１のメモリセルアレイのデータを一時的に記憶保
持する第１のラッチ手段と、前記第１のラッチ手段によ
って前記第１のメモリセルアレイのデータが記憶保持さ
れた後に、そのとき前記偶数アドレス信号で指定されて
いる第１のメモリセルアレイのメモリセルに前記入力端
子からの入力信号を書込む第１のデータ書込手段と、 前記奇数アドレス信号でアドレス指定されて読出された
前記第２のメモリセルアレイのデータを一時的に記憶保
持する第２のラッチ手段と、前記第２のラッチ手段によ
って前記第２のメモリセルアレイのデータが記憶保持さ
れた後に、そのとき前記奇数アドレス信号で指定されて
いる第２のメモリセルアレイのメモリセルに前記入力端
子からの入力信号を書込む第２のデータ書込手段と、 前記第１および第２のラッチ手段に記憶保持されている
データを前記基本クロックパルスφ＿ｓのクロックレー
トで交互に出力させる手段とを備える、ディジタル遅延
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264738A JPS61142814A (ja) | 1984-12-14 | 1984-12-14 | デイジタル遅延装置 |
| DE19853543911 DE3543911A1 (de) | 1984-12-14 | 1985-12-12 | Digitale verzoegerungseinheit |
| NL8503451A NL8503451A (nl) | 1984-12-14 | 1985-12-16 | Digitale vertragingseenheid. |
| US07/169,066 US4849937A (en) | 1984-12-14 | 1988-03-17 | Digital delay unit with interleaved memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264738A JPS61142814A (ja) | 1984-12-14 | 1984-12-14 | デイジタル遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61142814A true JPS61142814A (ja) | 1986-06-30 |
| JPH0159766B2 JPH0159766B2 (ja) | 1989-12-19 |
Family
ID=17407483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59264738A Granted JPS61142814A (ja) | 1984-12-14 | 1984-12-14 | デイジタル遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61142814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204290A (ja) * | 1988-02-09 | 1989-08-16 | Nec Ic Microcomput Syst Ltd | 制御信号発生回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141560U (ja) * | 1989-04-25 | 1990-11-28 | ||
| JPH0394361U (ja) * | 1990-01-16 | 1991-09-26 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163594A (en) * | 1980-05-15 | 1981-12-16 | Canon Inc | Memory control device |
-
1984
- 1984-12-14 JP JP59264738A patent/JPS61142814A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163594A (en) * | 1980-05-15 | 1981-12-16 | Canon Inc | Memory control device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204290A (ja) * | 1988-02-09 | 1989-08-16 | Nec Ic Microcomput Syst Ltd | 制御信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0159766B2 (ja) | 1989-12-19 |
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