JPS61138344A - デバツグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 一トアド°プ°グ２”方式〇情報処理装置０、ソフトウ
ェアのデバッグ方式に関する。

（従来の技術） マイクロ・プロセ、すを応用したコンピューターシステ
ムでソフトウェアのデバッグを行なうだめの機能の１つ
として、被デバツグ・ルーチンを実行中にあらかじめ設
定されたアドレスのメイン・メモリにロードされている
命令やデータをアクセスした時点で、プロセッサに割込
みをかけ、デバッグ処理ルーチンを開始するブレーク・
ポイント機能がある。

この機能を実現する方法としては次の２つがある。

ます、第一は、あらかじめ設定されたブレークするアド
レスを記憶しておくレジスタとプロセッサのアドレス・
バスの情報とを比較するコンパレータにより構成され、
プロセッサがメイン・メモリをアクセスした際にこのレ
ジスタの内容とアドレス・バスの内容とを比較し、両者
が一致したときにプロセッサに対して割込みをかける方
法である。第８図にこの従来例のブロック図を示す。プ
ロセ、す・ユニット（Ｐｕ）１００１とメイン・メモリ
・ユニット（ＭＭＵ）１００２から構成されるコンピュ
ータ・システムと、ブレーク・ボイされる。プロセ、す
・ユニット１００１とメイン・メモリ・ユニッ）１００
２の間はアドレス・バス１０１１　、データ・バス１０
１２．コントロール・バス１０１３で接続されている。

ブレーク−ポイント・アドレス・レジスタ１００３には
ブレークするアドレスを記憶させておく。

このレジスタ１００３への情報の書き込みはスイッチに
より手動で行なう方法や、このレジスタ１００３をプロ
セッサ・ユニッ）　１００１の■１０空間に配置し、ソ
フトウェアでブレーク・ポイント・アドレスを設定する
方法がある。アドレス比較器１００４はプロセッサ・ユ
ニッ）１００１から出力されているアドレス−バス１０
１１とブレーク・ポイント・アドレス・レジスタ１００
３の出力との一致を検出する回路で、プロセッサ・ユニ
ット１００１がメイン・メモリ・ユニット１００２をア
クセスした際、アドレス・バス１０１１の値とブレーク
・ポイント・アドレス・レジスタ１００３の値とが一致
すればアドレス比較ｆｊｌｏ０４から一致信号１０１５
が出力される。この一致信号１０１５はプロセッサ・ユ
ニッ）１００１に対する割込み要求信号として接続され
ており、ブレーク・ポイント・アドレス・レジスタ１０
０３中のアドレスと同一アドレスをプロセッサ・ユニッ
ト１００１がアクセスすると割込みが発生し、デバッグ
処理ルーチンが開始される。

第二の従来例は命令に対してのみブレークする方法であ
る。その方法は、ソフトウェアでブレークしたい命令を
特別な命令（例えは内部割込み命令や不正命令など）で
置き換えて、その特別な命令を実行した時点でデバッグ
処理ルーチンが開始されるようにして実現するものであ
る。

（発明が解決しようとする問題点） 上記の第一の方法ではブレーク・ポイント−箇所に対し
てブレーク・ポイント・アドレス・レジスタとアドレス
比較器の一対が必要となり、複数のアドレスに対してブ
レーク−ポイントを設定するためには、その数に比例し
たハードウェアの増加を伴う。従って、通常はこの方法
ではブレーク・ポイントの数は数箇所に限られており、
十分なデバッグができないという問題点がある。

また、第二の方法ではデータ・アクセスに関するブレー
ク・ポイントの設定を行なうことが不可能である。さら
に、被デバツグ・ルーチンの一部を別の命令で置き換え
るため、ＲＯＭ化されたソフトウェアのデバッグが不可
能であるという問題点を有している。

本発明は、ブレーク・ポイントの情報をメイン・メモリ
とは異なったメモリに記憶することによリ、任意の箇所
のアドレスに対してブレーク・ポイントを設定でき、従
来の方式で必要であったアドレス自体を記憶するレジス
タと、アドレス比較のだめのアドレス比較器を不要とし
、さらにＲＯＭ化されたソフトウェアのデバッグをも可
能とするデバッグ方式を提供するものである。

（問題点を解決するための手段） 本発明の方式は、データ処理を行なうプロセッサと、前
記データ処理に使用するデータとプログラムとを含む情
報を記憶する第１の記憶手段と、前記第１の記憶手段と
同一のアドレス空間を有し特殊情報を記憶する第２の記
憶手段と、前記プロセッサから供給されるメモリ・アク
セス情報と前記第２の記憶手段から供給される特殊情報
とから予かじめ定めた条件の一致を検出する検出手段と
を含み、前記プロセッサが前記プログラムを実行中に前
記第１の記憶手段にアクセスしたときのメモリ・アクセ
ス情報と前記第１の記憶手段がアクセスされたアドレス
と同一アドレスに格納されている前記第２の記憶手段の
特殊情報との前記条件妬一致を前記検出手段により検出
し前記プロセ。

すに通知して構成される。

（作用） 本発明は、ブレーク・ポイントに関する情報をメイン・
メモリとは別のブレーク情報メモリに記憶させ、ブロセ
、すがメイン・メモリをアクセスする毎にブレーク情報
メモリも同時に読み出し、ブレークする情報が読み出さ
れればプロセ、すに割込みをかけ、ブレーク・ポイント
処理ルーチンを開始することによりプレークーポイント
機能を実現するものである。

（実施例） 次に本発明の一実施例について図面を参照して説明する
。

第１図を参照すると、本発明の一実施例はプ胃セ、す・
ユニット（ＰｔＪ）１．メイン・メモリ・ユニット（Ｍ
ＭＵ′）２．メモリ・コントローラ（ＭＣ）３．ブレー
ク・ポイント・メモリ（ＢＰＭ）４、条件一致検出（９
）路（ＣＪＣ）５により構成てれる。また、上記の各ブ
ロック間は、アドレス・バス１１　ｅ　テＩ・バス１２
．コントロール・バス１３．メイン・メモリ・コントロ
ール信号１４゜プレークーポイント・メモリ・ライト信
号１５゜ブレーク・ポイント・メモリ出力信号１６およ
び割込み要求信号１７で接続されている。

第３図はプロセッサ・ユニット１のより詳細な図である
。プロセッサ・ユニット１からはアドレス・バス１１．
コントロール・バス１３が出力すれ、またデータ・バス
１２が命令やデータの入出力のため接続されている。ア
ドレス・バス１１及びデータ・バス１２はアドレス空間
及びデ□ニタ長に応じて複数本の線で構成される。

コントロール・バス１３は、メモリ・ＩＪ　−）”信号
（ＭＲＤ）１３１．メモリ・ライト信号（ＭＷＲ）１３
２、入出力機器リード信号（ｌ０ＲＤ）１３３゜および
入出力機ｉライト信号（ｌ０ＷＲ）１３４で構成され、
プロセッサーユニット１とメモリや入出力機器との間の
命令やデータの送受を制御する。割込み要求信号（ＩＮ
Ｔ）１７がアクティブ′になると、ブロセルサ□・ユニ
ット１は実行中の１０グラムを中断して、割込み処理ル
ーチンを開始する。　　　　　　　　　　　□ 第２図にはメモリ・コントローラ３を示す。メそリコン
トローラ３はメイン・メモリ・ユニット２のリード及び
ライトと、ブレーク・ポイント・□メモリ４へのブレー
ク・ポイント情報の書き込みの制御を行なう。すなわち
、通常にプログラムを実行している場合には、Ｄフリッ
プ・フロップ（ＤＦ／Ｆ）３１の出力２００が０であり
、メモリ・ライト信号１３２がアクティブになるとＡＮ
Ｄゲート３５の出力であるメイン・メモリのライト信号
（ＭＭＷＲ）ｉ　４２がアクティブとなりメイン・メモ
リ・ユニット２ヘデータ・バス１２上のデータが書き込
まれる。

ブレーク・ポイント台メモリ４ヘブレーク・ポイント情
報を設定する場合にはＤフリップ・フロップ３１の出力
２００を１にセットし、メモリ・ライト全行なえばブレ
ーク・ポイント・メモリ・ライト信号（ＢＰＭＷＲ）１
５がアクティブとなり、ブレーク・ポイント・メモリ４
ヘデータ・バー　９＝ ス１２上のデータが書き込まれる。従って、被デバツグ
・ソフトウェアを実行する前にＤフリップ・フロップ３
１をＩＫセ、トシ、ブレーク・ポイント・メモリ４のブ
レークさせたいアドレスにブレーク・ポイント情報を書
き込み、次にＤフリップ・フロップ３１を０にリセット
してから被デバツグ・ソフトウェア□を実□行する手順
をふむ。

データ・バス１２主のデ□−夕をメインリモリｅユニッ
）２に書き込むかブレーク・ポイント・メ七り４へ書き
込むかを決定するＤフリップ・フロップ３１はプロセ、
す・ユニット１の工１０空間に存在し、アドレス・デコ
ーダ（ＤＥＣ）３２と入出力機器書き込み信号１３４が
共にアクティブとなった時にデータ・バス１２上のデー
タがセットされる。従ってブレーク・ポイント・メモリ
４ヘデータを書く場合には、Ｄ２リップ・フロップ３１
をセットする命令を実行する。

第７図に以上の動作を示すタイミング・チャートを示す
。メイン・メモリ書き込みサイクル■ではＤフリップ・
フロップ３１の出力２００が０と一１〇− なっており、メモリ・ライト信号１３２はＡＮＤ・ゲー
ト３５を通過してメインのメモリ・ライト信号１４２と
なる。これは通常のメモリ・ライトのサイクルである。

引き続く３つのサイクルがブレーク・ポイント・メモリ
４への書き込みシーケンスである。Ｄフリップ・フロッ
プ３１のセット・サイクル■ではデータ・バス１２上の
データがＤフリップ・フロップ３１に書き込まれ、Ｄフ
リップ・フロップ３１の出力２００が１となる。次のサ
イクルがブレーク・ポイント・メモリへのブレーク情報
書き込みサイクル■である。このサイクルではプロセッ
サ・ユニット１は通常のメモリ・ライト・サイクルを実
行する。アドレス・バス１工にはブレーク・ポイントを
設定したいアドレスが出力されておりデータ自バス１２
にはブレーク情報が出力されている。プロセッサ・ユニ
ット１が出力したメモリ・ライト信号１３２はＡＮＤゲ
ート３４を通りブレーク・ポイントφメモリ・ライト信
号１５となり、ブレーク・ポイント・メモリにデータ・
バス上のブレーク情報が書き込まれる。そして、次のＤ
フリップ・フロップ３１のリセット・サイクル■ではデ
ータ・バス１２上のデータがＤフリップ・フロップ３１
にかきこまれ、Ｄフリップ・フロップ３１の出力２００
が０と力る。

また、プロセッサ令ユニット１がメイン・メモリ・ユニ
ット２をリードする場合には、メモリーリード信号１３
１がアクティブになる。この信号１３１は直接メイン会
メモリ・リード信号（ＭＲＤ）１４１となり、メイン会
メモリ・ユニット２はアドレス・バス１１によって指定
されたアドレスの内容をデータ・バス１２に出力する。

第４図には、メイン・メモリ・ユニット２を示しである
。プロセッサーユニット１からのアドレス・バス１１が
接続されており、このアドレス・バス１１によって指定
されたアドレスのメモリに対してデータのリード及びラ
イトが行なわれる。

リード及びライトはメモリ・コントローラ３から出力さ
れるメイン・メモリ・リード信号１４１及びメイン・メ
モリ・ライト信号１４２によって決定される。

第５図は、ブレーク・ポイント・メモリ４を示す。ブレ
ーク・ポイント・メモリ４はメイン・メモリ・ユニット
２のアドレス空間と同じ大きさのアドレス空間を有して
いる。ブレーク・ポイント・メモリ４のデータ幅はブレ
ーク・ポイント条件によって異なる。すなわち単に指定
されたアドレスをアクセスした時にブレークするのであ
れば１ビツト幅であればよい。他方、命令フェッチ、デ
ータ・リード、データ・ライトといったアクセスの種類
に応じてブレークするためには複数のビット幅が必要と
なる。

必要となるブレーク・ポイント・メモリのビット幅は、
ブレーク・ポイント条件の数及び組み合わせによって異
なる。つまり、各アクセス条件の′Ｍ複を可能とする場
合には、アクセス条件毎に１ビツトを割り当てることが
必要となる。他力、アクセス条件が必要であれば、ブレ
ーク条件をエンコードすることによりブレーク・ポイン
ト・メモリ４０ビツト数を減らすことができる。

１３一 本実施例では、メモリ自リードとメモリ・ライトの２種
に対して別々にブレーク・ポイントを設定できる場合に
ついて説明する。従って、ブレーク−ポイント・メモリ
４は２ビツト幅を有している。メモリ・リードのブレー
ク情報り第ｉのビットに、メモリ・ライトのブレーク情
報は第２のビットに記憶されるものとする。

メモリ・コントローラ３から出力されるブレーク争ポイ
ント・メモリ・ライト信号１５によってデータ・バス１
２上のデータがブレーク・ポイント・メモリ４に書き込
まれる。ブレーク争ポイント・メモリ４にはメイン・メ
モリ２と同様にアドレス拳ハス１１が接続されており、
プロセッサ・ユニット１が被デバッグΦソフトウェアを
実行中にメイン・メモリ・ユニット２がアクセスされる
ト、同一アドレスのブレーク・ポイント・メモリ４の内
容が読み出され、そのアドレスのメモリ・リードに対し
てブレーク・ポイントか設定されていれはブレーク−ポ
イント・メモリ４の第１のビットの出力１６１がアクテ
ィブとなり、ライトに対してブレーク・ポイントが設定
されていればブレーク・ポイント・メモリ４の第２のビ
ットの出力１６２がアクティブとなる。

第６図は、条件−紙検出回路５の一構成例である。本実
施例ではメモリ・リード時のブレークとメモリ・ライト
時のブレークの２ｓ類があり、メモリ・アクセス・サイ
クルの種類とブレーク・ポイント・メモリ４の出力とか
らブレーク条件一致を検出する。すなわち、メモリ・リ
ード時のブレーク条件検出は、メモリ・リード信号１３
１とブレーク・ポイント自メモリ４の出力１６１の一致
をエクスクル−シブ・オア・ゲート５１で検出し、メモ
リ・ライト時のブレーク条件検出は、メモリ・ライト信
号１３２とブレーク・ポイント・メモリ４の出力１６２
の一致をエクスクル−シブ・オア・ゲート５２で検出す
る。そして、２つエクスクル−シブ・オア・ゲートの出
力５１と５２の論理和か条件一致信号すなわち割込み要
求信号１７となる。

次に本実施例の動作について説明する。

ブレーク・ポイント・メモリ４には、予めブレークさせ
たいアドレスに対してその情報を記憶させておく事が必
要である。このためには、メモリーコントローラ３にあ
るＤフリップ・ンロップ３１を１にセットしてからブレ
ークしたいアドレスにデータを書き込む。メモリ・リー
ドでブレークさせたい場合には１を、メモリ・ライトで
ブレークさせたい場合には２を、メモリ・リード及びラ
イトのいづれでもブレークさせたい場合に祉３を書き込
めはよい。

プロセッサ・ユニット１．がプログラムを実行している
ときに、メイン・メモリ・ユニット２のある番地をアク
セスすると、同時にブレーク・ポイントφメモリ４の同
一番地もリードされる。このときブレーク・ポイント・
メモリの出力１６１また祉１６２がアクティブであれは
、この番地にブレーク・ポイントが設定されていたこと
になる。

この時点で、このメモリ・アクセスがメモリ・リードか
メモリ・ライトかとブレーク・ポイント・メモリの出力
１６１及び１６２とからブレーク条件が一致した場合に
割込み要求信号１７がアクティブとなり、プロセッサ・
ユニット１に対して割込みを要求し、実行中のプログラ
ムを中断して、ブレーク・ポイント処理ルーチンを開始
する。

以上ではメモリ・リードとメモリ・ライトの２種に応じ
てブレークする実施例について説明したが、プロセッサ
によってはメモリ・アクセスに関する情報として、命令
フェッチ、データ・リード、データ、・ライト、スタッ
ク、・リード、スタック・ライト、ユーザー・モード、
スーパーバイサ・モード等がある。各アクセスに応じて
ブレーク拳ポイントを設定するためにはブレーク・ポイ
ント・メモリのビット幅を増やし、条件−紙検出回路を
変更することにより容易に可能となる。

（発明の効果） 本発明には、ブレーク−ポイント情報をメイン・メモリ
とは別のメモリのブレーク・ポイント・アドレスに対応
した所に記憶することにより、任意の数のブレーク・ポ
イントを設定できるという効果がある。

またブレーク−ポイント情報を記憶するメモリのビット
幅と条件−紙検出回路を必要敷設ければメモリ・アクセ
スの種類に応じてブレーク・ポイントを設定できるとい
う効果がある。

さらに、本発明に□よって実現されるブレーク・ポイン
ト機能はブレーク・ポイント情報をメイン・メモリとは
別のメモリに記憶するため、ＲＯＭ化されたソフトウェ
アのデバッグができるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示したメモリ・コントローラのより詳細なブロ
ック図、第３図は第１図に示したプロセッサ・ユニット
のより詳細なブロック図、第４図は第１図に示したメイ
ン・メモリ・ユニットのより詳細なブロック図、第５図
は第１図に示したブレーク・ポイント・メモリのより詳
細なブロック図、第６図は第１図に示した条件−紙検出
回路のより詳細なプロ、り図、第７図はメイン・メモリ
−ユニット及びブレーク・ポイント・メモリへのデータ
書き込みのタイミング図、第８図は従来例を示すブロッ
ク図である。 １・・・・・・プロセッサ・ユニツ）（ＰＵ）、１１・
・・アドレス・バス（５）、１２・・・・・・データ・
バス（［）、１３・・・・・・コントロール・バス、１
３１・・・・・・メモリ・リード信号（ＭＲＤ）、１３
２・・・・・・メモリ・ライト信号（ＭＷＲ）、１３３
・・・・・・入出力機器リード信号（ＩＯＲＤ）、１３
４・・・・・・入出力機器・ライト信号（ＩＯＷＲ）、
１４・・−・・・メイン・メモリ・コントロール信号、
１４１・・・・・・メイン拳メモリ・リード信号（ＭＭ
ＲＤ）、１４２・・・・・・メイン・メモリ・ライト信
号（ＭＭＷＲ）、１５・・−・・・ブレーク・ポイント
・メモリ・ライト信号（ＢＰＭＷＲ，）、１６・・・・
・・ブレーク・ポイント・メそり出力信号、１６１・・
・・・・第１のブレーク・ポイント・メモリ出力、１６
２・・・・・・第２のブレーク・ポイントのメモリ出力
、１７・・・・・・割込み要求信号（ＩＮＴ）、２・・
・・・・メイン・メモリ・ユニ、）　（ＭＭＵ）、３・
・・メそり・コントローラ（ＭＣ）、３１・・・・・・
Ｄフリップ・フロップ（Ｄ　　Ｆ／Ｆ）、３２・・・・
・・アドレス・デコーダ（ＤＥＣ）、３３・・・・・・
ＡＮＤ・ゲート、３４・・・・・・ＡＮＤ・ゲート、３
５・・・・・・ＡＮＤ・ゲート、３６・・・・・・ＮＯ
Ｔ・ゲート、４・・・・・・ブレーク・ポイント・メモ
リ（ＢＰＭ）、５・・・・・・条件−紙積出回路（ＣＪ
Ｃ）、５１・・・・・・エクスクル−シブ・オア・ゲー
ト、５２・・・・・・エクスクル−シブ・オア・ゲート
、５３・・・・・・負ＢＮ入カオア・ゲート、１００１
・・・・・・プロセッサ・ユニツ）（ＰＵ）、１００２
・・・・・・メイン・メモリ・ユニット（ＭＭＵ）、１
００３・・・・・・ブレーク・ポイント・アドレス・レ
ジスタ（ＡＤＨ８ＲＧ）、１００４・・・・・・アドレ
ス比較ｉ（ＣＭＰ）、１０１１・・・・・・アドレス・
バス、１０１２・・・・・・データ・バス、１０１３・
・・・・・コントロール・バス、１０１４・・・・・・
ブレーク自ポイント・アドレス・レジスタ出力、１０１
５・・・・・・条件一致信号。 〜Ｃ−冒　、ミ紮ミ Ｃ＼ ＼　へ　、　　＼　　　　＼　Ｎ 手続補正書（自発） １．事件の表示　　　昭和５９年　特許願第２６０３６
８号２、発明の名称　　デバッグ方式 ３、補正をする者 事件との関係　　　　　　　出　願　人東京都港区芝五
丁目３３番１号 ４、代理人 〒１０８　　東京都港区芝五丁目３７番８号　住友三田
ビル日本電気株式会社内 ５、補正の対象 明細書の「発明の詳細な説明」の欄 ６、補正の内容 明細ｗｉ１３頁１８行目の「が必要であれば」を「の重
複が必要なければ」に訂正する。

Claims (1)

1. 【特許請求の範囲】 データ処理を行なうプロセッサと、 前記データ処理に使用するデータとプログラムとを含む
   情報を記憶する第１の記憶手段と、前記第１の記憶手段
   と同一のアドレス空間を有し特殊情報を記憶する第２の
   記憶手段と、 前記プロセッサから供給されるメモリ・アクセス情報と
   前記第２の記憶手段から供給される特殊情報とから予か
   じめ定めた条件の一致を検出する検出手段とを含み、 前記プロセッサが前記プログラムを実行中に前記第１の
   記憶手段にアクセスしたときのメモリ・アクセス情報と
   前記第１の記憶手段がアクセスされたアドレスと同一ア
   ドレスに格納されている前記第２の記憶手段の特殊情報
   との前記条件の一致を前記検出手段により検出し前記プ
   ロセッサに通知することを特徴とするデバッグ方式。