JPS5941323B2 - 検出回路 - Google Patents
検出回路Info
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- JPS5941323B2 JPS5941323B2 JP51028685A JP2868576A JPS5941323B2 JP S5941323 B2 JPS5941323 B2 JP S5941323B2 JP 51028685 A JP51028685 A JP 51028685A JP 2868576 A JP2868576 A JP 2868576A JP S5941323 B2 JPS5941323 B2 JP S5941323B2
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
- G01R19/16557—Logic probes, i.e. circuits indicating logic state (high, low, O)
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- Electronic Switches (AREA)
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- Arrangements For Transmission Of Measured Signals (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は検出回路に関する。
基本的な１つの検出器はフリップフロップ回路であり、
電流は入力信号の関数として片側から反対側へ切り換え
られる。
電流は入力信号の関数として片側から反対側へ切り換え
られる。
各側ではＭＯＳスイッチングトランジスタがＭＯＳ負荷
トランジスタと直列に接続されている。
トランジスタと直列に接続されている。
各スイッチングトランジスタのゲートは反対側のスイッ
チングトランジスタのドレインにたすき掛は接続されて
いる。
チングトランジスタのドレインにたすき掛は接続されて
いる。
ＤＣ電圧源は負荷トランジスタの相互接続されたドレイ
ンに印加され、また入力信号は１つのスイッチングトラ
ンジスタのゲートに印加される。
ンに印加され、また入力信号は１つのスイッチングトラ
ンジスタのゲートに印加される。
このような形式の検出器では、ＤＣ電流がほとんど常に
流れているために、電力消費料は比較的高い。
流れているために、電力消費料は比較的高い。
このような基本的な検出器に対して、パルス状の電源を
印加することによっても電力消費をへらすことができる
。
印加することによっても電力消費をへらすことができる
。
この場合、理想的には適切な出力が得られた直後に電力
をオフにしなげればならない。
をオフにしなげればならない。
しかし、実際に正しいレベルに達していることを保証す
るために、出力が得られてからある程度の時間をおく必
要があるという欠点がある。
るために、出力が得られてからある程度の時間をおく必
要があるという欠点がある。
本発明は低電力消費の検出回路を提供するものである。
本発明によれば、検出回路はそれぞれが制御端子と第１
及び第２の端子とを有する第１、第２、第３及び第４の
スイッチング素子を含み、第１及び第２の素子の第１の
端子が相互に接続され、第１及び第２の素子の第２の端
子がそれぞれ第３及び第４の素子の第１の端子に接続さ
れ、第１の素子の制御端子が第２の素子の第２の端子に
接続され、第２の素子の制御端子が第１の素子の第２の
端子に接続されており、さらに第１及び第２の端子と制
御端子とを有し、これらがそれぞれ第３の素子の第１の
端子、第３の素子の制御端子、及び第４の素子の第１の
端子に接続されている第５のスイッチング素子が含まれ
、また第１及び第２の端子と制御端子とを有しこれらが
それぞれ第４の素子の第１の端子、第４の素子の制御端
子、及び第３の素子の第１の端子に接続されている第６
のスイッチング素子が含まれ、動作中箱１の素子の第２
の端子に印加された検出すべき信号の値に応動して第１
及び第２の素子がそれぞれ導通及び非導通状態となるか
あるいは第１及び第２の素子がそれぞれ非導通及び導通
となり、また第１の素子又は第２の素子が導通状態とな
ったときそれぞれ第５又は第６の素子がそれぞれ第３又
は第４の素子を非導通状態にさせるよう動作する。
及び第２の端子とを有する第１、第２、第３及び第４の
スイッチング素子を含み、第１及び第２の素子の第１の
端子が相互に接続され、第１及び第２の素子の第２の端
子がそれぞれ第３及び第４の素子の第１の端子に接続さ
れ、第１の素子の制御端子が第２の素子の第２の端子に
接続され、第２の素子の制御端子が第１の素子の第２の
端子に接続されており、さらに第１及び第２の端子と制
御端子とを有し、これらがそれぞれ第３の素子の第１の
端子、第３の素子の制御端子、及び第４の素子の第１の
端子に接続されている第５のスイッチング素子が含まれ
、また第１及び第２の端子と制御端子とを有しこれらが
それぞれ第４の素子の第１の端子、第４の素子の制御端
子、及び第３の素子の第１の端子に接続されている第６
のスイッチング素子が含まれ、動作中箱１の素子の第２
の端子に印加された検出すべき信号の値に応動して第１
及び第２の素子がそれぞれ導通及び非導通状態となるか
あるいは第１及び第２の素子がそれぞれ非導通及び導通
となり、また第１の素子又は第２の素子が導通状態とな
ったときそれぞれ第５又は第６の素子がそれぞれ第３又
は第４の素子を非導通状態にさせるよう動作する。
第３及び第４の素子の制御端子の電位を選択的かつ実質
的に等しくするための第１の手段と、第１及び第２の素
子の第２の端子の電位を選択的かつ実質的に等しくする
ための第２の手段が設けることができる。
的に等しくするための第１の手段と、第１及び第２の素
子の第２の端子の電位を選択的かつ実質的に等しくする
ための第２の手段が設けることができる。
第１の手段はそれぞれが制御端子と第１及び第２の端子
とを有する第７及び第８のスイッチング素子を含むこと
ができ、これらの素子の制御端子は相互に接続され、ま
たこれらの素子の第１の端子がそれぞれ第３及び第４の
素子の制御端子に接続されており、また第２の手段はそ
れぞれが制御端子箱１及び第２の端子とを有する第９及
び第１０のスイッチング素子を含むことができ、これら
の素子の制御端子は相互に接続され、またこれらの素子
の第１の端子がそれぞれ第１及び第２の端子に接続され
ている。
とを有する第７及び第８のスイッチング素子を含むこと
ができ、これらの素子の制御端子は相互に接続され、ま
たこれらの素子の第１の端子がそれぞれ第３及び第４の
素子の制御端子に接続されており、また第２の手段はそ
れぞれが制御端子箱１及び第２の端子とを有する第９及
び第１０のスイッチング素子を含むことができ、これら
の素子の制御端子は相互に接続され、またこれらの素子
の第１の端子がそれぞれ第１及び第２の端子に接続され
ている。
また第２の手段は、第９及び第１０の素子の制御端子に
接続された制御端子と、第１０の素子の第１の端子に接
続された第１の端子と、第９の素子の第１の端子に接続
された第２の端子とを有する第１１のスイッチング素子
を含むことができ、また第１の手段は第７及び第８の素
子の制御端子に接続された制御端子と、第８の素子の第
１の端子に接続された第１の端子と、第７の素子の第１
の端子に接続された第２の端子とを有する第１２のスイ
ッチング素子を含むことができる。
接続された制御端子と、第１０の素子の第１の端子に接
続された第１の端子と、第９の素子の第１の端子に接続
された第２の端子とを有する第１１のスイッチング素子
を含むことができ、また第１の手段は第７及び第８の素
子の制御端子に接続された制御端子と、第８の素子の第
１の端子に接続された第１の端子と、第７の素子の第１
の端子に接続された第２の端子とを有する第１２のスイ
ッチング素子を含むことができる。
第３、第４、第７、第８、第９及び第１０の素子のすべ
ての第２の端子は相互接続することができる。
ての第２の端子は相互接続することができる。
すべてのスイッチング素子はＭＯＳトランジスタとする
のが有利である。
のが有利である。
以下に図面を参照しながら本発明の一例を詳しく説明す
る。
る。
第１図において、検出回路１０は１２ケのトランジスタ
ロ１乃至Ｑ１２を含んでいる。
ロ１乃至Ｑ１２を含んでいる。
一例としてこれらのトランジスタはＰ形ＭＯ８）ランジ
スタとしている。
スタとしている。
ＭＯＳ）ランジスタは、ソースに対するゲートの電圧の
振幅が充分な大きさでかつ適切な極性となった時に、ソ
ース・ドレイン間が導通した状態を、付勢されたと呼ぶ
。
振幅が充分な大きさでかつ適切な極性となった時に、ソ
ース・ドレイン間が導通した状態を、付勢されたと呼ぶ
。
逆に、ゲート電圧が十分でなくソース・ドレイン間に導
通が生じない状態を消勢されたと呼ぶ。
通が生じない状態を消勢されたと呼ぶ。
Ｑｌ及びＱ２のソースはノードＣにおいて結合され、電
圧パルス発生器１２に接続されている。
圧パルス発生器１２に接続されている。
電圧パルス発生器１２は正電圧（典型的には１６ボルト
）又は基準レベル（典型的にはアースレベル）を発生す
る。
）又は基準レベル（典型的にはアースレベル）を発生す
る。
ＱｌのドレインはノードＡに接続され、またＱ３．Ｑ５
のノース、Ｑ２．Ｑ６のケート及びＱ９のソースもＡに
接続されている。
のノース、Ｑ２．Ｑ６のケート及びＱ９のソースもＡに
接続されている。
またＱ２のドレイン、Ｑ４及びＱ６のソース、Ｑｌ及び
Ｑ５のゲート及びＱＩＯのソースはノードＢに接続され
ている。
Ｑ５のゲート及びＱＩＯのソースはノードＢに接続され
ている。
Ｑ５のドレイン、Ｑ３のゲート及びＱｌのソースはノー
ドＤに接続されている。
ドＤに接続されている。
Ｑ６のドレイン、Ｑ４のゲート及びＱ８のソースはノー
ドＥに接続されている。
ドＥに接続されている。
Ｑｌ、Ｑ８及びＱｌ２のゲートはノードＦに接続されて
いる。
いる。
Ｑ９．Ｑ１０及びＱｌｌのゲートはノードＧに接続され
ている。
ている。
Ｑ３ 、Ｑ４ 、Ｑｌ 、Ｑ８ 、Ｑ９及びＱ１０のド
レインはすべて基準電位（典型的にはアース電位）に接
続されている。
レインはすべて基準電位（典型的にはアース電位）に接
続されている。
Ｑｌｌのドレイン及びソースはそれぞれＱ９のソース及
びＱＩＯのノースに接続されている。
びＱＩＯのノースに接続されている。
Ｑｌ２のドレイン及びソースはそれぞれＱｌのソース及
びＱ８のソースに接続されている。
びＱ８のソースに接続されている。
Ｑ９゜Ｑ１０及びＱｌｌはノードＡ及びＢの電圧を選択
的に等しくするよう動作する。
的に等しくするよう動作する。
Ｑｌ 、Ｑ８及びＱｌ２はノードＤ及びＥの電圧を選択
的に等しくするよう動作する。
的に等しくするよう動作する。
ノードＡ及びＢは第１及び第２の入出力端子として働き
、補を成す出力を発生する。
、補を成す出力を発生する。
破線で示したコンデンサＣａ 、 Ｃｂ 、 Ｃｄ及び
ＣｅはそれぞれノードＡ、Ｂ、Ｄ及びＥに付随する浮遊
容量を表わす。
ＣｅはそれぞれノードＡ、Ｂ、Ｄ及びＥに付随する浮遊
容量を表わす。
回路１０は次のように動作する。
最初、電圧パルス発生器１２によってノードＣに印加さ
れる電圧は基準電位（典型的にはアース電位）になって
おり、またノードＦ及びＧは正の高電位レベル（典型的
に＋１６ボルト）になっている。
れる電圧は基準電位（典型的にはアース電位）になって
おり、またノードＦ及びＧは正の高電位レベル（典型的
に＋１６ボルト）になっている。
この時点で、Ｑｌ乃至Ｑｌ２は消勢されており、ノード
Ａ及びＢは他の部分から分離されて、その電位は浮動状
態にある。
Ａ及びＢは他の部分から分離されて、その電位は浮動状
態にある。
これらの状態のもとでは、回路１０のどのトランジスタ
も導通していない。
も導通していない。
いまノードＧ及びＦの電圧がパルス的にアース電位にさ
れると、Ｑｌ乃至Ｑｌ２を付勢（ＯＮ状態）し、ノード
Ａ、Ｂ、Ｄ及びＥはアース電位より高いある閾値電圧、
即ちそれぞれＱ９．ＱＩＯ。
れると、Ｑｌ乃至Ｑｌ２を付勢（ＯＮ状態）し、ノード
Ａ、Ｂ、Ｄ及びＥはアース電位より高いある閾値電圧、
即ちそれぞれＱ９．ＱＩＯ。
Ｑｌ及びＱ８の閾値電圧にほぼ等しくセットされる。
そしてノードＧ及びＦが＋１６ボルトに戻りＱｌ乃至Ｑ
ｌ２を消勢すると、ノードＡ、Ｂ、Ｄ及びＥはそのセッ
トされた電位で浮動状態で残される。
ｌ２を消勢すると、ノードＡ、Ｂ、Ｄ及びＥはそのセッ
トされた電位で浮動状態で残される。
望ましい実施例においては、Ｑｌ乃至ＱＩＯはすべて実
質的に等しいしきい値電圧を持っているが、これは、こ
れらが同じ形状を持ち単一のモノリシック集積回路チッ
プ上に作られるためである。
質的に等しいしきい値電圧を持っているが、これは、こ
れらが同じ形状を持ち単一のモノリシック集積回路チッ
プ上に作られるためである。
Ｑ９及びＱ１０のしきい値電圧に差があると、ノードＡ
及びＢは異った電位にセットされる。
及びＢは異った電位にセットされる。
Ｑｌｌは、これが付勢された時にノードＡ及びＢを直接
接続することによってノードＡ及びＢを実質的に同じ電
位に保つ働きをする。
接続することによってノードＡ及びＢを実質的に同じ電
位に保つ働きをする。
このように、Ｑ９及びＱＩＯのしきい値電圧に少しの差
があっても、Ｑｌｌの働きによってキャンセルされる。
があっても、Ｑｌｌの働きによってキャンセルされる。
Ｑｌｌは、Ｑｌｌが用いられない場合にくらべて、入力
信号を少し小さくすることを可能としており、これによ
って回路１０の感度を増加している。
信号を少し小さくすることを可能としており、これによ
って回路１０の感度を増加している。
Ｑｌ２はノードＤ及びＥに対して、ノードＡ、Ｂに対す
るＱｌｌと全く同じ働きをしている。
るＱｌｌと全く同じ働きをしている。
多（の応用分野でＱｌｌ及びＱｌ２を除去することもで
きる。
きる。
この時点で２１“レベルの入力信号がノードＡに印加さ
れ、ノードＢには入力が印加されないものと仮定する。
れ、ノードＢには入力が印加されないものと仮定する。
この入力は、たとえばダイナミック・メモリ・セルから
の放電電流であり、ノードＡの電位をノードＢの電位よ
り正にする。
の放電電流であり、ノードＡの電位をノードＢの電位よ
り正にする。
この入力信号が印加されてノードＡの電位が少し上った
後、ノードＣの電位はアース電位から＋１６ボルトに増
加する。
後、ノードＣの電位はアース電位から＋１６ボルトに増
加する。
ここでＱｌ及びＱ２が付勢され、ノードＣからＱｌ及び
Ｑ２を経て電流が流れる。
Ｑ２を経て電流が流れる。
この導通によリノードＡ及びＢは＋１６ボルト（ノード
Ｃの電位）に向って増加する。
Ｃの電位）に向って増加する。
最初ノードＢの電位はノードＡより低いため、Ｑｌのゲ
ート・ソース間電圧は、Ｑ２のものより高くなる。
ート・ソース間電圧は、Ｑ２のものより高くなる。
この結果、ＱｌはＱ２より多く導通する。
よってノードＢの電位が高（なる前に、ノードＡが十分
高い正の値となってＱ２を消勢する。
高い正の値となってＱ２を消勢する。
この時点でノードＣ及びＢの間に存在した電気路は切断
され、ノードＢの電位はもはや上昇しない。
され、ノードＢの電位はもはや上昇しない。
この状態では、Ｑｌの付勢が維持され、ノードＡは＋１
６ボルトに向って上昇しつづけろ。
６ボルトに向って上昇しつづけろ。
そのゲートがノードＡに接続されているトランジスタＱ
６は、ノードＡの電位が）−ドＢに接続されているＱ６
のソースの電位よりも高いため、消勢されろ。
６は、ノードＡの電位が）−ドＢに接続されているＱ６
のソースの電位よりも高いため、消勢されろ。
よって、ノードＥ（Ｑ４のゲート）は最初にセットされ
た値、すなわちアース電位より高いしきい値電圧のまま
維持される。
た値、すなわちアース電位より高いしきい値電圧のまま
維持される。
もしＱ２が消勢される前にノードＢの電位がしきい値電
圧の２倍より大きくなると、Ｑ４はノードＢの電圧をし
きい値の２倍まで引き下げるまでの間導通する。
圧の２倍より大きくなると、Ｑ４はノードＢの電圧をし
きい値の２倍まで引き下げるまでの間導通する。
このしきい値の２倍以下の電位を０“出力信号と定義す
る。
る。
ノードＢに接続されているＱ５のゲートは、このように
してしきい値の２倍以下の電圧にセットされる。
してしきい値の２倍以下の電圧にセットされる。
ノードＡの電位しきい値の２倍に達するとＱ３が付勢さ
れて導通する。
れて導通する。
ノードＡがより正になるとＱ５が導通し、ノードＡは実
質的に直接ノードＤに接続されることになる。
質的に直接ノードＤに接続されることになる。
よって、ノードＡの比較的高い電位がノードＤに印加さ
れろ。
れろ。
この結果、Ｑ３は消勢されノードＣからＱｌ及びＱ３を
介してアースに至る導通路は切断される。
介してアースに至る導通路は切断される。
Ｑｌはまだ付勢されているため、ノードＡはノードＣの
電位（＋１６ボルト）に向って上昇する。
電位（＋１６ボルト）に向って上昇する。
ノードＡの電位がノードＣの電位（約＋１６ボルト）と
実質的に等しくなったとき、Ｑｌを介しての導通は終止
する。
実質的に等しくなったとき、Ｑｌを介しての導通は終止
する。
この、ノードＡにおける電位は、″ １ “出力信号レ
ベルと定義される。
ベルと定義される。
この時点でノードＡ及びＢの出力電圧レベルがセンスさ
れ、ノードＣの電位はアース電位に戻される。
れ、ノードＣの電位はアース電位に戻される。
これで１サイクルが終了し、次のサイクルをすぐ開始す
ることができる。
ることができる。
電力消費量を減らす目的のためにノードＣの電位をアー
スレベルに戻す必要はない。
スレベルに戻す必要はない。
なぜなら少くとも正しい出力電圧レベルに達するまでに
、回路１０はノードＣとアースとの間のＤＣ経路を自動
的に切断するためである。
、回路１０はノードＣとアースとの間のＤＣ経路を自動
的に切断するためである。
最初” １“でなくゝ０“入力信号がノードＡに印加さ
れろと、ノードＢはノードＡよりもより正となる。
れろと、ノードＢはノードＡよりもより正となる。
ノードＣがパルス状に＋１６ボルトになると、ノードＢ
は、急速にノードＡよりも正となり、Ｑｌは消勢されろ
。
は、急速にノードＡよりも正となり、Ｑｌは消勢されろ
。
Ｑ２の付勢は維持され、ノードＢは＋１６ボルトに向っ
て充電されろ。
て充電されろ。
ノードＡはしきい値の２倍に維持される。
この結果Ｑ６が付勢され、ノードＥ（Ｑ４のゲート）は
ほぼノードＢの電位にセットされる。
ほぼノードＢの電位にセットされる。
この結果Ｑ４は消勢され、ノードＣからＱ２及びＱ４を
介してアースに至るＤＣ経路は切断される。
介してアースに至るＤＣ経路は切断される。
Ｑｌも消勢されているため、ノードＣからＱｌ及びＱ３
を介してアースに至るＤＣ経路も存在しない。
を介してアースに至るＤＣ経路も存在しない。
よってノードＣとアースとの間のすべてのＤＣ経路はし
ゃ断されている。
ゃ断されている。
適切な出力レベルがＡ又はＢ端子に現われている時点で
は、電圧パルス発生器１２とアースとの間のすべてのＤ
Ｃ経路が切断されているため、回路１０内を流れるＤＣ
電流は存在しない。
は、電圧パルス発生器１２とアースとの間のすべてのＤ
Ｃ経路が切断されているため、回路１０内を流れるＤＣ
電流は存在しない。
これは電力消費の軽減に役立っている。
Ｑ３又はＱ４は比較的急速にオフとなり、それによって
ノードＡ又はＢをアースと分離させろため、ノードＡ又
はＢは急速にゝゝ１”レベルまで充電される。
ノードＡ又はＢをアースと分離させろため、ノードＡ又
はＢは急速にゝゝ１”レベルまで充電される。
電圧パルス発生器の出力が＋１６ボルトに維持されてい
れば、″ １“レベルにある出力ノードは、そこに接続
されている任意の回路に電流を印加することができる。
れば、″ １“レベルにある出力ノードは、そこに接続
されている任意の回路に電流を印加することができる。
またゝゝ０“レベルにあるもう一方の出力端子はそこに
接続された任意の回路から電流を受は入れることができ
ろ。
接続された任意の回路から電流を受は入れることができ
ろ。
ノードＡ及びＢにおける出力信号レベルは、ノードＣが
＋１６ボルトに維持されている間、保持されており、こ
の間ノードＣとアースとの間にＤＣ経路がないため実質
的に電力消費はない。
＋１６ボルトに維持されている間、保持されており、こ
の間ノードＣとアースとの間にＤＣ経路がないため実質
的に電力消費はない。
種々の変形が可能である。
たとえば、Ｐチャネル・トランジスタの代りにｎチャネ
ル・トランジスタを用い、電流電圧の極性を逆にするこ
ともできる。
ル・トランジスタを用い、電流電圧の極性を逆にするこ
ともできる。
Ｑｌ及びＱ２のパラメータに差があると検出回路の感度
を減少させる傾向がある。
を減少させる傾向がある。
しかし、米国特許第３８４９６７３号の教えによって感
度の増加が実現された。
度の増加が実現された。
以上を要約すると次のようになる。
１ 検出回路において、
第１、第２、第３、第４、第５及び第６のスイッチング
素子が含まれ、各素子は制御端子と第１及び第２の端子
とを有し、 第１及び第２の素子の第１の端子は相互に接続され、 第１及び第２の素子の第２の端子はそれぞれ第３及び第
４の素子の第１の端子に接続されており、 第１の素子の制御端子は第２の素子の第２の端子に接続
され、第２の素子の制御端子は第１の素子の第２の端子
に接続されており、 第５の素子の第１、第２の端子及び制御端子はそれぞれ
第３の素子の第１の端子、第３の素子の制御端子及び第
４の素子の第１の端子に接続されており、 第６の素子の第１、第２の端子及び制御端子はそれぞれ
第４の素子の第１の端子、第４の素子の制御端子及び第
３の素子の第１の端子に接続されている。
素子が含まれ、各素子は制御端子と第１及び第２の端子
とを有し、 第１及び第２の素子の第１の端子は相互に接続され、 第１及び第２の素子の第２の端子はそれぞれ第３及び第
４の素子の第１の端子に接続されており、 第１の素子の制御端子は第２の素子の第２の端子に接続
され、第２の素子の制御端子は第１の素子の第２の端子
に接続されており、 第５の素子の第１、第２の端子及び制御端子はそれぞれ
第３の素子の第１の端子、第３の素子の制御端子及び第
４の素子の第１の端子に接続されており、 第６の素子の第１、第２の端子及び制御端子はそれぞれ
第４の素子の第１の端子、第４の素子の制御端子及び第
３の素子の第１の端子に接続されている。
２ 上記第１項の装置において、スイッチング素子はす
べてＭＯ８）ランジスタである。
べてＭＯ８）ランジスタである。
３ 上記第１項の装置において、
第３及び第４の素子の制御端子に接続されて第３及び第
４の素子の制御端子の電位を選択的に等しくするための
第１の電圧等化回路手段と、第１及び第２の素子の第２
の端子に接続されて第１及び第２の素子の第２の端子の
電位を選択的に等しくするための第２の電圧等化回路手
段とが含まれている。
４の素子の制御端子の電位を選択的に等しくするための
第１の電圧等化回路手段と、第１及び第２の素子の第２
の端子に接続されて第１及び第２の素子の第２の端子の
電位を選択的に等しくするための第２の電圧等化回路手
段とが含まれている。
４ 上記第３項の装置において、
第１の電圧等化回路手段はそれぞれが制御端子及び第１
及び第２の端子を有する第７及び第８のスイッチング素
子を含んでおり、 第７及び第８の素子の制御端子は相互に接続されており
、 第７及び第８の素子の第２の端子はそれぞれ第３及び第
４の素子の制御端子に接続されており、 第２の電圧等化回路手段はそれぞれが制御端子及び第１
及び第２の端子を有する第９及び第１０のスイッチング
素子を含んでおり、 第９及び第１０の素子の制御端子は相互に接続されてお
り、 第９及び第１０の素子の第２の端子はそれぞれ第１及び
第２の素子の第２の端子に接続されている。
及び第２の端子を有する第７及び第８のスイッチング素
子を含んでおり、 第７及び第８の素子の制御端子は相互に接続されており
、 第７及び第８の素子の第２の端子はそれぞれ第３及び第
４の素子の制御端子に接続されており、 第２の電圧等化回路手段はそれぞれが制御端子及び第１
及び第２の端子を有する第９及び第１０のスイッチング
素子を含んでおり、 第９及び第１０の素子の制御端子は相互に接続されてお
り、 第９及び第１０の素子の第２の端子はそれぞれ第１及び
第２の素子の第２の端子に接続されている。
５ 上記第４項の装置において、
第１の電圧等化回路手段はさらに、制御端子と第１及び
第２の端子とを有する第１２のスイッチング素子を含ん
でおり、 第１２の素子の制御端子は第７及び第８の素子の制御端
子に接続されており、 第１２の第１の端子は第７の素子の第２の端子に接続さ
れており、 第１２の素子の第２の端子は第８の素子の第２の端子に
接続されており、 第２の電圧等化回路手段はさらに制御端子と第１及び第
２の端子とを有する第１１のスイッチインク素子を含ん
でおり、 第１１の素子の制御端子は第９及び第１０の素子の制御
端子に接続されており、 第１１の素子の第１の端子は第９の素子の第２の端子に
接続されており、 第１１の素子の第２の端子は第１０の素子の第２の端子
に接続されている。
第２の端子とを有する第１２のスイッチング素子を含ん
でおり、 第１２の素子の制御端子は第７及び第８の素子の制御端
子に接続されており、 第１２の第１の端子は第７の素子の第２の端子に接続さ
れており、 第１２の素子の第２の端子は第８の素子の第２の端子に
接続されており、 第２の電圧等化回路手段はさらに制御端子と第１及び第
２の端子とを有する第１１のスイッチインク素子を含ん
でおり、 第１１の素子の制御端子は第９及び第１０の素子の制御
端子に接続されており、 第１１の素子の第１の端子は第９の素子の第２の端子に
接続されており、 第１１の素子の第２の端子は第１０の素子の第２の端子
に接続されている。
６ 上記第５項の装置において、
第３、第４、第７、第８、第９及び第１０の素子の第２
の端子はすべて相互に接続されている。
の端子はすべて相互に接続されている。
７ 上記第６項の装置においてスイッチング素子はすべ
てＭＯＳ ）ランジスタである。
てＭＯＳ ）ランジスタである。
第１図は本発明の一実施例である検出回路の回路図であ
る。 〔主要部分の符号の説明〕、第１乃至第１２のスイッチ
ング素子・・・・・・それぞれ第１図のトランジスタＱ
１乃至Ｑ１２、検出回路・・・・・・第１図の回路１０
、第１の手段・・・・・・第１図のトランジスタＱ７及
びＱ８、第２の手段・・・・・・第１図のトランジスタ
Ｑ９及びＱ１０゜
る。 〔主要部分の符号の説明〕、第１乃至第１２のスイッチ
ング素子・・・・・・それぞれ第１図のトランジスタＱ
１乃至Ｑ１２、検出回路・・・・・・第１図の回路１０
、第１の手段・・・・・・第１図のトランジスタＱ７及
びＱ８、第２の手段・・・・・・第１図のトランジスタ
Ｑ９及びＱ１０゜
Claims (1)
- 【特許請求の範囲】 １ それぞれが制御端子と第１及び第２の端子とを有す
る第１、第２、第３及び第４のスイッチング素子を含み
、該第１及び第２の素子の第１の端子が相互に接続され
、該第１及び第２の素子の第２の端子がそれぞれ該第３
及び第４の素子の第１の端子に接続され、該第１の素子
の制御端子が該第２の素子の第２の端子に接続され、か
つ該第２の素子の制御端子が該第１の素子の第２の端子
に接続されている検出回路において、第１及び第２の端
子と制御端子とを有しこれらがそれぞれ該第３の素子の
第１の端子、該第３の素子の制御端子、及び該第４の素
子の第１の端子に接続されている第５のスイッチング素
子Ｑ５を含み、第１及び第２の端子と制御端子とを有し
これらがそれぞれ該第４の素子Ｑ４の第１の端子、該第
４の素子の制御端子、及び該第３の素子Ｑ３の第１の端
子に接続されている第６のスイッチング素子Ｑ６を含み
、動作中該第１の素子の第２の端子に印加された検出す
べき信号の値に応動して該第１及び第２の素子がそれぞ
れ導通及び非導通状態となるか、あるいは該第１及び第
２の素子がそれぞれ非導通及び導通状態となり、該第１
の素子又は該第２の素子が導通状態となったときそれぞ
れ該第５又は第６の素子がそれぞれ該第３又は第４の素
子を非導通状態にさせるよう動作することを特徴とする
検出回路１０゜ ２、特許請求の範囲第１項記載の検出回路において、第
３及び第４の素子の制御端子の電位を選択的かつ実質的
に等しくするための第１の手段Ｑ７゜Ｑ８と、該第１及
び第２の素子の第２の端子の電位を選択的かつ実質的に
等しくするための第２の手段Ｑ９ 、Ｑｌ Ｏとを特徴
とする検出回路。 ３ 特許請求の範囲第２項記載の検出回路において、第
１の手段はそれぞれが制御端子と第１及び第２の端子と
を有する第７及び第８のスイッチング素子Ｑ７．ＱＢを
含み、該素子の制御端子が相互に接続されており、該素
子の第１の端子がそれぞれ該第３及び第４の素子の制御
端子に接続されており、該第２の手段はそれぞれが制御
端子と第１及び第２の端子を有する第９及び第１０のス
イッチング素子Ｑ９．ＱＩＯを含み、該第９及び第１０
の素子の制御端子が相互に接続されており、該第９及び
第１０の素子の第１の端子がそれぞれ該第１及び第２の
素子の第２の端子に接続されていることを特徴とする検
出回路。 ４ 特許請求の範囲第３項記載の検出回路において、該
第２の手段が該第９及び第１０の素子の制御端子に接続
された制御端子と、該第１０の素子の第１の端子に接続
された第１の端子と、該第９の素子の第１の端子に接続
された第２の端子とを有する第１１のスイッチング素子
Ｑ１１を含み、該第１の手段が該第７及び第８の素子の
制御端子に接続された制御端子と、該第８の素子の第１
の端子に接続された第１の端子と、該第７の素子の第１
の端子に接続された第２の端子とを有する第１２のスイ
ッチング素子Ｑ１２を含むこととを特徴とする検出回路
。 ５ 特許請求の範囲第３項又は第４項記載の検出回路に
おいて、第３、第４、第７、第８、第９及び第１０の素
子の第２の端子がすべて相互接続されていることを特徴
とする検出回路。 ６ 特許請求の範囲第１項から第５項のいずれか１項に
記載の検出回路において、スイッチング素子のすべてが
ＭＯＳ）ランジスタであることを特徴とする検出回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/559,543 US3976895A (en) | 1975-03-18 | 1975-03-18 | Low power detector circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51116651A JPS51116651A (en) | 1976-10-14 |
| JPS5941323B2 true JPS5941323B2 (ja) | 1984-10-06 |
Family
ID=24233991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51028685A Expired JPS5941323B2 (ja) | 1975-03-18 | 1976-03-18 | 検出回路 |
Country Status (13)
| Country | Link |
|---|---|
| US (1) | US3976895A (ja) |
| JP (1) | JPS5941323B2 (ja) |
| AU (1) | AU503688B2 (ja) |
| BE (1) | BE839535A (ja) |
| CA (1) | CA1068820A (ja) |
| DE (1) | DE2611114C2 (ja) |
| ES (1) | ES446151A1 (ja) |
| FR (1) | FR2305063A1 (ja) |
| GB (1) | GB1524152A (ja) |
| IT (1) | IT1057752B (ja) |
| MX (1) | MX3336E (ja) |
| NL (1) | NL7602780A (ja) |
| SE (1) | SE405433B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135001U (ja) * | 1989-04-13 | 1990-11-09 |
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| GB2115249A (en) * | 1982-01-28 | 1983-09-01 | Itt Ind Ltd | Semiconductor memory devices |
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| US7230456B2 (en) * | 2004-02-24 | 2007-06-12 | Intel Corporation | Low current consumption detector circuit and applications |
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| AT335777B (de) * | 1972-12-19 | 1977-03-25 | Siemens Ag | Regenerierschaltung fur binarsignale nach art eines getasteten flipflops |
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| DE2309192C3 (de) * | 1973-02-23 | 1975-08-14 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Regenerierschaltung nach Art eines getasteten Flipflops und Verfahren zum Betrieb einer solchen Regenerierschaltung |
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| US3876887A (en) * | 1973-07-18 | 1975-04-08 | Intel Corp | Mos amplifier |
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-
1975
- 1975-03-18 US US05/559,543 patent/US3976895A/en not_active Expired - Lifetime
-
1976
- 1976-02-23 CA CA246,323A patent/CA1068820A/en not_active Expired
- 1976-02-24 SE SE7602265A patent/SE405433B/xx not_active IP Right Cessation
- 1976-03-12 BE BE165140A patent/BE839535A/xx not_active IP Right Cessation
- 1976-03-12 AU AU11965/76A patent/AU503688B2/en not_active Expired
- 1976-03-12 GB GB10098/76A patent/GB1524152A/en not_active Expired
- 1976-03-12 MX MX004222U patent/MX3336E/es unknown
- 1976-03-15 FR FR7607332A patent/FR2305063A1/fr active Granted
- 1976-03-17 IT IT67634/76A patent/IT1057752B/it active
- 1976-03-17 NL NL7602780A patent/NL7602780A/xx not_active Application Discontinuation
- 1976-03-17 DE DE2611114A patent/DE2611114C2/de not_active Expired
- 1976-03-17 ES ES446151A patent/ES446151A1/es not_active Expired
- 1976-03-18 JP JP51028685A patent/JPS5941323B2/ja not_active Expired
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| GB1524152A (en) | 1978-09-06 |
| IT1057752B (it) | 1982-03-30 |
| AU1196576A (en) | 1977-09-15 |
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