JPS61132027A - Matching circuit for protective relay - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体集積回路化（以下ＩＣ化という）した
保護リレー装置の整定回路に係わり、特にスイツチトキ
ャパシタを用いた整定回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a setting circuit for a protection relay device implemented as a semiconductor integrated circuit (hereinafter referred to as IC), and particularly to a setting circuit using a switched capacitor.

〔発明の背景〕[Background of the invention]

従来の電力用静止形保護リレーは、ディスクリート部品
、すなわち、オペアンプ、抵抗、キャパシタ、ダイオー
ド等の組み合せにより構成されているが、部品数の削減
、小形化、高信頼度化及び低コスト化等が求められてい
る。整定回路は、保ＦＡ　’）レーの動作特性を設定す
るための電圧減衰回路で、その減衰率は例えば１％単位
で正確に可変設定可能でなければならない。このような
回路をＩＣ化する場合、高精度（相対精度１チ以下）な
抵抗ＩＩｃ内に形成することは困難である。Conventional power stationary protection relays are composed of a combination of discrete components, such as operational amplifiers, resistors, capacitors, diodes, etc., but there are improvements in reducing the number of components, downsizing, increasing reliability, and lowering costs. It has been demanded. The setting circuit is a voltage attenuation circuit for setting the operating characteristics of the FA'), and its attenuation rate must be accurately variable and settable, for example, in units of 1%. When forming such a circuit into an IC, it is difficult to form it in a resistor IIc with high precision (relative precision of 1 inch or less).

一方、これに対して、近年開発が進められているアナロ
グスイッチとキャパシタの組合せによって等価的に高抵
抗を実現するスイッチトキャパシタ回路の手法によれば
、回路を集積化する場合にキャパシタは抵抗に比してチ
ップの面積によって容量値が決定できることから、その
抵抗値を正確に達成し得るものとなっている。従って、
精度、温度特性などに対して特性のよい回路を得る手法
として注目されている（なお、抵抗を上記したスイツチ
トキャパシタ形等価抵抗ではなく、モノリシック拡散抵
抗などで実現し、ＩＣ化することも考えられるが、抵抗
値を高精度化し得ないばかりか、回路設定数の変更など
について応用性に欠けるものとなりＩＣ化のメリットが
出しにくい。）。On the other hand, according to the switched capacitor circuit method that has been developed in recent years, which achieves equivalently high resistance by combining an analog switch and a capacitor, when integrating a circuit, the capacitor is compared to the resistor. Since the capacitance value can be determined based on the area of the chip, the resistance value can be accurately achieved. Therefore,
It is attracting attention as a method to obtain circuits with good characteristics in terms of accuracy, temperature characteristics, etc. (Note that it is also possible to realize the resistor with a monolithic diffused resistor, etc., instead of the switched capacitor type equivalent resistor mentioned above, and use it as an IC. However, not only is it not possible to increase the accuracy of the resistance value, but it also lacks applicability when it comes to changing the number of circuit settings, making it difficult to realize the benefits of IC.)

しかし、実際にモノリシックＩＣ化し、実用に共用し得
る高精度、かつ、高集積化した保Ｎ’）し−回路を実現
するためには、種々の問題を解決しなければならない。However, in order to actually realize a monolithic IC with high precision and high integration that can be used in practical use, various problems must be solved.

特に整定回路の場合は係数を細かく可変設定できるよう
にするために、多くの素子や信号線を必要とするが、信
号線の増加はピンネックの間＠を引きおこす。またキャ
パシタについては、容量の小さい方は寄生容量の関係で
限界があり大きい方はチップ面積の関係から制限がある
ので、キャパシタをあまり多く使った９、犬きな容量比
のものを用いるのは困難であり、これらの問題を十分考
慮した回路を必要としている。In particular, in the case of a setting circuit, many elements and signal lines are required in order to be able to finely and variably set the coefficients, but an increase in the number of signal lines causes problems between pin necks. Regarding capacitors, there is a limit for small capacitors due to parasitic capacitance, and for large capacitors there is a limit due to chip area. This is difficult and requires a circuit that fully takes these issues into consideration.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、モノリシックＩＣ化に好適なスイッチ
トキャパシタを用いたＩＣ化保護りＶ　−の整定回路を
提供するにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an IC protection V- setting circuit using a switched capacitor suitable for monolithic IC.

〔発明の概要〕[Summary of the invention]

本発明は、入力電圧を一定比率で減衰させる第１のスイ
ツチトキャパシタ形減衰器と、その出力を減衰させる可
変減衰率の第２のスイッチトキャパシタ形減衰器と、入
力電圧を減衰させる可変減衰率の第３のスイツチトキャ
パシタ形減衰器と、第２及び第３の減衰器の出力を加算
する加算回路とから整定回路を構成したことを特徴とす
るものである。The present invention includes a first switched capacitor type attenuator that attenuates an input voltage at a fixed ratio, a second switched capacitor type attenuator that attenuates the output thereof and has a variable attenuation rate, and a variable attenuation rate that attenuates the input voltage. The third switched capacitor type attenuator of the present invention is characterized in that the setting circuit is constituted by an adder circuit that adds the outputs of the second and third attenuators.

〔発明の実施例〕[Embodiments of the invention]

以下、本発明の詳細な説明する。最初にスイッチトキャ
パシタによる等価抵抗の説明から始める。The present invention will be explained in detail below. First, we will start by explaining the equivalent resistance of a switched capacitor.

第４Ａ図〜第４Ｄ図はそのための説明図であって、端子
１，２の電圧をそれぞれＶ、、Ｖ！とする。FIGS. 4A to 4D are explanatory diagrams for this purpose, in which the voltages at terminals 1 and 2 are set to V, V!, respectively. shall be.

第４Ａ図のようにスイッチＳｔをオンした状態では、キ
ャパシタＣＫＦｉＱ、＝ＣＶ、で表わされる電荷Ｑ、が
充電されていることになる（キャパシタとその容量をと
もに記号Ｃで表している）。この状態で次に第４Ｂ図の
ようにスイッチＳＩをオン、スイッチＳ、　１ｆｔ：オ
フさせると、キャパシタＣの電荷はＱ＋＝ＣＶ＋　　と
なり、Ｑｌ　とＱ、の差の電荷ΔＱが端子１より流れ込
むことになる。即ち、電荷ΔＱは以下のようになる。When the switch St is turned on as shown in FIG. 4A, a charge Q represented by a capacitor CKFiQ,=CV is charged (the capacitor and its capacity are both represented by the symbol C). In this state, when switch SI is turned on and switch S and 1ft: turned off as shown in Fig. 4B, the charge on capacitor C becomes Q+ = CV+, and the charge ΔQ, which is the difference between Ql and Q, flows from terminal 1. become. That is, the charge ΔQ is as follows.

ΔＱ＝ＱＩ　−Ｑａ　＝Ｃ（ｖｔ　−ｖｔ　）　　　　
　−・−・（１）ここで再び第４Ｃ図に示す−ようにス
イッチＳ。ΔQ=QI-Qa=C(vt-vt)
(1) Switch S as shown again in FIG. 4C.

をオン、スイッチＳ１をオフとすればキャパシタＣの電
荷はＱｘ＝ＣＶｔ　となり式（１）に示す電荷ΔΔＱと
同量の電荷がキャパシタＣから端子２に流出する。した
がって周期Ｔで上記動作を操返すようにすれば、この周
期毎に電荷ΔＱがキャパシタＣｔ−介して端子１から２
へ運ばれることになり、これは式（２）で示される電流
ｉが平均的に流れるのと等価である。When the switch S1 is turned on and the switch S1 is turned off, the charge on the capacitor C becomes Qx=CVt, and the same amount of charge as the charge ΔΔQ shown in equation (1) flows out from the capacitor C to the terminal 2. Therefore, if the above operation is repeated every cycle T, the charge ΔQ will be transferred from terminal 1 to terminal 2 through capacitor Ct- every cycle.
This is equivalent to the current i shown in equation (2) flowing on average.

ｉ＝ΔＱ／’Ｔ＝Ｃ（ＶＩ　　Ｖｔ　）／Ｔ　　　　　
−−（２）−万、第４Ｄ図に示すように抵抗凡の両端各
々における電圧がそれぞれＶ、、Ｖ、である場合、抵抗
Ｒに流れる電流ｉ凰は ｉ　ｌ　＝　（ＶＩ　−Ｖｔ　）　／Ｒ−・”（３）と
なるから、１＝ｉｌとすれば式（２）、　（３）より式
（４）が得られる。i=ΔQ/'T=C(VI Vt)/T
--(2)-If the voltages at both ends of the resistor R are V, V, respectively, as shown in Figure 4D, the current i flowing through the resistor R is i l = (VI - Vt) / R-.''(3), so if 1=il, equation (4) is obtained from equations (2) and (3).

Ｆｌ、＝Ｔ／Ｃ＝　１／　（ｆ　Ｃ）　　　　　　　　
　・・・・・・（４）即ち、スイッチトキャパシタによ
る等価抵抗の抵抗＠Ｒは、キャパシタＣの容量Ｃとスイ
ッチングの周期Ｔとの比で決定され、周期Ｔを変えるこ
とによりキャパシタＣの容量値を変えなくても等価抵抗
値几を自由に変化させることができる。但し式（４）で
ｆ＝１／Ｔはスイッチング周波数である。Fl, = T/C = 1/ (f C)
(4) That is, the equivalent resistance @R of the switched capacitor is determined by the ratio of the capacitance C of the capacitor C and the switching period T, and by changing the period T, the capacitance value of the capacitor C can be changed. The equivalent resistance value can be freely changed without changing the value. However, in equation (4), f=1/T is the switching frequency.

また、以上に述べたスイツチトキャパシタ回路は原理的
力ものであって、実際には寄生容量の影響を受けにくい
第４Ｅ図、第４Ｆ図に示すような回路が用いられる。但
しこれらの図で、クロックφはクロックφの反転される
ものを示す。Further, the above-described switched capacitor circuit is a theoretical one, and in practice, circuits such as those shown in FIGS. 4E and 4F, which are less susceptible to the influence of parasitic capacitance, are used. However, in these figures, the clock φ indicates an inverted version of the clock φ.

第５図は位相比較形保ｉ１Ｊレー（リアクタンスリレー
）の例を示すブロック図で、高調波除去用入力フィルタ
３、保護リレーに必要な特性角を得るための移相回路４
、本発明の対象としての、係数設定を行り棗定回路５、
加算増幅回路６，７、方形波変換回路９，１０．アント
ゲ−）１１゜１２、カウンタ１３’、１４，１５、ノア
ゲート１６、ＲＳツリツブフロップ１７，１８、アンド
ゲート１９、オアゲート２０から成っており、アントゲ
−）１１．１２より右の部分が位相角の判定部に相当す
る。系統からの電圧Ｖ１電流工を入力とし、加算増幅回
路６の出力ＩＺ−Ｖと同５の出力１北の位相の重り角が
９０’以上かどうかをこの判定部で判定するものである
。第６図はこのリアクタンスリレーの特性例を示すもの
である。Figure 5 is a block diagram showing an example of a phase comparison type I1J relay (reactance relay), including an input filter 3 for harmonic removal and a phase shift circuit 4 for obtaining the characteristic angle required for the protection relay.
, as a subject of the present invention, a coefficient setting circuit 5,
Addition amplifier circuits 6, 7, square wave conversion circuits 9, 10 . It consists of ant game) 11°12, counters 13', 14, 15, a NOR gate 16, an RS tree flop 17, 18, an AND gate 19, and an OR gate 20. The part to the right of the ant game) 11.12 determines the phase angle. corresponds to the section. This determining section receives the voltage V1 current from the system as an input, and determines whether the angle of weight between the output IZ-V of the summing amplifier circuit 6 and the phase of the output 1 north of the summing amplifier circuit 5 is 90' or more. FIG. 6 shows an example of the characteristics of this reactance relay.

以上は直接位相比較形の距離リレーの一種であるリアク
タンスリレーの例について述べたが、同じ直接位相比較
形の他の距離リレーについても簡単に述べておく。The above has described an example of a reactance relay, which is a type of direct phase comparison type distance relay, but other distance relays of the same direct phase comparison type will also be briefly described.

（１）モーリレーの場合 第５　図ノＤ路４　テＩ　Ｚ　−Ｖ　Ｉ　％　回Ｗｌｒ
　５　テＶ　ｐ　’に求め、アンドゲート１１，１２よ
り右側の位相角判定部でこれらのベクトル量の位相の重
なり角が９０’以上かどうかの判定を行う。(1) In the case of Morley relay, Figure 5, Route D 4
5 teV p ', and a phase angle determination unit on the right side of the AND gates 11 and 12 determines whether the overlapping angle of the phases of these vector quantities is 90' or more.

（２）木の葉形リレーの場合 モーリレーと同様にＩＺ−Ｖ、　　とＶＰを求め、位相
角判定部でこれらのベクトル量の位相の重なり角が１３
５°　以上かどうかの判定を行う。(2) In the case of a leaf-shaped relay, calculate IZ-V,
Determine whether the angle is 5° or more.

（３）オフセットモーリレーの場合 オフセットモーリレーの場合には、第５図の回路４　ｆ
Ｉ　Ｚｓ　−Ｖｔ　、回路５　”ｔ’Ｉ　Ｚｔ　−Ｖｔ
　ｔ−求め、位相角判定部でこれらのベクトル量の重な
り角が９０°以上かどうかの判定を行り。(3) In the case of an offset mow relay In the case of an offset mow relay, circuit 4 f in Fig. 5
I Zs −Vt, circuit 5 ”t'I Zt −Vt
t is determined, and a phase angle determination unit determines whether the overlapping angle of these vector quantities is 90° or more.

以上で説明した保護リレーのプち、スイツチトキャパシ
タ化の対象となるのは第５図の点線で囲んだところであ
り、整定回路５もむろんこの中に含まれている。第７図
はこの整定回路５を抵抗器を用いて構成した従来例を示
したもので、１０％ステップの係数設定用スイッチ８１
１１−８１゜。及びＩＬｓステップの係数設定用スイッ
チ８１〜Ｓ１゜を任意に選択し、それをオンすることに
より、１ｓステツプで係数設定を行えるようにしたもの
である。しかし、このような抵抗を用いた回路は前記し
たごとく集積回路化には適さず、また第７図の抵抗をそ
のまま第４Ａ図４第４Ｆ図で説明したスイッチトー＋ヤ
パシタ等価抵抗で置換するのみではビンネックの問題や
大きなキャパシタ比を実現しなければならない等の問題
があった。本発明はこのような問題点を解決するために
、第１図に示したような回路構成を用いる。同図におい
てスイッチトキャパシタ形減衰器１００は入力端子■１
を１／１０（一般には１／Ｋ）に減衰させる。スイッチ
トキャパクタ形減衰器２００は同１００の出力’ｉｌ／
１０ステップ（一般には１／Ｎステツプ）で可変減衰さ
せ、かつ入力■１を１／１０ステツ：７’　（一般１１
Ｃｕ　１　／Ｍステップ）で可変減衰させてこれらの出
力を加算するものである。The object of converting the protection relay described above into a switched capacitor is the area surrounded by the dotted line in FIG. 5, and the setting circuit 5 is of course included therein. FIG. 7 shows a conventional example in which the setting circuit 5 is configured using a resistor, in which a switch 81 for setting coefficients in 10% steps is used.
11-81°. By arbitrarily selecting and turning on the coefficient setting switches 81 to S1° of the ILs step, the coefficient setting can be performed in 1 s steps. However, as mentioned above, a circuit using such a resistor is not suitable for integration into an integrated circuit, and the resistor shown in Fig. 7 can simply be replaced with the switch toe + yapashita equivalent resistance explained in Fig. 4A, Fig. 4, and Fig. 4F. However, there were problems such as the bottle neck problem and the need to realize a large capacitor ratio. In order to solve these problems, the present invention uses a circuit configuration as shown in FIG. In the figure, the switched capacitor attenuator 100 has an input terminal ■1.
is attenuated to 1/10 (generally 1/K). The switched capacitor type attenuator 200 has an output 'il/ of the same 100.
Variable attenuation is performed in 10 steps (generally 1/N steps), and input ■1 is 1/10 step: 7' (generally 11
Cu 1 /M steps) to perform variable attenuation and add these outputs.

第２図はスイツチトキャパシタ形減衰器１００の実施例
であって、スイッチ１０１〜１１２はクロックφもしく
はそれを反転したクロックφのいずれかによってオンす
る。コンデンサＣ２へ入力ｖ１側から充電される時の極
性とオペアンプ１２０へ放電される時の極性は逆である
から人力ｖ１は極性反転されてオペアンプ１２０へ入力
され、オペアンプ１２０でま九反転されるから、入力■
１と出力ｖ０とは同じ極性の回路となる。そして出力電
圧Ｖ０は ｔ 鳩＝−■１ Ｃ３ で与えられるからＣ，＝１０Ｃ，とすると、入力電圧ｖ
１を１／１０にすることができる。なおキャパシタＣＩ
とこれに接続されるスイッチ群及びキャパシタＣ１とこ
れに接続されるスイッチ群をそれぞれ２個並列接続して
いるのは、オペアンプ１２０がオーブンループになるこ
とがないよりにし、かつその入力にも必らずどちらかの
キャパシタＣ１が接続されているようにするためである
。FIG. 2 shows an embodiment of a switched capacitor type attenuator 100, in which switches 101 to 112 are turned on by either a clock φ or an inverted clock φ. Since the polarity when charging the capacitor C2 from the input v1 side and the polarity when discharging to the operational amplifier 120 are opposite, the polarity of the human power v1 is reversed and input to the operational amplifier 120, and the polarity is reversed by the operational amplifier 120. , input■
1 and the output v0 form a circuit with the same polarity. And the output voltage V0 is given by t=-■1 C3, so if C,=10C, then the input voltage v
1 can be reduced to 1/10. Note that the capacitor CI
The reason why the operational amplifier 120 and the switch group connected to it, and the capacitor C1 and the switch group connected to it are connected in parallel is to prevent the operational amplifier 120 from becoming an oven loop, and also to prevent the operational amplifier 120 from forming an oven loop. This is to ensure that either capacitor C1 is connected.

すなわち、例えばスイッチ１０９，１１０に接続されて
いるキャパシタＣＩがクロックφでスイッチ１１０がオ
ン（スイッチ１０９オフ）し接地されても、スイッチ１
１１，１１２に接続されているキャパシタＣ１がクロッ
クφによりスイッチ１１１がオンし、オペアンプの帰還
ループにキャパシタＣ１が常に接続され、オペアンプは
オープンになることはない。逆にクロックφでスイッチ
１０９．１１２がオン（スイッチ１１０，１１１はオフ
）する場合には、スイッチ１０９，１１０に接続されて
いるキャパシタＣＩがオペアンプの帰還ループに接続さ
れる。That is, for example, even if the capacitor CI connected to the switches 109 and 110 is grounded by the clock φ and the switch 110 is turned on (switch 109 is turned off), the switch 1
The switch 111 of the capacitor C1 connected to the capacitors 11 and 112 is turned on by the clock φ, and the capacitor C1 is always connected to the feedback loop of the operational amplifier, so that the operational amplifier is never open. Conversely, when the switches 109 and 112 are turned on (the switches 110 and 111 are turned off) by the clock φ, the capacitors CI connected to the switches 109 and 110 are connected to the feedback loop of the operational amplifier.

第３図はスイッチトキャパシタ形減衰器２００の実施例
を示すもので、入力は第１図の入力電圧Ｖ、と第２図の
減衰器１００の出力ｖ０でめる。FIG. 3 shows an embodiment of a switched capacitor type attenuator 200, the inputs of which are the input voltage V of FIG. 1 and the output v0 of the attenuator 100 of FIG. 2.

キャパシタＣ１００ｅ　Ｃ１０””Ｃ４０及びＣＩｌ〜
ＣＩ４に接続されるスイッチ群がそれぞれ並列接続され
ているのは、第２図で述べたことと全く同様の理由によ
るものである。との回路を図示したクロックφ及びφで
スイッチングすると、出力電圧ｖ、は次式で表わされる
。Capacitor C100e C10””C40 and CIl~
The reason why the switch groups connected to CI4 are connected in parallel is exactly the same as that described in FIG. 2. When the circuit is switched using the illustrated clocks φ and φ, the output voltage v is expressed by the following equation.

ここで、 Ｃｔｏ＝　Ｃ＋＋＝（１／ｉｏ　）Ｃｒｏ。here, Cto=C++=(1/io)Cro.

Ｃｍ　ｏ　＝Ｃ目＝（２／１０）Ｃｔａ。Cm　　　=Cth=(2/10)Cta.

Ｃｍ　ｏ　＝Ｃｔ　ｓ　＝　（３／　１０　）　Ｃｔａ
。Cm o = Ct s = (3/10) Cta
.

Ｃ４ｏ　＝Ｃｒ　ａ　＝（４／１０）Ｃｔａ。C4o=Cra=(4/10)Cta.

とおき、図示したように、ｃｔｏ〜Ｃ４゜及びＣ１〜Ｃ
４′ｔ−外部よりの選択信号人〜Ｄ及びａ　−ｙ　ｄで
独立に重複も許して選択できるようにすると、入力ｖ１
を１０１ステツプで任意に減衰させた電圧と入力Ｖ。冨
（１／１０）Ｖ、を１０チステツプで任意に減衰させた
電圧との和が出力Ｖ、となるから、結局出力Ｖ、として
は第１図の入力Ｖ、の１チル１００％の値を１−ステッ
プで任意に設定可能である。しかも、第２図、第３図の
説明から明らかなように必要なΦヤパシタの容量比は高
々１／１０であり、キャパシタの個数も少くてよいから
、モノリシックＩＣ化が容易でおる。更に係。As shown in the figure, cto~C4° and C1~C
4't - Selection signal from outside ~D and a -y If d can be selected independently and overlapped, input v1
The voltage and input V are arbitrarily attenuated in 101 steps. Since the output V is the sum of the voltage obtained by arbitrarily attenuating the voltage (1/10) V in 10 steps, the output V is the value of 100% of the input V in Figure 1. It can be set arbitrarily in 1-step. Furthermore, as is clear from the explanation of FIGS. 2 and 3, the required capacitance ratio of the Φ capacitor is at most 1/10, and the number of capacitors may be small, making it easy to form a monolithic IC. Further information.

数設定（出力ｖｔの何−にするか）のための制御信号線
も信号人〜Ｄ及びａ　％　ｄの８本でよくこれも従来の
第７図の場合の２０本に比べて大幅に少くピンネックの
問題も解決される。There are only 8 control signal lines for setting the number (what to set for the output VT) for the signal line ~D and a%d, which is also significantly less than the 20 lines in the conventional case of Fig. 7. The pin neck problem is also solved.

なお、本発明は第５図に示した直接位相比較形保護リレ
ーに限らず、例えば単入力の大きさを判定する保護リレ
ー等の整定回路にも適用できることは言うまでもない。It goes without saying that the present invention is applicable not only to the direct phase comparison type protective relay shown in FIG. 5, but also to a setting circuit such as a protective relay that determines the magnitude of a single input, for example.

〔発明の効果〕〔Effect of the invention〕

以上の説明から明らかなように、本発明によれば、キャ
パシタの容量比が最大でも１０以上であるので、高精度
な係数設定ができると共にチップ面積も小さくできると
いう効果があり、また係数設定のための選択用信号線が
少くてよいからＩＣ化時のビンネックの問題が解決でき
るという効果がある。As is clear from the above description, according to the present invention, since the capacitance ratio of the capacitor is at most 10 or more, it is possible to set coefficients with high precision and reduce the chip area. Since only a few selection signal lines are required, the problem of bottle necks when integrated into an IC can be solved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の回路の全体構成を示すブロック図、第
２図及び第３図は本発明の一実施例を示す図、第４Ａ図
〜第４Ｆ図はスイッチトキャパシタ等価抵抗の説明図、
第５図は位相比較形保護リレーのブロック構成図、第６
図はリアクタンスリレーの特性例を示す図、第７図は従
来の整定回路を示す図である。 １００．２００・・・スイッチトキャパシタ形減衰器、
ｃ、　Ｉ、　Ｃ２ｓ　ｃｔｔ　Ａ′ＣＩ４　＊　ｃ、　
ｏ　２Ｃ，ｏ　ｔ　Ｃ１００゜来１図 鳥２図 罹１１髪反戦 杢３図 高４図 （ｃ＞　　　　　　　　　（Ｄ） ＣＦ） 一１２ζ− ニーー岨Ｑ 〉　　　　←FIG. 1 is a block diagram showing the overall configuration of the circuit of the present invention, FIGS. 2 and 3 are diagrams showing an embodiment of the present invention, FIGS. 4A to 4F are explanatory diagrams of switched capacitor equivalent resistance,
Figure 5 is a block diagram of the phase comparison type protective relay, Figure 6
The figure shows an example of the characteristics of a reactance relay, and FIG. 7 is a diagram showing a conventional setting circuit. 100.200...Switched capacitor type attenuator,
c, I, C2s ctt A'CI4 * c,
o 2C, o t C100゜1 figure bird 2 figure affected 11 hair anti-war heather 3 figure high 4 figure (c> (D) CF) 112ζ- Nii Q 〉 ←

Claims (1)

【特許請求の範囲】[Claims] １、入力電圧を１／Ｋ倍に減衰させる第１のスイッチト
キャパシタ形減衰器と、上記入力電圧を１／Ｍ倍ステッ
プで減衰させかつその減衰率が外部より可変設定可能な
第２のスイッチトキャパシタ形減衰器と、上記第１のス
イッチトキャパシタ形減衰器の出力電圧を１／Ｎ倍ステ
ップで減衰させかつその減衰率が外部より可変設定可能
な第３のスイッチトキャパシタ形減衰器と、上記第２及
び第３のスイッチトキャパシタ形減衰器の出力の和を求
めて出力電圧とする加算回路とを備えるとともに、上記
第２及び第３のスイッチトキャパシタ形減衰器の等価入
力抵抗を構成する複数個のキャパシタの任意個数を同時
に選択して並列接続可能とすることにより当該減衰器の
減衰率を設定できるように構成したことを特徴とする保
護リレーの整定回路。1. A first switched capacitor type attenuator that attenuates the input voltage by 1/K times, and a second switched capacitor that attenuates the input voltage in steps of 1/M times and whose attenuation rate can be variably set from the outside. a third switched-capacitor attenuator that attenuates the output voltage of the first switched-capacitor attenuator in steps of 1/N and whose attenuation rate can be variably set from the outside; and a summing circuit that calculates the sum of the outputs of the third switched capacitor type attenuator to obtain an output voltage, and a plurality of capacitors forming an equivalent input resistance of the second and third switched capacitor type attenuators. 1. A protection relay setting circuit characterized in that the attenuation rate of the attenuator can be set by selecting any number of attenuators simultaneously and connecting them in parallel.