JPS61131057A - Serial i/o system - Google Patents
Serial i/o systemInfo
- Publication number
- JPS61131057A JPS61131057A JP59251533A JP25153384A JPS61131057A JP S61131057 A JPS61131057 A JP S61131057A JP 59251533 A JP59251533 A JP 59251533A JP 25153384 A JP25153384 A JP 25153384A JP S61131057 A JPS61131057 A JP S61131057A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- serial
- data
- line
- control function
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、自動車電話端局装置を含む、小型携帯が要求
される端末装置の装置構成ユニット間のインターフェー
ス方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an interface system between device constituent units of a terminal device, including a car telephone terminal device, which is required to be small and portable.
〔従来の技術及び発明が解決しようとする問題点〕従来
、この種のインターフェースとしてシリアルインターフ
ェースが使われているが、その実現方式としてＲ８２３
２Ｃのような標準インターフェースを用いる場合と、マ
イクロプロセッサの汎用１／Ｏポートヲ介してアルゴリ
ズムをソフトウェアで行なう場合がある。前者はマイク
ロプロセッサで制御するためのソフトウェアの増加は少
ないが、標準インターフェース用として用意された汎用
ＬＳＩを必要とするためハード量の増加はまぬがれない
所であった。後者は装置構成ユニットの機能動作のため
に用意されたＩ／Ｏポートの未使用ポートを使ってシリ
アルインターフェースを行なうため。[Prior art and problems to be solved by the invention] Conventionally, a serial interface has been used as this type of interface, but R823 is the implementation method.
A standard interface such as 2C may be used, or the algorithm may be implemented in software through a general purpose 1/O port of a microprocessor. In the former case, the amount of software required for control by a microprocessor is small, but since it requires a general-purpose LSI prepared for a standard interface, an increase in the amount of hardware is unavoidable. The latter is for performing a serial interface using an unused I/O port prepared for functional operation of the device configuration unit.
ハード量の増加はないが、ソフトウェアの負荷が大キク
、高速でのシリアルインターフェースが実現困難でしば
しば動作速度の点で問題となることがあった。Although there was no increase in the amount of hardware, the software load was heavy, and it was difficult to implement a high-speed serial interface, which often caused problems in terms of operating speed.
最近、装置の小型化、携帯化の要求が高まるにつれてそ
の要求を満足するためには、ハード、ソフトともに現状
より極めて小さくすることが急務であり、それに適した
シリアルインターフェースが待ち望まれていた。Recently, as the demand for smaller and more portable devices has increased, in order to meet these demands, it is urgently necessary to make both the hardware and software much smaller than the current size, and a serial interface suitable for this has been eagerly awaited.
本発明の目的は、このような小型、携帯機器のインター
フェースとしての要求を十分満足するシリアルインター
フェース方式（即ちシリアルｒ／Ｏ方式）を提供するこ
とにある。An object of the present invention is to provide a serial interface method (ie, a serial r/O method) that fully satisfies the requirements for an interface for such small and portable devices.
本発明は、ハードウェア及びソフトウェアの双方が最も
小さくかつ高速で動作可能なシリアルインターフェース
を実現するため、最近、マイクロプロセッサに内蔵され
るようになったマルチＣＰＵのためのクロック、データ
入力、データ出力のシリアルＩｈ線を使うことを第１の
手段とし、さらにインターフェースとして前記シリアル
Ｉ／Ｏ線に加えて制御線を１本付加してシリアルＩ／Ｏ
線の制御機能をもつプログラムをマイクロプロセッサの
１つに搭載することにより、シリアルインターフェース
のバス化を可能にし、同じインターフェース線上に複数
のマイクロプロセッサを接続できるようにしたため、信
号線数を従来のシリアルインターフェースのように１対
１で用意する必要がなくなり、１対多又は多対多の接続
を可能にし、拡張性をもたせることができる。The present invention provides clocks, data inputs, and data outputs for multiple CPUs that have recently been built into microprocessors, in order to realize a serial interface that can operate at high speed and with the smallest hardware and software components. The first method is to use the serial Ih line of the
By installing a program with a line control function in one of the microprocessors, it is possible to convert the serial interface into a bus, and multiple microprocessors can be connected on the same interface line, reducing the number of signal lines compared to the conventional serial interface. Unlike interfaces, it is no longer necessary to prepare one-to-one connections, and one-to-many or many-to-many connections can be made, allowing for expandability.
また制御機能を有するマイクロプロセッサからシリアル
Ｉｈ線のうちのクロックを出力し、他のマイクロプロセ
ッサはこのクロックに同期してデータの入出力を行なう
ためアルゴリズムが簡単で高速動作に対し十分信頼性を
保証できるシリアルインターフェース方式（即ちシリア
ルＩ／Ｏ方式）である。In addition, the microprocessor with the control function outputs the clock on the serial Ih line, and other microprocessors input and output data in synchronization with this clock, so the algorithm is simple and ensures sufficient reliability for high-speed operation. This is a serial interface method (that is, a serial I/O method) that can be used.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の実施例によるシリアルインターフェー
スの構成を示すもので、１は制御機能を有するマイクロ
プロセッサであり、２及び３は本発明のシリアルインタ
ーフェースを使用するマイクロプロセッサであり、それ
ぞれ設計された機能処理を行ない、必要なデータの入出
力をシリアルインターフェースを通して行なう。４〜７
は上記マイクロプロセッサ１〜３を結ぶシリアルＩ／Ｏ
線でおる。４はマイクロプロセッサ１から見てシリアル
入力データ線であり、プロセッサ２及び３から見ればシ
リアル出力データ線となる。５はマイクロプロセッサ１
から見てシリアル出力データ線テアリ、マイクロプロセ
ッサ２及び３から見れば １シリアル入力データ線と
なっている。６は前記シリアルデータ線４及び５によっ
て送受されるデータのための同期クロック線であり、こ
の同期クロックはマイクロプロセッサ１が出力し、マイ
クロプロセッサ２及び３は入力信号として扱う。このク
ロックに同期してシリアルデータ線４及び５に送受され
るデータを処理するものとする。７はマイクロプロセッ
サ２及び３がシリアルデータの出力を行ないたい時にそ
の出力信号でこの信号線をアクティブにし、制御機能を
もつマイクロプロセッサｌにシリアルデータ出力のため
の制御要求を通知する制御線である。FIG. 1 shows the configuration of a serial interface according to an embodiment of the present invention. 1 is a microprocessor having a control function, and 2 and 3 are microprocessors that use the serial interface of the present invention, each of which is designed It performs functional processing and inputs and outputs necessary data through the serial interface. 4-7
is the serial I/O that connects the microprocessors 1 to 3 above.
I'll take the line. 4 is a serial input data line when viewed from the microprocessor 1, and is a serial output data line when viewed from the processors 2 and 3. 5 is microprocessor 1
When viewed from the microprocessors 2 and 3, it becomes a serial output data line. Reference numeral 6 denotes a synchronous clock line for data transmitted and received by the serial data lines 4 and 5. This synchronous clock is outputted by the microprocessor 1 and treated as an input signal by the microprocessors 2 and 3. It is assumed that data transmitted and received on the serial data lines 4 and 5 is processed in synchronization with this clock. 7 is a control line that activates this signal line with its output signal when the microprocessors 2 and 3 want to output serial data, and notifies the microprocessor 1, which has a control function, of a control request for serial data output. .
第１図よりわかるように、マイクロプロセッサノ増設ａ
、マイクロプロセッサ２又は３に内蔵されているシリ
アルインターフェースのためのソフトウェアと同じソフ
トウェアを持つマイクロプロセッサを７リアルＩ／Ｏ線
４〜７に接続することにより、簡単に行なうことができ
る。As can be seen from Figure 1, microprocessor expansion a
This can be easily done by connecting a microprocessor having the same software as the serial interface software built into the microprocessor 2 or 3 to the 7 real I/O lines 4-7.
次に、第２図のタイミングチャートを用いて。Next, using the timing chart in FIG.
第１図のシリアルＩ／Ｏ線４〜７の動作を説明する。The operation of serial I/O lines 4 to 7 in FIG. 1 will be explained.
なお、シリアル入力データ線４の信号をＳＩ、シリアル
出力データ線５の信号をＳＯ１同期クロック線６の信号
をＳＣＫ 、制御線７の信号をＲＥＱとして以下説明を
するものとする。また、第１図の実施例において、マイ
クロプロセッサは最大で１６個接続可能で、マイクロプ
ロセッサ間のシリアルデータ転送バイト数は最大１６バ
イトであるとして説明を行なう。The following description will be made assuming that the signal on the serial input data line 4 is SI, the signal on the serial output data line 5 is SO1, the signal on the synchronous clock line 6 is SCK, and the signal on the control line 7 is REQ. Further, in the embodiment shown in FIG. 1, a maximum of 16 microprocessors can be connected, and the explanation will be given assuming that the maximum number of bytes of serial data transfer between microprocessors is 16 bytes.
第２図において、シリアル出力データＳＯは８ビツトを
１フレームとして行なう場合を示しておシ、同期クロッ
クＳＣＫはその立上シボインドでシリアル出力データＳ
Ｏをサンプリングすればよいようなタイミングで８個送
出される。第２図は。In Fig. 2, the serial output data SO is performed as one frame of 8 bits, and the synchronous clock SCK is the serial output data S at its rising edge.
Eight pieces are sent out at such a timing that it is only necessary to sample O. Figure 2 is.
制御機能を有するマイクロプロセッサ１よりマイクロプ
ロセッサ２又は３にデータを転送する場合を示しており
、この場合に制御線ＲＥＱはインアクティブのままであ
り、シリアル入力データＳＩにはデータ信号は発生しな
い。データの転送はシリアル出力データＳＯによりマイ
クロプロセッサ２及び３０両方に送出される。マイクロ
プロセッサ２及び３はシリアル出力データＳＯを常時受
信しているが１次に示す制御アルゴリズムにより自分に
必要なデータ信号かを判断して内部に取り込むかどうか
を判断するものである。即ち、転送手順゛としては、マ
イクロプロセッサ１よシ最初のフレームで送出される８
ビツトデータは、転送先のＩＤ番号８と転送バイト数９
を内容とするもので２本実施例では８及び９はそれぞれ
４ビツトずつとしである。続くフレームより、最初のフ
レームで示したデータ数のデータをシリアル出力データ
ＳＯとして同期クロックＳＣＫにより送出する。この送
出データを第２図の／Ｏに示す。送出データを複数のプ
ロセッサに対して送出する場合は１以上の動作を必要な
回数〈シかえず。また、接続されているマイクロプロセ
ッサすべてに対して同じデータ信号を送出する場合は第
１フレームに送出するＩＤ番号９にあらかじめ、その内
容の番号を割り振っておくことにより１行なうことがで
きる。A case is shown in which data is transferred from a microprocessor 1 having a control function to a microprocessor 2 or 3. In this case, the control line REQ remains inactive and no data signal is generated in the serial input data SI. Data transfers are sent to both microprocessors 2 and 30 via serial output data SO. The microprocessors 2 and 3 constantly receive the serial output data SO, and use the control algorithm shown below to determine whether the data signal is necessary for them and whether or not to incorporate it into the microprocessors 2 and 3. That is, as a transfer procedure, the microprocessor 1 sends the 8
The bit data includes the transfer destination ID number 8 and the number of transferred bytes 9.
In this embodiment, 8 and 9 each have 4 bits. From the next frame, the number of data indicated in the first frame is sent out as serial output data SO using the synchronous clock SCK. This sent data is shown at /O in FIG. When sending data to multiple processors, perform one or more operations as many times as necessary. Further, when sending the same data signal to all connected microprocessors, this can be done by assigning in advance a number corresponding to the contents of the ID number 9 to be sent in the first frame.
次に、マイクロプロセッサ３より、制御機能を有するマ
イクロプロセッサ１にデータを送出する場合のアルゴリ
ズムを、第３図のタイミングチャートを用いて説明する
。第３図において、マイクロプロセッサ３はデータの送
出要求として制御線ＲＥＱをアクティブにすると、制御
機能を有するマイクロプロセッサ１はこれを認識し、デ
ータ送出要求がどのマイクロプロセッサからあがってい
るかをポーリングするため、まず、シリアルデータ出力
Ｓｏにマイクロプロセッサ２に対して送出要求確認信号
１１を送出する。最初にマイクロプロセッサ２に対して
信号１１を送出するのはＩＤ番号がマイクロプロセッサ
３よりも若いからである。Next, an algorithm for sending data from the microprocessor 3 to the microprocessor 1 having a control function will be explained using the timing chart of FIG. In FIG. 3, when the microprocessor 3 activates the control line REQ as a request to send data, the microprocessor 1, which has a control function, recognizes this and polls to see which microprocessor is issuing the data send request. , First, a send request confirmation signal 11 is sent to the microprocessor 2 to the serial data output So. The reason why the signal 11 is sent to the microprocessor 2 first is because its ID number is younger than that of the microprocessor 3.
送出確認信号１１を送出した後、同期クロックＳＣＫを
８ピツト送出することで、七のＩＤ番号のマイクロプロ
セッサがシリアル入力データＳＩに送出要求を出してい
るかどうかを調べる。第３図、においては、マイクロプ
ロセッサ２は送出要求がなく、同期クロックＳＣＫに同
期してシリアル入力データＳＩにデータを出力しないた
め、制御機能を有するマイクロプロセッサ１はマイクロ
プロセッサ２から送出要求が出ていないことを認識でき
）る。つづいて、マイクロプロセッサ１はマイクロ
プロセッサ３に対して送出要求確認信号１２ｔ−同様に
送出し、続いて同期クロックＳＣＫを８ビツト送出する
。この場合、マイクロプロセッサ３は送出要求があるの
でシリアル入力データＳＩに送出要求信号１３を出力す
る。送出要求信号１３には。After sending out the sending confirmation signal 11, it is checked whether the microprocessor with the ID number 7 has issued a sending request for the serial input data SI by sending out 8 pits of the synchronous clock SCK. In FIG. 3, the microprocessor 2 does not receive a transmission request and does not output data to the serial input data SI in synchronization with the synchronous clock SCK. ). Subsequently, the microprocessor 1 similarly sends out a sending request confirmation signal 12t to the microprocessor 3, and then sends out an 8-bit synchronized clock SCK. In this case, since there is a transmission request, the microprocessor 3 outputs the transmission request signal 13 to the serial input data SI. For the transmission request signal 13.
マイクロプロセッサ３のＩＤ番号と送出バイト数が内容
として含まれているため、マイクロプロセッサ１は同期
クロックＳＣＫを送出してそのバイト数だけマイクロノ
ロセッサ３よりの送出データを受信する。マイクロプロ
セッサ３はデータの送出が完了すると、制御線ＲＥＱを
インアクティブにし。Since the ID number of the microprocessor 3 and the number of bytes to be sent are included as contents, the microprocessor 1 sends out the synchronous clock SCK and receives the data sent from the microprocessor 3 by the number of bytes. When the microprocessor 3 completes sending the data, it makes the control line REQ inactive.
送出が終了したことを他のマイクロプロセッサに通知し
て送出アルゴリズムを終了する。制御機能ヲ有スるマイ
クロプロセッサ１は上記のようにして接続されている。The sending algorithm is terminated by notifying other microprocessors that the sending has ended. The microprocessor 1 with control functions is connected in the manner described above.
複数のマイクロプロセッサからの送出データを受信する
ことができるので、１対多の接続が可能である。One-to-many connections are possible since data sent from multiple microprocessors can be received.
次に別の実施例としてマイクロプロセッサ２よりマイク
ロプロセッサ３にデータを送出する場合について第４図
を参照して説明する。まず、マイクロプロセッサ２は第
３図において説明したのと同様に制御線ＲＥＱをアクテ
ィブてし、送出要求をフィクロプロセッサ１に通知する
。マイクロプロセッサ１はポーリングを開始し、マイク
ロプロセッサ２に対する送出要求確認信号１４を送出す
る。Next, as another embodiment, a case where data is sent from the microprocessor 2 to the microprocessor 3 will be described with reference to FIG. First, the microprocessor 2 activates the control line REQ in the same manner as described in FIG. 3, and notifies the microprocessor 1 of a sending request. The microprocessor 1 starts polling and sends a send request confirmation signal 14 to the microprocessor 2.
マイクロプロセッサ２はこれに応えて送出要求信号１５
をシリアル入力データＳＩに送出するため。In response, the microprocessor 2 sends a sending request signal 15.
to send to serial input data SI.
マイクロプロセッサ１はマイクロプロセッサ２より送出
要求があることを認識できる。さらに送出要求信号１５
には、フィクロプロセッサ２のＩＤ番号とマイクロプロ
セッサ３のＩＤ番号を含むことから、マイクロプロセッ
サ２よシマイクロプロセッサ３に対してデータの転送が
必要なことも同時に認識できる。つづいてマイクロプロ
セッサ１とマイクロプロセッサ２は連動してシリアルＩ
／Ｏ線のうちシリアル入力データＳＩとシリアル出力デ
ータＳＯの切換え動作を行なう。すなわち、今まで、制
御機能を有するマイクロプロセッサ１が出力し、マイク
ロプロセッサ２及び３が入力として使っていたシリアル
出力データＳＯ線を、マイクロプロセッサ２が出力とし
て使用でき、マイクロプロセッサ１及び３が入力として
使用できるように、また切換えが行なわれると同時に、
マイクロプロセッサ１が入力として使い、マイクロプロ
セッサ２及び３が出力として使っていたシリアル入力デ
ータＳＩ線を、マイクロプロセッサ２が入力して使用で
き、マイクロプロセッサ１及び３が出力として使用でき
るように切換えが行なわれる。Microprocessor 1 can recognize that there is a sending request from microprocessor 2. Furthermore, transmission request signal 15
contains the ID number of the microprocessor 2 and the microprocessor 3, so it can be recognized at the same time that data needs to be transferred from the microprocessor 2 to the microprocessor 3. Next, microprocessor 1 and microprocessor 2 are linked to serial I
Performs switching operation between serial input data SI and serial output data SO of the /O line. In other words, the serial output data SO line, which was previously output by microprocessor 1 with a control function and used as input by microprocessors 2 and 3, can now be used by microprocessor 2 as an output, and microprocessor 1 and 3 can use it as input. so that it can be used as
The serial input data SI line, which microprocessor 1 used as an input and microprocessors 2 and 3 used as output, can be switched so that microprocessor 2 can input and use it, and microprocessors 1 and 3 can use it as output. It is done.
その後、マイクロプロセッサ１より同期クロックＳＣＫ
を８ビツト送出した際、マイクロプロセッサ２はシリア
ル出力データＳＯに送出先のＩＤ番号と送出バイト数を
内容とする信号１６を送出することで。After that, the microprocessor 1 uses the synchronous clock SCK.
When the microprocessor 2 sends 8 bits of data, the microprocessor 2 sends a signal 16 containing the ID number of the destination and the number of bytes to be sent to the serial output data SO.
マイクロプロセッサ３に対してデータの受信を行なわせ
ることを可能にする。マイクロプロセッサ１はシリアル
Ｉ／Ｏ線の切換えによシ上記信号１６の送出先ＩＤ番号
と送出バイト数を認識できるので、そのバイト数分の同
期クロックＳＣＫを送出し。This allows the microprocessor 3 to receive data. Since the microprocessor 1 can recognize the destination ID number and the number of bytes to be sent of the signal 16 by switching the serial I/O line, it sends out synchronous clocks SCK corresponding to the number of bytes.
マイクロプロセッサ２よりマイクロプロセッサ３にデー
タの転送を行なわせた後、マイクロプロセッサ２が送出
を終了し、シリアルＩ／Ｏ線のＳＩ及びＳＯをもとの状
態に切換え、制御線ＲＥＱをインアクティブに戻したの
を確認して、シリアル■ん線のＳＩ及びＳＯをもとに切
換えてシーケンスを完了する。上記第４図で示したアル
ゴリズムは第３図で説明したものに比べて多少異なって
はいるが、この場合は全く同一のハード構成であシなが
ら、制御機能をもたないマイクロプロセッサ同志のデー
タ転送をも可能にすることから、多対多の接続も実現で
きるものである。After microprocessor 2 transfers data to microprocessor 3, microprocessor 2 finishes sending data, switches serial I/O lines SI and SO to their original states, and makes control line REQ inactive. After confirming that it has been returned, the sequence is completed by switching based on the SI and SO of the serial line. Although the algorithm shown in Fig. 4 above is slightly different from the one explained in Fig. 3, in this case, although the hardware configuration is exactly the same, the data is transmitted by microprocessors that do not have control functions. Since transfer is also possible, many-to-many connections can also be realized.
以上説明したように本発明では、マイクロプロセッサに
内蔵されているマルチＣＰＵ方式のためのシリアルＩ／
Ｏ線に加え、制御線を１本追加することにヨリ、シリア
ルインターフェースのバス化を可能にし、ハード、ソフ
トウェアの最も少ないかつ拡張性のあるシリアルインタ
ーフェースを実現できるものである。As explained above, the present invention provides serial I/O for the multi-CPU system built into a microprocessor.
By adding one control line in addition to the O line, it is possible to convert the serial interface into a bus, thereby realizing an extensible serial interface with the least amount of hardware and software.
第１図は本発明の一実施例を部分的に示したブロック図
、第２図は第１図に示したシリアルＩ／Ｏ線の使用例を
示すタイミングチャート、第３図は第１図に示したシリ
アルＩ／Ｏ線の別の使用例を示すタイミングチャート、
第４図は第１図に示したシリアルＩ／Ｏ線の更に別の使
用例を示すタイミングチャートである。
１・・・制御機能を有するマイクロプロセッサ。
２・・・シリアルＩ／Ｏ線に接続されたマイクロプロセ
ッサ（１）、３・・・シリアルＩ／Ｏ線に接続されたマ
イクロプロセッサ（２） 、 ４・・・シリアル入力デ
ータ線。
５・・・シリアル出力データ線、６・・・同期クロック
線。
７・・・制御線、８・・・シリアル出力データ中のＩＤ
番号を示す４ビツト、９・・・シリアル出力データ中の
送出バイト数を示す４ビツト、／Ｏ・・・シリアル出力
データを使って転送されるデータ、１１・・・送出要求
確認信号（１） 、 １２・・・送出要求確認信号（２
）。
１３・・・送出要求信号、１４・・・送出要求確認信号
。
１５・・・送出要求信号、１６・・・送出先のＩＤ番号
と送出バイト数を含むシリアル出力データ。
第１図
第２図
ＲＥＱ□FIG. 1 is a block diagram partially showing an embodiment of the present invention, FIG. 2 is a timing chart showing an example of how the serial I/O line shown in FIG. 1 is used, and FIG. 3 is similar to FIG. a timing chart showing another usage example of the serial I/O line shown;
FIG. 4 is a timing chart showing yet another usage example of the serial I/O line shown in FIG. 1. 1...Microprocessor with control function. 2... Microprocessor (1) connected to the serial I/O line, 3... Microprocessor (2) connected to the serial I/O line, 4... Serial input data line. 5... Serial output data line, 6... Synchronous clock line. 7...Control line, 8...ID in serial output data
4 bits indicating the number, 9...4 bits indicating the number of bytes to be sent in the serial output data, /O...data transferred using the serial output data, 11...transmission request confirmation signal (1) , 12... Sending request confirmation signal (2
). 13... Transmission request signal, 14... Transmission request confirmation signal. 15... Send request signal, 16... Serial output data including the ID number of the destination and the number of bytes to be sent. Figure 1 Figure 2 REQ□
Claims (1)
構成におけるマルチＣＰＵシステムのためのシリアルイ
ンターフェースにおいて、クロック、データ入力、デー
タ出力のシリアルＩ／Ｏ線を用いる前記マルチＣＰＵの
プロセッサのうちの１つに、シリアルＩ／Ｏ線を制御す
るためのプログラムを搭載し、さらに前記シリアルＩ／
Ｏ線に加え、制御を行なうための制御線を追加すること
により、該制御線と前記制御機能を有するマイクロプロ
セッサとによって前記シリアルＩ／Ｏ線をバス化して共
用することを可能にするとともに、前記制御機能を有す
るマイクロプロセッサ以外のシリアルインターフェース
で接続された複数のマイクロプロセッサは、データの受
信を常時行ない、データの送信の際は前記制御線をアク
ティブにすることにより、前記制御機能を有するマイク
ロプロセッサに送信の要求を通知して前記制御機能を有
するマイクロプロセッサに、シリアルインターフェース
の制御を行なわせた後にデータの送信を行なうことによ
りシリアルインターフェースをバス化して使用すること
を特徴とするシリアルＩ／Ｏ方式。 ２、前記シリアルＩ／Ｏ線のうち、クロックは前記制御
機能を有するマイクロプロセッサが出力し、他のマイク
ロプロセッサは入力として扱い、前記シリアルＩ／Ｏ線
へのデータ入力、データ出力はクロックに同期して行な
う特許請求の範囲第１項記載のシリアルＩ／Ｏ方式。 ３、前記制御機能を有するマイクロプロセッサ以外のマ
イクロプロセッサから、前記制御機能を有するマイクロ
プロセッサにデータの送出をする場合、前記制御線をア
クティブにして送出要求のあることを前記制御機能を有
するマイクロプロセッサに通知し、前記制御機能を有す
るマイクロプロセッサより、前記シリアルＩ／Ｏ線に接
続されている複数のマイクロプロセッサに割りふられた
ＩＤ番号を含むポーリングデータを送出させ、前記制御
線をアクティブにしたマイクロプロセッサは自分に対す
るポーリングデータを受信した時に、その応答として自
分のＩＤ番号と送出データ数を含む応答信号を送出する
ことにより、前記制御機能を有するマイクロプロセッサ
に前記制御線をアクティブにしたマイクロプロセッサの
ＩＤ番号と送出データ数を認識させるとともに、前記制
御機能を有するマイクロプロセッサは送出データ数に相
当するクロックを送出して前記送出要求を発生したマイ
クロプロセッサからの送出データの受信を行なう特許請
求の範囲第１項又は第２項記載のシリアルＩ／Ｏ方式。 ４、前記制御機能を有するマイクロプロセッサ以外のマ
イクロプロセッサ間においてデータの転送を行なう場合
、送出要求のあるマイクロプロセッサは前記制御線をア
クティブにし、前記制御機能を有するマイクロプロセッ
サに送出要求のあることを通知し、前記制御機能を有す
るマイクロプロセッサより、前記シリアルＩ／Ｏ線に接
続された複数のマイクロプロセッサに割りふられたＩＤ
番号を含むポーリングデータを送出させ、前記制御線を
アクティブにしたマイクロプロセッサは自分に対するポ
ーリングデータを受信した時に、その応答として自分の
ＩＤ番号とデータ転送先のマイクロプロセッサのＩＤ番
号を含む応答信号を送出することにより、前記制御機能
を有するマイクロプロセッサに前記制御線をアクティブ
にしたマイクロプロセッサのＩＤ番号とデータ転送先の
マイクロプロセッサのＩＤ番号を認識させるとともに、
シリアルＩ／Ｏ線の制御を、前記制御機能を有するマイ
クロプロセッサから前記制御線をアクティブにしたマイ
クロプロセッサに移させ、前記制御線をアクティブにし
たマイクロプロセッサはデータ転送先のＩＤ番号と送出
データ数を含む送出要求信号を送出し転送先のマイクロ
プロセッサに知らせるとともに、前記制御機能を有する
マイクロプロセッサにも上記送出要求信号を受信させ、
データ転送に必要なクロックを供給させてデータの転送
を行なう特許請求の範囲第１項又は第２項記載のシリア
ルＩ／Ｏ方式。[Claims] 1. In a serial interface for a multi-CPU system in a device configuration of a terminal device having a plurality of microprocessors, the multi-CPU processor uses serial I/O lines for clock, data input, and data output. One of them is loaded with a program to control the serial I/O line, and one of the
By adding a control line for controlling in addition to the O line, the serial I/O line can be made into a bus and shared by the control line and the microprocessor having the control function, and A plurality of microprocessors connected by a serial interface other than the microprocessor having the control function constantly receive data, and when transmitting data, activate the control line to connect the microprocessor to the microprocessor having the control function. The serial interface is characterized in that the serial interface is used as a bus by notifying a processor of a transmission request and causing the microprocessor having the control function to control the serial interface, and then transmitting data. O method. 2. Among the serial I/O lines, the clock is output by the microprocessor having the control function, other microprocessors treat it as an input, and data input and output to the serial I/O lines are synchronized with the clock. A serial I/O method according to claim 1, which is carried out by: 3. When sending data from a microprocessor other than the microprocessor with the control function to the microprocessor with the control function, the microprocessor with the control function activates the control line to indicate that there is a request for transmission. and causing the microprocessor having the control function to send polling data including ID numbers assigned to the plurality of microprocessors connected to the serial I/O line, thereby activating the control line. When the microprocessor receives polling data for itself, the microprocessor activates the control line to the microprocessor having the control function by sending out a response signal including its own ID number and the number of data to be sent as a response. The microprocessor having the control function receives the transmitted data from the microprocessor that has issued the transmission request by transmitting a clock corresponding to the number of transmitted data. Serial I/O method according to scope 1 or 2. 4. When data is transferred between microprocessors other than the microprocessor having the control function, the microprocessor making the send request activates the control line to notify the microprocessor having the control function that there is a send request. ID assigned by the microprocessor having the control function to the plurality of microprocessors connected to the serial I/O line.
When the microprocessor that sends polling data including a number and activates the control line receives polling data for itself, it sends a response signal containing its own ID number and the ID number of the microprocessor to which the data is to be transferred. By sending, the microprocessor having the control function recognizes the ID number of the microprocessor that activated the control line and the ID number of the microprocessor to which the data is transferred,
Control of the serial I/O line is transferred from the microprocessor having the control function to the microprocessor that activated the control line, and the microprocessor that activated the control line inputs the ID number of the data transfer destination and the number of data to be sent. Notifying the transmission request signal containing the transmission request signal to the transmission destination microprocessor, and causing the microprocessor having the control function to also receive the transmission request signal,
3. The serial I/O system according to claim 1, wherein data is transferred by supplying a clock necessary for data transfer.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251533A JPH0658655B2 (en) | 1984-11-30 | 1984-11-30 | Serial I / O method |
| EP85115176A EP0183273B1 (en) | 1984-11-30 | 1985-11-29 | Serial interface system flexibly applicable to a one-to-plurality connection |
| CA000496510A CA1242283A (en) | 1984-11-30 | 1985-11-29 | Serial interface system flexibly applicable to a one- to-plurality connection |
| DE8585115176T DE3586678T2 (en) | 1984-11-30 | 1985-11-29 | FLEXIBLE APPLICABLE SERIAL INTERFACE SYSTEM FOR A CONNECTION BETWEEN ONE AND MULTIPLE UNITS. |
| AU50551/85A AU578988B2 (en) | 1984-11-30 | 1985-12-02 | Serial interface system flexibly applicable to a one-to- plurality connection |
| US07/204,945 US4872003A (en) | 1984-11-30 | 1988-06-01 | Serial interface system flexibly applicable to a one-to-plurality connection |
| HK1032/93A HK103293A (en) | 1984-11-30 | 1993-09-30 | Serial interface system flexibly applicable to a one-to-plurality connection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59251533A JPH0658655B2 (en) | 1984-11-30 | 1984-11-30 | Serial I / O method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61131057A true JPS61131057A (en) | 1986-06-18 |
| JPH0658655B2 JPH0658655B2 (en) | 1994-08-03 |
Family
ID=17224223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59251533A Expired - Fee Related JPH0658655B2 (en) | 1984-11-30 | 1984-11-30 | Serial I / O method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658655B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05108219A (en) * | 1991-04-30 | 1993-04-30 | Internatl Business Mach Corp <Ibm> | Serial channel adaptor |
| JP2008140623A (en) * | 2006-11-30 | 2008-06-19 | Japan Science & Technology Agency | Electron beam source device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114931A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Bus scramble system |
-
1984
- 1984-11-30 JP JP59251533A patent/JPH0658655B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114931A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Bus scramble system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05108219A (en) * | 1991-04-30 | 1993-04-30 | Internatl Business Mach Corp <Ibm> | Serial channel adaptor |
| JP2008140623A (en) * | 2006-11-30 | 2008-06-19 | Japan Science & Technology Agency | Electron beam source device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0658655B2 (en) | 1994-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0749832A (en) | Information processor | |
| JPS61131057A (en) | Serial i/o system | |
| JPS58151743A (en) | Polling system | |
| JP2000132506A (en) | Communication device | |
| JPS63285605A (en) | Serial data link system for numerical controller | |
| JP3399776B2 (en) | Computer and method for transferring peripheral device control data in computer | |
| JP2564550B2 (en) | Integrated exchange | |
| JPH02308356A (en) | Parallel processor | |
| JPH0318958A (en) | Multiprocessor system | |
| JPH0225963A (en) | Inter-processor communication system | |
| JP2001142852A (en) | Synchronism and communication control device for high- speed parallel computation | |
| JP2996089B2 (en) | Logic simulation equipment | |
| JPS58217060A (en) | Backup system of decentralized computer system | |
| JPS6240565A (en) | Memory control system | |
| JPH02150949A (en) | Bus connecting device | |
| JPH04148262A (en) | Multi-address transfer device | |
| JPS60244138A (en) | Processor for communication control | |
| KR20010046914A (en) | Data interface circuit | |
| JPH03253960A (en) | Control system for bus connection format | |
| JPH0734189B2 (en) | Multiple data input / output control circuit | |
| JPS5958995A (en) | Information transmission system of exchange system | |
| JPS6358564A (en) | Interruption controlling system for bus converting device | |
| JPS63289664A (en) | Multi-cpu device | |
| JPS59119994A (en) | Inter-processor communication system | |
| JPS60204062A (en) | Multidata processing system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |