JPS61128547A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS61128547A JPS61128547A JP25074284A JP25074284A JPS61128547A JP S61128547 A JPS61128547 A JP S61128547A JP 25074284 A JP25074284 A JP 25074284A JP 25074284 A JP25074284 A JP 25074284A JP S61128547 A JPS61128547 A JP S61128547A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- glass layer
- film
- glass
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔成業上の利用分野〕
本発明は、半導体装置およびその製造方法に係り、特に
、積層ＬＢＸ等、積ノー型牛導体装置におけるパッシベ
ーシーン膜に関するものである。
、積層ＬＢＸ等、積ノー型牛導体装置におけるパッシベ
ーシーン膜に関するものである。
〔発明の技術的背景およびその問題点」表面女矩化技術
は、個別半導体素子から集積回路（Ｉｎｔｅｇｒａｔｅ
ｄ Ｃ１ｒｃｕｉｔ）に至るまで、パフォーマンスと信
頼性を向上させるために広く研究が退められている。
は、個別半導体素子から集積回路（Ｉｎｔｅｇｒａｔｅ
ｄ Ｃ１ｒｃｕｉｔ）に至るまで、パフォーマンスと信
頼性を向上させるために広く研究が退められている。
半導体表面の電気的特性を安定化すると共に、外部雰囲
気の影響から素子を保噛するためのパツシペーシツン膜
は、特に、集積度の高い超大規模集積回路（超声８工）
等、微細な回路パターンを有する半導体装置では、！要
な存在となっている。
気の影響から素子を保噛するためのパツシペーシツン膜
は、特に、集積度の高い超大規模集積回路（超声８工）
等、微細な回路パターンを有する半導体装置では、！要
な存在となっている。
また、半導体テクノロジーの進歩により、高集積化と共
に、チップサイズも大型化の傾向にあり、５ｍＸ５■以
上にもなるような大型の半導体集積回路も実用化されて
きている。このような大型の半導体チップをパッジペー
ジ１ン膜によって被覆保護する場合、パッジページ１ン
膜にクラックが発生し易く、完全に保護するのは困趨で
あるという問題があった。そして、更に、バッジベージ
ｌン膜尤生じたクラックがチップクツツク、時には樹脂
クラックにまで伝播するという問題があった。
に、チップサイズも大型化の傾向にあり、５ｍＸ５■以
上にもなるような大型の半導体集積回路も実用化されて
きている。このような大型の半導体チップをパッジペー
ジ１ン膜によって被覆保護する場合、パッジページ１ン
膜にクラックが発生し易く、完全に保護するのは困趨で
あるという問題があった。そして、更に、バッジベージ
ｌン膜尤生じたクラックがチップクツツク、時には樹脂
クラックにまで伝播するという問題があった。
釣元ば、鶴２図はＬａミニチップ断面の１部を示すもの
であるが、半導体基板１０１円に作り込まれた２１層１
０２上に熱酸化膜１０３、高抵抗被膜１０４とし℃のポ
リシリコン層、 ＯＶＤ法によって形成された醸化シリ
コン層１０５がｌｉｔ次積層上しめられており、更にこ
の上層にアルミニウム層から形成された配線／Ｉ １０
６をはさんで下層側にＰＥＩＧ膜からなる層間ノくツシ
ベーシ冒ン膜１０７、上層側に、表面ノ（ツシペーシ璽
ン膜１０８が形成されている。
であるが、半導体基板１０１円に作り込まれた２１層１
０２上に熱酸化膜１０３、高抵抗被膜１０４とし℃のポ
リシリコン層、 ＯＶＤ法によって形成された醸化シリ
コン層１０５がｌｉｔ次積層上しめられており、更にこ
の上層にアルミニウム層から形成された配線／Ｉ １０
６をはさんで下層側にＰＥＩＧ膜からなる層間ノくツシ
ベーシ冒ン膜１０７、上層側に、表面ノ（ツシペーシ璽
ン膜１０８が形成されている。
かかる構成を用いた場合、アルミニウム層、Ｐ８Ｇ膜の
熱膨張係数は夫々２００ｘｌＯ／Ｃ。
熱膨張係数は夫々２００ｘｌＯ／Ｃ。
１０ＸＩＯ−’／Ｃと差が余りにも大きく、層間）（ッ
シペーシ冒ン膜としてのＰＳＧｆｉ内の引張り応力が１
２００Ｋｆ／−以上となり、クラックが発生することが
たびたびであった。
シペーシ冒ン膜としてのＰＳＧｆｉ内の引張り応力が１
２００Ｋｆ／−以上となり、クラックが発生することが
たびたびであった。
書に、ＬＥＩエチップを形成するための出発材料である
フェノ１−を大口径化したり、チップサイズを犬キくし
たつすると、前述の）（ツシベーシ宵ン膜にクラックが
生じ、このり２ツクがチップにまで伸びる等により、熱
衝撃試験において不良になる等、Ｌ８工としての信頼性
の面で問題が多かった。
フェノ１−を大口径化したり、チップサイズを犬キくし
たつすると、前述の）（ツシベーシ宵ン膜にクラックが
生じ、このり２ツクがチップにまで伸びる等により、熱
衝撃試験において不良になる等、Ｌ８工としての信頼性
の面で問題が多かった。
〔発明の目的ｊ
本発明は、＠記実情に１１ｉ２してなされたもので、ク
ラックを防止すると共に、分惚率がｌトさく電気的％注
の良好なパツシペーシツン膜を具え、デバイスとしての
信頼性の高い半導体装置を提供することを目的とする。
ラックを防止すると共に、分惚率がｌトさく電気的％注
の良好なパツシペーシツン膜を具え、デバイスとしての
信頼性の高い半導体装置を提供することを目的とする。
そこで本発明では、半導体装置の表面に、配線層をはさ
んで下側に位置するＷＩ＋司パッジベーン】ン膜として
の第１のガラス層と、上側に位置する表面パッジベーン
１ン膜としての第２のガラスフ１看とからなる被覆層を
形成するｔｃｌＭＬ、ｊ４第１のガラス層よりも第２の
ガラス層内に発生する応力が大きくなるように構成して
いる。
んで下側に位置するＷＩ＋司パッジベーン】ン膜として
の第１のガラス層と、上側に位置する表面パッジベーン
１ン膜としての第２のガラスフ１看とからなる被覆層を
形成するｔｃｌＭＬ、ｊ４第１のガラス層よりも第２の
ガラス層内に発生する応力が大きくなるように構成して
いる。
また、クラックの発生を防止するために、前記配線Ｎ円
にスリットを形成する工程を含むよ５にしたり、これら
篤ｌおよび第２のガラス層をガラス流動点以下の温度で
アニールするようにしてもよい。
にスリットを形成する工程を含むよ５にしたり、これら
篤ｌおよび第２のガラス層をガラス流動点以下の温度で
アニールするようにしてもよい。
このように本発明の半導体装置では、層間バクシベーシ
諺ン膜とし℃の第１のガラス層内に発生する応力が表面
バッジベージ冒ン膜としての第２のガラス層よりも小さ
くなるように構成されているため、外部の温度変化に対
しても大型のデバイスに対してもクラックの発生は大１
陽に低減され、リークの発生はほとんど皆無となり、製
造歩留りが向上すると共にデバイスとしての信頼性が高
められる。また、仮にクラックが発生するに至ったとし
ても、第２のガラス層の方であり、帛２のガラス層から
素子に近い側に位置する第１のガラス層を超えて、チッ
プにまでクラックが伝播する確率は極めて小ざい。
諺ン膜とし℃の第１のガラス層内に発生する応力が表面
バッジベージ冒ン膜としての第２のガラス層よりも小さ
くなるように構成されているため、外部の温度変化に対
しても大型のデバイスに対してもクラックの発生は大１
陽に低減され、リークの発生はほとんど皆無となり、製
造歩留りが向上すると共にデバイスとしての信頼性が高
められる。また、仮にクラックが発生するに至ったとし
ても、第２のガラス層の方であり、帛２のガラス層から
素子に近い側に位置する第１のガラス層を超えて、チッ
プにまでクラックが伝播する確率は極めて小ざい。
更に、このようＫして形成されるパッジベージ曹ン膜は
デバイスの電気的特性に与える＃響はほとんどなく、工
菓的にすぐれたデバイスを得ろことが可能となる。
デバイスの電気的特性に与える＃響はほとんどなく、工
菓的にすぐれたデバイスを得ろことが可能となる。
〔発明の実施例」
以下、本発明の実施例について図面を参照しつつ詳細Ｋ
１ｌ５！明する。
１ｌ５！明する。
（実施ガ１）
第１図は、ＬＳＩの断面の１部を示すもので一惑１図に
示した従来例のＬ８１チップと同様にシリコン基板１内
に作、り込まれたＰ シリコン層２上に、熱酸化膜３、
高抵抗被膜４としてのポリシリコン層、ＯＶＤ法によっ
て形成された教化シリコン層５が順次積重せしめられて
なるロンの含有量の多い膜浮約１μｍの第１のガラス層
７、上層側には膜厚約１μｍの通常の２８Ｇ膜からなる
琳２のガラス層８が夫々層間パッジベージ璽ン膜、表面
パッジベージｗｙｇとして形成せしめられており、更に
この上層をエポキシ樹脂９で封止してなるものである。
示した従来例のＬ８１チップと同様にシリコン基板１内
に作、り込まれたＰ シリコン層２上に、熱酸化膜３、
高抵抗被膜４としてのポリシリコン層、ＯＶＤ法によっ
て形成された教化シリコン層５が順次積重せしめられて
なるロンの含有量の多い膜浮約１μｍの第１のガラス層
７、上層側には膜厚約１μｍの通常の２８Ｇ膜からなる
琳２のガラス層８が夫々層間パッジベージ璽ン膜、表面
パッジベージｗｙｇとして形成せしめられており、更に
この上層をエポキシ樹脂９で封止してなるものである。
この保−構造は次のようにして実現される。
まず、通常の工程で形成された半導体デバイスＤ上に、
反応ガスとして、７オスフイ７（１’Ｔ：１ｓ）２Ｘ、
ジポランＣＢ＊ Ｈａ ） １．５％、シラ７ （＋３
１Ｈ，）ｓＸｓ威素（０１）９１．５％からなる混合ガ
スを用い、プラズマＣＶＤ法によってＢＰＳＧ膜を形成
した恢、フラッシュアニール法により８５０Ｃに加熱し
、流動化して平担化を行ない第１のガラス層７を得た。
反応ガスとして、７オスフイ７（１’Ｔ：１ｓ）２Ｘ、
ジポランＣＢ＊ Ｈａ ） １．５％、シラ７ （＋３
１Ｈ，）ｓＸｓ威素（０１）９１．５％からなる混合ガ
スを用い、プラズマＣＶＤ法によってＢＰＳＧ膜を形成
した恢、フラッシュアニール法により８５０Ｃに加熱し
、流動化して平担化を行ない第１のガラス層７を得た。
次いで、通常の方法で、’１ｉｃ２のガラス層８として
のＰＥＧ膜を形成した恢、エポキシ樹脂の充填された樹
脂キャップで榎い気密封止したものである。
のＰＥＧ膜を形成した恢、エポキシ樹脂の充填された樹
脂キャップで榎い気密封止したものである。
このときゝ、第１のガラス層の応力、＝５５０Ｋｇ／−
５第２のガラス層の応力ｒ−１３００縁／−であった・ このようにして形成されたＬ８工を１ｓｏｃに急熱し、
急冷する熱衝撃試験を行なったが、クラックの発生はな
かった。
５第２のガラス層の応力ｒ−１３００縁／−であった・ このようにして形成されたＬ８工を１ｓｏｃに急熱し、
急冷する熱衝撃試験を行なったが、クラックの発生はな
かった。
また第１のガラス層７の電気的−特性を測定するため、
ＭＯＢキャパシタを形成し、この表面を第１のガラス
層で第１１覆し、ａ−Ｖ特性を測定したが、被膜しない
場合に比べてａ−Ｖ％性のシフトはほとんどなかった。
ＭＯＢキャパシタを形成し、この表面を第１のガラス
層で第１１覆し、ａ−Ｖ特性を測定したが、被膜しない
場合に比べてａ−Ｖ％性のシフトはほとんどなかった。
この結果からも、このガラス層はデバイスの電気的特性
に影響を与えないことがわかる。
に影響を与えないことがわかる。
（実施例２）
また、前記実施例１と同様の半導体デバイスＤ上に、ア
ルミニウム配線層６をはさんで、下層側に位置する第１
のガラス層７として、通常のＰＢＧ膜を形成した後、こ
のＰ２Ｏ膜に対してボロン（Ｂ）を打ち込み条件１２０
ＫＩＶ １０ ｃｍでイオン注入し、９００Ｃでシー
／メルティングを行い流動化して平担化したものを用い
、上層側に位置する第２のガラス／４８として通常のＰ
ＳＧ膜を用いた（ちなみに、′ｉ第１および第２のガラ
ス層の膜厚はいずれも１μｍとし、更にこの上層は、実
施術乍四様に樹脂封止した）場合も、第１のガラス層お
よび爾２のガラス層内の応力は夫々４００に９／ｃｄ
、１２００Ｋｆ／Ｉ：ｌｌＩとなり、同様の熱衝撃試験
に対してもクラックの発生はなかりた・ 更に、このｊｌＥｌのガラス層７として用いたものの、
電気的特性を測定するため、実施例１の場合と同様に％
ＭＯｓキャパシタを形成して表面をこの第１のガラス層
７で被覆し、ａ−Ｖ％性を測定したが、被覆しない場合
忙比べて０−１％性のシフトはほとんどな（、この第１
のガラス層７はデバイスの電気的特性には影響を及ぼさ
ないことがわかる。
ルミニウム配線層６をはさんで、下層側に位置する第１
のガラス層７として、通常のＰＢＧ膜を形成した後、こ
のＰ２Ｏ膜に対してボロン（Ｂ）を打ち込み条件１２０
ＫＩＶ １０ ｃｍでイオン注入し、９００Ｃでシー
／メルティングを行い流動化して平担化したものを用い
、上層側に位置する第２のガラス／４８として通常のＰ
ＳＧ膜を用いた（ちなみに、′ｉ第１および第２のガラ
ス層の膜厚はいずれも１μｍとし、更にこの上層は、実
施術乍四様に樹脂封止した）場合も、第１のガラス層お
よび爾２のガラス層内の応力は夫々４００に９／ｃｄ
、１２００Ｋｆ／Ｉ：ｌｌＩとなり、同様の熱衝撃試験
に対してもクラックの発生はなかりた・ 更に、このｊｌＥｌのガラス層７として用いたものの、
電気的特性を測定するため、実施例１の場合と同様に％
ＭＯｓキャパシタを形成して表面をこの第１のガラス層
７で被覆し、ａ−Ｖ％性を測定したが、被覆しない場合
忙比べて０−１％性のシフトはほとんどな（、この第１
のガラス層７はデバイスの電気的特性には影響を及ぼさ
ないことがわかる。
（実施例３）
前記実施例１と同様の半導体デバイスＤ上にアルミニウ
ム配線層６をはさんで、下層側に位置する第１のガラス
層７として、フォスフイン（ＰＨｓ）２％、ジボラン（
３ｔＨａ）１．２％、シラン（ｓ１Ｈ４）ｓ％、亜酸化
＋ｙ素（Ｎ２ｏ）９１．８Ｘの混合ガスを反応ガスとし
て用いプラズマＣＶＤ法によってＮ膜した膜厚１μｍｇ
）ガラスｔｒｔｉ内にヒ素（Ａｓ ）をｔｓｏｅｖ １
０ ｃｍ でイオン注入した後、５ｏｏｃでアニー
ルし平担化したものを用い、上層側く位置する第２のガ
ラス層８としては膜厚１μｍの通常のＰｓＧ膜を用いた
。更にこの上層を気密封止するわけであるが、この場合
も、第１のガラス層および第２のガラス層内の応力は夫
々４５０Ｋｇ／ｃｄ、 １２００１’＃／−ｊであり、
実施例１と同様の熱衝堪試験に対してもクラックの発生
はなかった◎ また、実施例１および２の場合と同様にこの第１のガラ
ス層として用いたものの電気的特性を測足したが、デバ
イスの電気的特性には影響を及ぼさないものであること
がわかった。
ム配線層６をはさんで、下層側に位置する第１のガラス
層７として、フォスフイン（ＰＨｓ）２％、ジボラン（
３ｔＨａ）１．２％、シラン（ｓ１Ｈ４）ｓ％、亜酸化
＋ｙ素（Ｎ２ｏ）９１．８Ｘの混合ガスを反応ガスとし
て用いプラズマＣＶＤ法によってＮ膜した膜厚１μｍｇ
）ガラスｔｒｔｉ内にヒ素（Ａｓ ）をｔｓｏｅｖ １
０ ｃｍ でイオン注入した後、５ｏｏｃでアニー
ルし平担化したものを用い、上層側く位置する第２のガ
ラス層８としては膜厚１μｍの通常のＰｓＧ膜を用いた
。更にこの上層を気密封止するわけであるが、この場合
も、第１のガラス層および第２のガラス層内の応力は夫
々４５０Ｋｇ／ｃｄ、 １２００１’＃／−ｊであり、
実施例１と同様の熱衝堪試験に対してもクラックの発生
はなかった◎ また、実施例１および２の場合と同様にこの第１のガラ
ス層として用いたものの電気的特性を測足したが、デバ
イスの電気的特性には影響を及ぼさないものであること
がわかった。
（実施例４〕
前記実施例１と同様の半導体デバイスＤ上に第１のガラ
ス層７とし工、ホスフィンＣＰＨ５）２％、ジボラ：’
（ＢｔＨ＠ ） ００９％、シラン（ＳｉＨ，）５Ｘ
からなる混合ガスにキャリアガスとしてのｒＲ素０．を
加えたものを反応ガスとして用い、プラズマＣＶＤ法に
よりて膜厚５ｏｏｏｆの膜を形成した後４００Ｃでアニ
ールし、この後、配線層６として、ところどころに幅２
μｍ１深さ１μｍのスリットを有するようにアルミニウ
ム層なバターニングする。そして第２のガラス層として
膜厚５０００ ｆの通常のＰＢＧＮ＆を形成する。
ス層７とし工、ホスフィンＣＰＨ５）２％、ジボラ：’
（ＢｔＨ＠ ） ００９％、シラン（ＳｉＨ，）５Ｘ
からなる混合ガスにキャリアガスとしてのｒＲ素０．を
加えたものを反応ガスとして用い、プラズマＣＶＤ法に
よりて膜厚５ｏｏｏｆの膜を形成した後４００Ｃでアニ
ールし、この後、配線層６として、ところどころに幅２
μｍ１深さ１μｍのスリットを有するようにアルミニウ
ム層なバターニングする。そして第２のガラス層として
膜厚５０００ ｆの通常のＰＢＧＮ＆を形成する。
このとき、第１のガラス層およびＮ２のガラス層内の応
力は夫々４５０Ｋｆ／ｊ、４０Ｍ／ｊでありた・５ｍＸ
５ｍの大きさの範囲で２０Ｏｆｆの顕微鏡を用いてクラ
ックの発生を観察した結果、クラックの発生はＯであっ
た。
力は夫々４５０Ｋｆ／ｊ、４０Ｍ／ｊでありた・５ｍＸ
５ｍの大きさの範囲で２０Ｏｆｆの顕微鏡を用いてクラ
ックの発生を観察した結果、クラックの発生はＯであっ
た。
（実施例５）
前記実施例１と同様の半導体デバイスＤ上に第１のガラ
ス層７として、ホスフィン（ｐａｎ）ｉ％、ジボラン（
ＳｉＨ６）２％、シラン（ｓｉＨｇ）ａＸからなる混合
ガスにキャリアガスとしてチッ素（Ｈ１〕を加えたもの
を反応ガスとして用い、プラズマＣＶＤ法によりて膜厚
５０００１ の膜を形成した後４５０Ｃでアニールし、
この改、配線層６として、ところどころに幅５μｍｇさ
１μｍのスリットを有するようにアルミニウム層をバタ
ーニングする。そして第２のガラス層として、通常の如
く形成された膜厚５０００λのｆ’ｓＧ電Ｓ 膜内にｌＸｌ０ ５０Ｋｅマでヒ素をイオン注入する
Ｏ このとき、第１のガラス層および第２のガラス層内の応
力は夫々３５０Ｋｇ／ｄ 、 ４００に９／−であった
＠また熱膨張係数は夫々３０Ｘ１０ ／Ｃ，４５ｘ １
． ｏ−、／ｃａ度であり、５１１１１Ｘ５＋１１１１
＋７）大きさの範囲で２００活の顕微鏡を用いて観察し
た結果、クラックの発生はＯであった。
ス層７として、ホスフィン（ｐａｎ）ｉ％、ジボラン（
ＳｉＨ６）２％、シラン（ｓｉＨｇ）ａＸからなる混合
ガスにキャリアガスとしてチッ素（Ｈ１〕を加えたもの
を反応ガスとして用い、プラズマＣＶＤ法によりて膜厚
５０００１ の膜を形成した後４５０Ｃでアニールし、
この改、配線層６として、ところどころに幅５μｍｇさ
１μｍのスリットを有するようにアルミニウム層をバタ
ーニングする。そして第２のガラス層として、通常の如
く形成された膜厚５０００λのｆ’ｓＧ電Ｓ 膜内にｌＸｌ０ ５０Ｋｅマでヒ素をイオン注入する
Ｏ このとき、第１のガラス層および第２のガラス層内の応
力は夫々３５０Ｋｇ／ｄ 、 ４００に９／−であった
＠また熱膨張係数は夫々３０Ｘ１０ ／Ｃ，４５ｘ １
． ｏ−、／ｃａ度であり、５１１１１Ｘ５＋１１１１
＋７）大きさの範囲で２００活の顕微鏡を用いて観察し
た結果、クラックの発生はＯであった。
（実施例６）
前記実施例と同様の半導体デバイス上に、第１のガラス
Ｍ７として、ホスフィン（ＰＨＩ）２％ジホラｙ （Ｂ
、Ｈ，）１．５％、シラｙ （ｓ１ａ４）５ Ｘ力らな
る混合ガスにキャリアガスとしてＮ２又は０１を用いた
ものを反応ガスとして用い、プラズマＣＶＤ法によって
膜厚５０００Ａの膜を形成した後、３５０Ｃでアニール
し、この後、配線層６として、ところどころに幅３μｍ
１床さ０．５μｍのスリットを有するようにアルミニウ
ム層をバターニングする。そして第２のガラス層として
、通常の如く膜厚５０００Ｘ の？ＥＩＧ膜を形成する
Ｏ このとき、第１のガラス層および第２のガラス層内の応
力は夫々３００Ｋｆ／７．２”縁／−１熱膨張係数は夫
々３８Ｘ１０ ／Ｃ，ｌ０ＸＩＯ／ｌｌｌ’であった。
Ｍ７として、ホスフィン（ＰＨＩ）２％ジホラｙ （Ｂ
、Ｈ，）１．５％、シラｙ （ｓ１ａ４）５ Ｘ力らな
る混合ガスにキャリアガスとしてＮ２又は０１を用いた
ものを反応ガスとして用い、プラズマＣＶＤ法によって
膜厚５０００Ａの膜を形成した後、３５０Ｃでアニール
し、この後、配線層６として、ところどころに幅３μｍ
１床さ０．５μｍのスリットを有するようにアルミニウ
ム層をバターニングする。そして第２のガラス層として
、通常の如く膜厚５０００Ｘ の？ＥＩＧ膜を形成する
Ｏ このとき、第１のガラス層および第２のガラス層内の応
力は夫々３００Ｋｆ／７．２”縁／−１熱膨張係数は夫
々３８Ｘ１０ ／Ｃ，ｌ０ＸＩＯ／ｌｌｌ’であった。
この場合も、５ｍＸ５ｍの大きさの範囲で２００倍の顕
微鏡を用いて観察した結果、クラックの発生はＯであっ
た。
微鏡を用いて観察した結果、クラックの発生はＯであっ
た。
なお、半導体デバイスの素子そのものの構造は実施例に
限定されることなく適宜選択回心である口
限定されることなく適宜選択回心である口
第１図は、本発明実施例の半導体装置の断面の１ｍを示
す図、第２図は従来例の半導体装置の断面の１部を示す
図である。 １０１−・・半導体基板、１０２ ・Ｐ 層、ｌ Ｑ
３ ・・・熱酸化膜、１０４・・・高抵抗被膜、１０
５・・・酸化シリコン層、１０６・”配線Ｍ、１ｕ７・
・・層間パッジベージ冒ン膜、１０８・・・表面パッジ
ページ！／膜、１・・・シリコン基板、２−ｏｐ シ
リコン層、３・−熱酸化膜、４・・・ポリシリコン層、
５・１１１Ｚ化ンリコン層、６−・アルミニウム配線層
、７・・・第１のガラス層、８−第２のガラス層、９・
−エポキシ樹脂。 第１図 第２図
す図、第２図は従来例の半導体装置の断面の１部を示す
図である。 １０１−・・半導体基板、１０２ ・Ｐ 層、ｌ Ｑ
３ ・・・熱酸化膜、１０４・・・高抵抗被膜、１０
５・・・酸化シリコン層、１０６・”配線Ｍ、１ｕ７・
・・層間パッジベージ冒ン膜、１０８・・・表面パッジ
ページ！／膜、１・・・シリコン基板、２−ｏｐ シ
リコン層、３・−熱酸化膜、４・・・ポリシリコン層、
５・１１１Ｚ化ンリコン層、６−・アルミニウム配線層
、７・・・第１のガラス層、８−第２のガラス層、９・
−エポキシ樹脂。 第１図 第２図
Claims (4)
- （１）所定の素子領域の形成された基板の表面をガラス
膜を含むパッシベーション膜によつて被膜保護した半導
体装置において、電極配線層の下層に層間パッシベーシ
ョン膜として第１のガラス層を具えると共に前記電極配
線層の上層に表面パッシベーション膜として前記第１の
ガラス層よりも発生応力の大なる第２のガラス層を具え
たことを特徴とする半導体装置。 - （２）前記第１のガラス層は、ガラス構造の網目修飾イ
オンの位置にイオンを導入した構造をなすと共に、熱膨
張係数が第２のガラス層よりも大きくなるように構成さ
れていることを特徴とする特許請求の範囲第（１）項記
載の半導体装置 - （３）所定の素子領域の形成された基板の表面に電極配
線層の形成に先立ち、層間パッシベーション膜として、
第１のガラス層を形成する工程と、電極配線層を形成す
ると共に、該電極配線層内にガラス層中の応力の発生を
低減すべく、スリットを形成する工程と、表面パッシベ
ーション層として、前記第１のガラス層よりも熱膨張係
数の小さい第２のガラス層を形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - （４）前記第１および第２のガラス層を形成した後、更
にこれらのガラス層をアニールする工程を備えたことを
特徴とする特許請求の範囲第（３）項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25074284A JPS61128547A (ja) | 1984-11-28 | 1984-11-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25074284A JPS61128547A (ja) | 1984-11-28 | 1984-11-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61128547A true JPS61128547A (ja) | 1986-06-16 |
| JPH0334857B2 JPH0334857B2 (ja) | 1991-05-24 |
Family
ID=17212363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25074284A Granted JPS61128547A (ja) | 1984-11-28 | 1984-11-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61128547A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163841A (ja) * | 1983-03-08 | 1984-09-14 | Toshiba Corp | 樹脂封止型半導体装置 |
-
1984
- 1984-11-28 JP JP25074284A patent/JPS61128547A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163841A (ja) * | 1983-03-08 | 1984-09-14 | Toshiba Corp | 樹脂封止型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0334857B2 (ja) | 1991-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6017614A (en) | Plasma-enhanced chemical vapor deposited SIO2 /SI3 N4 multilayer passivation layer for semiconductor applications | |
| TWI363398B (ja) | ||
| US3745428A (en) | Semiconductor device having a composite film as a passivating film | |
| US7479699B2 (en) | Seal ring structures with unlanded via stacks | |
| US6770501B2 (en) | Deuterium reservoirs and ingress paths | |
| JPH03203351A (ja) | 半導体装置及びその製造方法 | |
| WO2000034548A1 (en) | Multiple-thickness gate oxide formed by oxygen implantation | |
| US20150235917A1 (en) | Passivation Layer and Method of Making a Passivation Layer | |
| CN105977226B (zh) | 密封环及防止芯片于切割时损伤的方法 | |
| JP3612144B2 (ja) | 半導体装置の製造方法 | |
| JPS61128547A (ja) | 半導体装置およびその製造方法 | |
| JPH03179778A (ja) | 薄膜半導体形成用絶縁基板 | |
| JP2001513945A (ja) | 半導体及び半導体に関する方法 | |
| JPH03175632A (ja) | 半導体装置およびその製造方法 | |
| JP3332063B2 (ja) | ＳｉＮｘ／ＰＳＧ積層構造の形成方法 | |
| JPH04112529A (ja) | 半導体装置の製造方法 | |
| WO1990011618A1 (en) | Method of producing semiconductor devices | |
| JP2019033191A (ja) | 半導体装置 | |
| JPH0438829A (ja) | 保護絶縁膜を有する半導体装置，その製造方法およびその製造装置 | |
| JPS649729B2 (ja) | ||
| JPH01239940A (ja) | 半導体装置 | |
| CN118248546A (zh) | 一种修复多晶硅高阻阻值的方法 | |
| JPH06224312A (ja) | 半導体装置及びその製造方法 | |
| JPS62118572A (ja) | 半導体装置 | |
| KR950005267B1 (ko) | 유전체막을 갖는 반도체 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |