JP2886173B2 - アダプタ - Google Patents

アダプタ

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JP2886173B2
JP2886173B2 JP1019396A JP1939689A JP2886173B2 JP 2886173 B2 JP2886173 B2 JP 2886173B2 JP 1019396 A JP1019396 A JP 1019396A JP 1939689 A JP1939689 A JP 1939689A JP 2886173 B2 JP2886173 B2 JP 2886173B2
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Description

【発明の詳細な説明】
〔発明の技術分野〕 本発明は物理的に離れた場所にある電子機器間のデー
タ・リンクに関係し、特に、単一の物理的デュープレッ
クス通信リンクにより接続されたこのような機器間に数
本の時分割多重の論理的な、すなわち仮想のシリアルデ
ータ径路を提供するリンクに関する。 〔従来技術およびその問題点〕 物理的に離れた場所にある電子機器間でデータをやり
とりすることは一般的に必要な事項である。一つの用途
例では、周辺機器を本発明のアダプタを介してホスト・
コンピュータに取付けなければならない。距離が短い場
合には、このような通信に対していわゆる入出力(I/
O)チャネルが使用されてきた。I/Oチャネルは高速特性
を持っており、多数の配線導体を使用しているので単位
距離あたりの経費がかさむ。従って、I/Oチャネルは短
距離に限られている。I/Oチャネルは一般に単純な、完
全にインターロックされた、ハンドシェーク・プロトコ
ルを利用してリンク上のデータ・フローを制御してい
る。 これらにおいてはフロー制御が比較的単純なため、リ
ンクを動作させるのに必要なハンドシェーキングをサポ
ートするのに多数の配線導体が必要である。たとえば、
Hewlett−Packard社が製作しているInterface Busでは1
6本、E.M.Petryck,Jr.に与えられた米国特許第4,276,65
6号に記されている通信リンクでは22本、Digital Equip
ment社が製造しているMASSBUSでは約50本である。たと
えば単純なペリティ・チェックにより、原始的なエラー
制御が行われている。 導体の数が多いということに関する問題に加えて、I/
Oチャネルを使用する際には他に4つの困難に直面す
る。第1に、信号の完全性が多重導体バスで搬送される
劣化した信号により損われる。線路の長さは、外部雑音
を誘導するので、この劣化の幾分かの原因となってい
る。第2に、内部の、つまり相互結合のエネルギが隣接
する導線で運ばれている信号に雑音を誘起する。第3
に、データの並列伝送により、リンクの遠端で受取られ
る信号にタイミング・スキューが発生する。すなわち、
信号は送信されたときは異なる順序で受信機に到達する
ことがある。従って、信号速度相互のずれが「最悪の場
合」にも問題が起らないようにするには、受信機でその
正しい順序で処理することができるように、すべての信
号の受信が完了するのを待たなければならない。第4
に、物理的距離の伝播に要する伝播遅延のため、最大デ
ータ速度を制限する送受端間の相互作用の遅れがI/Oチ
ャネルを使用することにより発生する。たとえば、4エ
ッジ・プロトコルでは、物理的距離のため2.5マイクロ
秒の伝播遅れが発生するとすれば、4エッジ・プロトコ
ルによるチャネルで1語の並列送信を終了するのに4×
2.5すなわち10マイクロ秒が必要である。 I/Oチャネルに関連する幾つかの問題を解決しようと
した努力の結果として、いわゆるチャネル・エクステン
ダが知られている。多数の並列データ径路の代りに、チ
ャネル・エクステンダと関連して単一の時分割多重(TD
M)シリアル物理リンクを使用する。Petryckの特許はフ
ァイバ光学物理リンクを使用するこのようなシステムの
利用を開示している。この手法は、単一の光ファイバ媒
体は外部の雑音も内部の雑音も拾わないので、上述の信
号完全性の問題を解決している。しかしながら、チャネ
ル・エクステンダの使用により、別の面での複雑性がも
たらされる。すなわち単一物理リンクで送信されるTDM
データをサンプリングする必要があるということであ
る。37203Aまたは37203Bと名付けられているHewlett−P
ackardのInterface Busは規則的な時間間隔でサンプリ
ングを行う。Petryckが教示しているシステムは伝送さ
れるデータ・パターンの変化が検出されたときのみサン
プリングを行う。しかしながら、いずれにせよ、チャネ
ル・エオクステンダを使用しても問題は残る。何故なら
「ホスト」電子機器とそれが使用するチャネル・エクス
テンダとの間で(比較的短かいが)ある距離だけ並列に
データを物理的に伝送しなければならないからである。
更に、チャネル・エクステンダを導入することは、デー
タリンクに更に一対の要素を付加することになる。 電子機器間にデータリンクを実現する第2の方法は、
いわゆるデータ通信の技術による方法である。この技術
の特性はI/Oチャネルの場合よりも使用する電線の数が
少く、従ってより長距離にわたり経済的に相互接続を行
うことができるということである。このようなシステム
では、高度に構造化されたデータ・フォーマット等、比
較的複雑なデータ・フロー制御およびエラー制御が必要
である。典型的にはデータはプロトコルにより管理され
た各種の「レイヤ」すなわちレベルを持つ「フレーム」
で直列に通信される。データ通信システムの代表的なも
のはX25およびHDLCで規定される広域ネットワークであ
る。後者はリンクで送受信される並列データをパイプラ
インする「windowing」と呼ばれるフロー制御方法を採
用している。別の形式のシステムはIEEE802.3規格で規
定されているEtherNetのようなローカル・エリア・ネッ
トワーク(LAN)として知られている。 データ通信技術を使用するネットワークに接続される
電子機器はそれ自身システムにわたりデータを送受信し
なければならないから、実現される伝送速度は比較的低
い。たとえば、CRCのような複雑なエラー制御が採用さ
れるが、これはホストによる処理量がかなり多い。たと
えば、HDLCは、そのままでは、フレームのアドレス・ヘ
ッダ部分を利用する非常にぎこちないフロー制御しか行
わない。 データの比較的大きなブロックをデータ通信の技術に
よって伝送することができる。各フレームは典型的に数
千ビットのデータのデータ・ブロックを含んでいる。デ
ータ通信の方法の更に別の利益は、第1に、純然たるシ
リアル伝送により、データ・スキューが回避されるこ
と、第2に、1本の物理的リンクが必要なだけであるか
ら光ファイバ・リンクに特に適していること、および高
度に構造化されたデータ・パッケージを使用するので、
複雑なフロー制御やエラーの制御が可能であるというこ
とである。 しかしながら、上述した通り、データ通信の技術は速
度が遅い。なんとなれば、データを処理してフレームへ
入れまた各種の層のプロトコルを処理するのに専用のマ
イクロプロセッサが必要だからである。更に、データが
大きなブロックで伝送されるので、マイクロプロセッサ
の外部に、伝送用フレームを構成しあるいは処理してい
る間一時記憶するための記憶装置が必要である。このよ
うな外部記憶装置を使用すればシステムによるデータの
スループットが低下する。 更に、データ通信機能、すなわち、アルゴリズム、を
実現するのに汎用マイクロプロセッサを使用するので、
ソフトウェア・プログラムはマイクロプロセッサで実行
されるが、これは甚だしく時間を消費する。データ通信
機能に専用されるハードウェアは実質的にないが、I/O
チャネル技術では専用ハードウェアが使用され、簡単で
より高速の伝送を専門に行うことができる。 〔発明の概要〕 本発明の一実施例によればI/Oチャネル・エクステン
ダの速度および相対的な簡略性と、データ通信技術の精
巧なデータ・フロー制御およびエラー制御とを備えたハ
イブリッド・データ通信リンクが提供される。専用のプ
ログラマブル論理アレイ(PLA)式のプロセッサがリン
ク・レイヤ・プロトコルを処理し、ソフトウェアにはよ
り高位のプロトコル・レイヤだけを受持たせる。更に、
各受信側および送信側にはメモリのかわりに16バイトの
8個のバッファが使用されるので、速度を向上するフロ
ースル・アーキテクチャ(flow−through architectur
e)が作られる。ウィンドーイングとハンドシェーキン
グの組合せは本実施例のハイブリッド・データ・リンク
によりサポートされる。このハイブリッド・データ・リ
ンクは長さ16バイトの比較的短いフレームを利用するの
で、1バイトのフレームを使用するI/Oチャネル技術と
約1000バイトのフレームを使用するデータ通信技術とが
融合する。 本実施例のハイブリッド・リンクが利用する構造は入
出力(I/O)バックプレーンとファイバ光学フロントプ
レーンとの間でデータが容易に流れるようにする。バッ
クプレーン・アダプタの部分はリンクの一端にあるホス
ト機器の相互接続点として役立つ。データ、制御および
状態の情報はバックプレーン・アダプタにより送受され
る。バックプレーン・アダプタはホストと物理的デュー
プレックス・ファイバ光学リンクとの間に論理チャネル
を設定することができる。また、各種の直接メモリ・ア
クセス(DMA)がI/Oバックプレーン、本発明のハイブリ
ッド・リンク内のプロセッサ・ブロック、およびハイブ
リッド・リンクのプロトコル・コントローラ・ブロック
の間で動作する。 本実施例のハイブリッド・リンクにより、リンクの他
端にある機器との通信を確立し維持する複雑で時間のか
かる細々とした動作についてはホスト機器が手を下す必
要をなくする。リンクは唯一つの物理的デュープレック
ス・リンクから構成されているが、ハイブリッド・リン
クはホストからは個々の物理接続のように見える物理リ
ンクの論理的複製である時間多重論理チャネルを作る。 プロトコル・コントローラの部分はバックプレーン・
アダプタの部分とインタフェースをファイバ光学物理リ
ンクに結合させる。プロトコル・コントローラはハイブ
リッド・リンクの専用ハードウェアの部分であって、デ
ータをレイヤ2プロトコル・フォーマットとの間で変換
することを担当する。 プロトコル・コントローラの制御ポートにより、プロ
セッサ・ブロックがプロトコル・コントローラ・ブロッ
ク内の制御レジスタにアクセスでき、またプロセッサ・
ブロックとリンクとの間でデータ転送ができるようにな
る。これらのレジスタはリンクの挙動とそのデータ転送
を制御し監視する。エラー状態と修復の判断は制御ポー
トを通して行われる。 プロトコル・コントローラの装置ポートはバックプレ
ーン・アダプタへのアクセスを行う。このポートはハイ
ブリッド・リンクにより確立されたリンクによるデータ
転送の大部分を占める高速直接アクセスを行なうポート
である。プロトコル・コントローラはリンクに乗せて伝
達すべきデータまたはリンクにより受信したデータを、
装置ポートを経てバックプレーン・アダプタに、あるい
は制御ポートを経てプロセッサに伝えることができるス
イッチを備えている。 プロトコル・コントローラ部分はまた送信ポートと受
信ポートを備えている。これらはファイバ光学インタフ
ェース用のデータをそれぞれ発信し、受信する。 ハイブリッド・リンクのファイバ光学インタフェース
部分はファイバ光学リンクを通して送信すべきデータ、
および受信すべきデータをそれぞれ並列から直列に、お
よび直列から並列に変換する。ファイバ光学インタフェ
ースはまたレイヤ1(リンク・レイヤ)動作に関係する
ディジタル電気信号とアナログ光学信号との間の変換を
行う光学送信機変換器と光学受信機変換器を備えてい
る。 本実施例のハイブリッド・リンクのプロセッサ・ブロ
ックの部分はもっぱらプロトコル・レイヤ3(サーキッ
ト)動作に使用される。その主な役割はバックプレーン
・アダプタを経由して受信したチャネル要求を処理し、
これより要求を実現するプロトコル・コントローラ・ブ
ロックへの制御信号を発生することである。プロセッサ
は本実施例のハイブリッド・リンクの資源を管理し、リ
ンクのエラー、状態、および制御の動作を維持する。プ
ロセッサに組込まれているメモリはチャネル要求、デー
タ・メッセージ、タスク・リスト、およびハイブリッド
・リンク内の回路の状態についての情報を一時的に格納
するためにプロセッサが使用する。 本実施例のハイブリッド・リンクの最後の要素は調停
器(arbiter)ブロックである。調停器ブロックはプロ
セッサ・ブロックをバックプレーン・アダプタとプロト
コル制御器とを接続するデータ径路に結合させる。これ
により調停器はバックプレーン・アダプタとプロトコル
・コントローラとの間のデータ径路とプロトコル・コン
トローラとプロセッサとの間のーデータ径路の両者の一
部を使用しなければならないデータ・アクセスを制御す
る。調停器はバックプレーン・アダプタかプロセッサ・
ブロックかのいずれかを両データ径路のマスタとする。
調停器はプロセッサ・ブロックとプロトコル・コントロ
ーラ制御ポートとの間のデータ転送およびバックプレー
ン・アダプタとプロセッサ・ブロックに組込まれている
メモリとの間のデータ転送を行うことができる。 〔発明の実施例〕 本発明の一実施例のハイブリッド・データ通信用のリ
ンク・アダプタ10は第1図に機能ブロック図の形で示さ
れている。リンク・アダプタ10は入出力(I/O)バック
プレーン・インタフェース12とフロントプレーン・イン
タフェース14を備えている。バックプレーン12はホスト
・データ端末機器(DTE)をリンクに結合させ、フロン
トプレーン14はリモートDTEとの全二重ファイバ光学リ
ンクとなる。リモートDTEは典型的な用途ではホストか
ら500mも離すことができる。 リンク・アダプタ10はホストからの64というように多
数の要求を処理することができる他に、リモートDTEか
らの要求も処理することができる。リンク・アダプタ10
はリモートDTEに対してマスタとしてあるいはスレーブ
として動作することができる。 リンク・アダプタ10からリモートDTEへの信号の送信
は階層化されたプロトコル・レベルにより制御される。
第1図に示すリンク・アダプタの特定の部分は、以後に
記述するように、プロトコルの異なるレイヤを処理す
る。これにより高レベルの性能が確保され、またデータ
の送受信のこの局面のホストDTEの負担を軽くする。リ
ンク・アダプタ10はI/Oバックプレーン・インタフェー
ス12に向けられたプロトコルに応答してフロントプレー
ン・インタフェース14における送信に適するプロトコル
を発生する。リンク・アダプタ10は逆にフロントプレー
ン・プロトコルに応答してバックプレーン・インタフェ
ースに適するプロトコルを発生する。 第1図に示すように、バックプレーン・アダプタ16は
双方向バス18を経由してI/Oバックプレーン・インター
フェース12に接続されている。バックプレーン・アダプ
タ16はまた双方向バス22を経由してプロトコル・コント
ローラ20に接続されている。プロトコル・コントローラ
20は1対の単方向バス26および28によりファイバ光学変
換ブロック24に接続されている。光学送信機30と光学受
信機32はフロントプレーン・インタフェース14を備えて
おり、それぞれ信号線34と35によりファイバ光学変換ブ
ロック24に接続されている。プロセッサ・ブロック36は
調停器38を経由してバックプレーン・アダプタ16および
プロトコル・コントローラ20に接続されている。調停器
38は双方向バス40を経てプロセッサ・ブロック36に接続
されており、調停器38は双方向バス42を経て双方向バス
22に接続されている。 第1図に示すリンク・アダプタ10の要素は、I/Oバッ
クプレーン・インタフェース12の他は、好ましい実施例
では、プリント回路カードに入っており、従って、リン
ク・アダプタ10はここではカード10として参照すること
もある。 第1図の各ブロックの詳細な説明を今後詳細な図と関
連して示すが、これらブロックをここで簡単に概観する
ことにする。バックプレーン・アダプタ16はリンク・ア
ダプタ10のI/Oバックプレーン・インタフェース12への
インタフェースとして働き、このバックプレーンを介し
てカード10との間でデータ、制御および状態の情報が出
入りする機構である。バックプレーンについて当業者に
は理解されるとおり、バックプレーン・アダプタ16はバ
ックプレーンのアドレス指定機構を通して選択可能な多
数のアドレス可能レジスタ(チャネル・レジスタCHREG4
4)のように見える。データのスループットを増すた
め、データ転送に対してDMA形式のバースト転送(burst
ing)機能を設けて、バックプレーン・アダプタ16の内
部のチャネル・レジスタが一旦選択されると、データ要
素を連続して送出したり受取ったりできるようにする。 バックプレーン・アダプタ16はメモリ・リスト・ベー
スのコントローラのように見え、高速直接メモリ・アク
セス(DMA)マシンのように見える。メモリ・リスト・
ベースのコントローラとして、バックプレーン・アダプ
タ16はメモリの各ロケーションに格納されているタスク
のリストに作用する周辺装置のように、プロセッサ・ブ
ロック36には見える。バックプレーン・アダプタ16はま
たある条件が検出されたときはプロセッサ・ブロック36
に割込むこともできる。 バックプレーン・アダプタ16はメモリ・インMEMIN46
ブロックを経由してプロセッサ・ブロック36へまたその
中に設置されているメモリと通信する。状態、データ、
および制御の情報はメモリに格納される。バックプレー
ン・アダプタ16はこの情報を調べて、たとえば、どのサ
ブチャネル上の相互通信をプロセッサ・ブロックに伝
え、どれを自動的に処理しなければならないかを決定す
る。また実行するように指示されているデータ処理のソ
ースとデスティネーションを決定する。 DMAの動作はバックプレーン・アダプタ16により利用
され、バックプレーン・ウンタフェース12からプロトコ
ル・コントローラ20への径路、バックプレーン・インタ
フェース12からプロセッサ・ブロック36への径路、およ
びプロトコル・コントローラ20からプロセッサ・ブロッ
ク36への径路の3つの径路のどれかとの間でデータを転
送する。これら径路のソースとデスティネーションはメ
モリに格納されているリストを調べることにより決ま
る。バックプレーン・アダプタ16の直接メモリ・アクセ
ス部DMA48がDMA動作に使用される。バックプレーン・ア
ダプタ16の中の内部半二重のFIFO50は、データをバッフ
ァし、これらデータ転送のペースを調節するのに使用さ
れる。 リンク・アダプタ(カード)10のプロトコル・コント
ローラ20は、データ・フローの方向に応じての、リンク
・アダプタのレイヤ2のプロトコル・フォーマットから
のあるいは逆方向のデータ変換を担当する。プロトコル
・コントローラ20は双方向の半二重および全二重インタ
フェースから成る。これは4つのポート、すなわち制御
ポート52、装置ポート54、受信ポートRX56、および送信
ポートTX58を形成している。制御ポート52と装置ポート
54はプロトコル・コントローラ20を双方向バス22に接続
し、受信ポートRX56と送信ポートTX58はプロトコル・コ
ントローラ20をそれぞれ単方向バス28と26に接続する。
スイッチ60として知られている特殊な機能は制御ポート
および装置ポートにより共有されている半二重インタフ
ェースを制御する。外へ向かうデータは制御ポート52か
装置ポート54を通って送信ポート58に伝わり、ここでフ
ォーマットされる。受信ポート56から中へ入って来るデ
ータはレイヤ2のフォーマットの「皮をむかれ」制御ポ
ート52または装置ポート54に伝えられる。外から入って
来るデータおよび外へ向からデータの径路はそれぞれ入
力FIFO62および出力FIFO64に入っている。 プロトコル制御は送信ポート58および受信ポート56に
より送出、受信されるデータの管理で行われる。出力FI
FO64に入っているデータの場合には、プロトコル・コン
トローラ20により、出力FIFO64にロードされるデータは
リモートDTEが正しく受信してしまうまで重ね書きされ
ず、更にリモートDTEが使用するリンク・アダプタ10の
対応する入力FIFOが重ね書きされないことが保証され
る。 入来するデータに対しては、プロトコル・コントロー
ラ20は、すべてのデータがリモート側にある出力FIFOに
ロードされた順序で受信されることを保証し、オーバラ
ンを防止する。 制御ポート52は、プロセッサ・ブロック36がプロトコ
ル・コントローラ20内部の制御レジスタにアクセスする
と共に、リンク・アダプタ10との間でデータをやり取り
するのに使われる。これらレジスタはリンク・アダプタ
10の挙動とこれに働くデータ転送を制御し監視するのに
使用される。エラー状態と修復の尺度はこの径路を通し
て管理される。 制御ポートを経由するデータ転送は通常サーキット・
レイヤ(レイヤ3)プロトコルに従うヘッダ・メッセー
ジから構成される。これらヘッダはローカル・リンク・
アダプタとリモート装置との間でデータ転送を設定し、
実行するのに使用される。 装置ポート54はリンク上のI/Oトラフィックの大部分
を処理する高速直接アクセス・ポートである。このポー
トはデータ転送の方向により内部の入力FIFO62および出
力FIFO64への直接データ経路となる。 状態指示器がバックプレーン・アダプタ16に設けられ
ていて、装置ポートがデータを送受できる状態になって
いるか指示する他に、データの特定のフローが終結状態
に達したことを確認する手段が設けられている。 スイッチ60は入来および出行のデータ径路が手動であ
るいは自動的に装置ポート側に指示される(バックプレ
ーン・アダプタ)かまたは制御ポート側に指示される
(プロセッサ)ようにできるようにする、プロトコル・
コントローラの特別な機能である。各FIFO(入力および
出力)はそれぞれ、それ自身の独立したスイッチ60aと6
0bを備えている。スイッチを主動で操作するときは、プ
ロセッサ・ブロック36はスイッチにポートの1つを指さ
せることによりI/Oデータ径路への接続を明示的に確立
する。自動モードでは、各スイッチはプロセッサにより
制御ポート・レジスタにあらかじめロードされた情報に
より制御ポートと装置ポートとの間でトグルする。スイ
ッチはデータ転送径路に影響を与えるだけであって、制
御ポート・レジスタへのアクセスを禁止することはな
い。 送信ポート58は、プロトコル・コントローラ20がデー
タを出力FIFO64からファイバ光学変換ブロック24に送出
するのに用いられる。送信ポート58はまた、状態情報を
リモート・ノードに供給してリンク・アダプタ10の管理
ができるようにする(レイヤ2プロトコル)。データお
よび状態の情報は制御フレームおよび情報フレームとし
て知られているユニットに入れられている。制御フレー
ムは入力FIFO62の現行状態の他、リンク・アダプタ10の
制御命令をも含んでいる。制御フレームの完全性はCRC
コードにより保護されている。情報フレームは出力FIFO
64から得られたフォーマットされたバッファから構成さ
れている。フォーマッティングでは、データのバッファ
に送出すべき特定のバッファを識別する情報ヘッダを付
け、それからバッファにCRCを付加してデータ・バッフ
ァの内容を保護しなければならない。 2つの主な因子がプロトコル・コントローラ20が送信
ポート58から情報フレームを送出するかどうかに影響す
る。2つの因子とは、別のバッファを受入れるリモート
装置の能力と、送出すべきバッファの有無である。プロ
トコル・コントローラは受信ポート56を通して受信した
データからリモートDTEの入力FIFOの状態を確認するこ
とができる。制御フレームはプロトコル・コントローラ
が情報フレームを送出することができない場合に使用さ
れる。 リモートの入力FIFOの状態を調べることにより、未解
決のフレームのアクノレッジおよび送信の再試行を行う
こともできる。 受信ポート56はデータをファイバ光学変換ブロック24
から並列で受取り、これを処理し、その完全性を確認
し、これから不可欠なリンク・アダプタ・プロトコル・
レイヤ2の情報を抜き出す。情報フレームから抜き出さ
れた有効データは入力FIFO62にロードされる。リモート
装置の状態情報は情報フレームおよび制御フレームから
抜き出され、先に述べたとおり送信ポートの挙動を指導
する。受信ポート56はまたファイバ光学変換ブロック24
の受信機部分の状態を監視し、この情報を制御ポート52
を経由してプロセッサ・ブロック36に供給する。 ファイバ光学変換ブロック24は並列と直列のデータ・
フローの間の変換を行う。このブロックは光送信機30と
光受信機32をそれぞれプロトコル・コントローラの受信
ポート56と送信ポート58のポートに連結する直並列変換
器66と並直列変換器68を備えている。 光学受信機32は入力ファイバに乗っている光束を入来
光束の強さに比例するアナログ波形に変換する。 光学受信機32からのアナログ信号は情報を抜き出す前
に調節される。後置増幅器および量子化器(Post ampli
fier and quantizer)PAQ70は低レベル・アナログ信号
を増幅し、これをブール論理レベルに量子化する。量子
化された信号は直並列変換器66に導かれる。 直並列変換器66は入来する直列波形にロックして復号
し、元の物理レイヤ1の同期、制御、およびデータの情
報を抜き出し、これを並列フォーマットに再構成し、そ
の結果をバス28を経てプロトコル・コントローラ20に送
る。 不法なライン・コードは、そのパターンをプロトコル
・コントローラ20に転送するときフラグが上げられる。 ファイバが活動しているか否か、および直列データ・
フローにロックすることができるか否かはプロトコル・
コントローラ20が監視している。 並直列変換器68はプロトコル・コントローラ20から並
列データを受信し、これをコード化し、データを直列化
して光ファイバで伝送する準備をする。コード化動作は
リンク・アダプタが冗長性の目安となるゼロ直流電圧
(すなわち、平衡レベル)以外を寛大に扱うことができ
ないという事実に適合させるために必要である。ドライ
バD72は並直列変換器68から直列出力を受信し、これを
光学送信機30の入力要件と使用ファイバの電力要件に適
合するように調節する。光学送信機30はドライバ72が発
生した信号を受信し、これを光束エネルギに変換する。
このエネルギは出力側の光ファイバを駆動することがで
きる。 プロセッサ・ブロック36はI/Oバックプレーン・イン
タフェース12経由でホスト・プロセッサの要求を受信
し、リンク・アダプタ・プロトコル・サーキット・レイ
ヤのフォーマットを発生する。これはリンク・アダプタ
・プロトコル・レイヤ3専用のプロセッサである。これ
らの要求はバックプレーン・アダプタ16と関連して処理
される。プロセッサ・ブロック36が起動してプロトコル
・コントローラ20によるデータの転送をともなうリモー
ト・リンク・アダプタへの要求を処理する。プロセッサ
・ブロック36は、要求された転送を始めることができる
ことを確認すると、バックプレーン・アダプタ16とプロ
トコル・コントローラへの信号を発生し、また自分自身
の処理を独立に継続する。プロセッサ・ブロック36はま
たプロトコル・コントローラ20に現われるリモート・リ
ンク・アダプタからの要求に応答してリンクのエラー、
状態、および制御動作を維持する。 プロセッサ・ブロック36はチャネルの読み書きの要求
をリモート・リンクとの通信に必要な一連のステップに
変換する。ここでは、基本的に、リンクの資源の一つを
獲得して、データを転送するためにこの資源を通して必
要なコマンドを送出することが行なわれる。チャネルが
リンク・アダプタ・カード10を、ログチャネル(Logcha
nnel)を使用する複数の入出力装置と見る場合には、リ
ンク・アダプタ10はフロントプレーン資源を多重化する
際に仮想サーキット(virtual circuit)の概念を使用
する。リンク・アダプタにより転送されるデータにはす
べてレイヤ3ヘッダとして知られているこの仮想サーキ
ット識別子を前に付けなければならない。このヘッダの
中の情報は仮想サーキット資源を何に使うつもりである
かをも示している。 プロセッサ・ブロック36のマイクロプロセッサμP74
はプロトコル・コントローラ20の制御ポート52にアクセ
スでき、またメモリ76を介してバックプレーン・アダプ
タ16に、およびリンク・アダプタ10の現行状態と動作モ
ードを制御し指示する構成レジスタおよび状態レジスタ
にアクセスできる。後述するファームウェアはマイクロ
プロセッサ74により実行される。チャネル要求の周辺装
置コマンドへの翻訳はマイクロプロセッサ74により行わ
れ、リモート・リンク・アダプタから発生する要求はマ
イクロプロセッサ74により処理される。マイクロプロセ
ッサ74の役割としては、オンカード診断を行い、リンク
・アダプタ10の挙動特性を監視することもある。 メモリ76はプロセッサ・ブロック36とバックプレーン
・アダプタ16との間の通信媒体である。ある種の形式の
チャネル要求とチャネル・データ・メッセージがバック
プレーン・アダプタを介してプロセッサ・ブロック36に
渡されメモリ76に入る。プロセッサ・ブロック36はそれ
に応答してバックプレーン・アダプタが処理するタスク
のリストを作る。このリストにより、プロセッサはチャ
ネルからバックプレーン・アダプタ16のDMAインタフェ
ースへのデータ・フローを制御することができる。 メモリ76は解消されていない仮想サーキットの状態を
維持するのにも使用される。リンク・アダプタ・プロト
コルの各段階あるいはトランザクションの各段階が完了
すると、そのプロセッサを実行している仮想回路の状態
がメモリ76の中で更新される。 リンク・アダプタ10は全体状態LEDブロックおよび全
体制御LEDブロックを使用して、カード構成、ハードウ
ェア改版コードに関する情報を得、LED82によりリンク
・アダプタの状態を表示し、動作モードについての制御
を行う。通常動作中、LEDはリンク・アダプタの活動
(a)、信号品質(s)、遠隔部状態(r)、および適
正な構成(c)をわかりやすく指示する。LEDは2色の
どちらかの色になるが、緑は正常活動を示し、赤はエラ
ー状態を示す。 調停器38はプロセッサ・ブロック36の双方向バス40を
バックプレーン・アダプタとプロトコル・コントローラ
との間のリンク・アダプタ・データ通信径路から分離す
る。調停器38は両バスにまたがらなければならないデー
タ・アクセスを制御し、バックプレーン・アダプタ16か
プロセッサ・ブロック36が両バスの実効的なマスタにな
れるようにする。 マイクロプロセッサ74と制御ポート52との間の入出力
動作はすべて調停器38を通して始動しなければならな
い。これらの動作中、バックプレーン・アダプタ16はプ
ロトコル・コントローラ20またはプロセッサ・ブロック
中のメモリ74にアクセスしないようにされる。 バックプレーン・アダプタ16からのメモリ76へのアク
セスは調停器38を通して開始される。この動作中、マイ
クロプロセッサ74は内部的にキューイングされている命
令(もし存在すれば)を実行することができるだけであ
る。 第2図を参照して、本実施例のハイブリッド・データ
通信リンク・アダプタ10が採用しているデータ完全性の
規準について説明することにする。双方向バス18および
22に乗っているデータはパリティ保護されている。バス
18で並列に伝送される各バイトに対して1ビットのパリ
ティが割当てられる。 プロトコル・コントローラ20とファイバ光学変換ブロ
ック24との間のデータ通信は幾つかの方法で保護されて
いる。出て行く方向では、CRCがプロトコル・コントロ
ーラ20によりバス26で搬送される各フレームに付加され
る。入って来る方向では、バス28から受信されたCRCの
妥当性がプロトコル・コントローラ20で確認され、また
ファイバ光学変換ブロック24が発生する制御コードの特
定のシーケンスをプロトコル・コントローラ20で検出し
なければならない。プロトコル・コントローラ20はまた
ファイバ光学変換器24から出ているステータス・ライン
(図示せず)を監視し、故障状態指示により生じたフレ
ームを排除する。 ファイバ光学変換ブロック24の送信側は光学リンク・
アダプタ上のレベルを信号線34上の出力信号ストリーム
について平衡状態を維持するコード化方式を使用してい
る。ファイバ光学変換ブロック24の光学受信機部は入来
ビット・ストリーム中の不法コードを検出し、信号線36
上のストリームに対してロックすることができないこと
を報告する。 プロセッサ・ブロック36はメモリ76のROM部分および
二重リンク付きリスト(doubly−linked list)に格納
されているデータを、そのデータにアクセスするときCR
C法を用いて確認する。このようにして、リンク・アダ
プタ10は下記のエラー制御階層構造を採用している。 (1)ファイバ光学変換ブロック24による物理的コード
化。これには不法コード、未使用コード、およびリンク
状態コードの検出が含まれる。 (2)物理層でのバイト同期。これにはフレームの終り
(EOF)、(VLF)、および16バイトのデータが含まれ
る。 (3)CRC (4)プロトコル・コントローラ20のプロトコル・エラ
ー機構 (5)バス上のパリティ・チェック (6)ROMチェックサムとデータ構造の冗長性。 今度は第3図を参照して、バックプレーン・アダプタ
16の機能ブロック図を使用してその動作をリンク・アダ
プタ10の他のブロックと関連して説明することにする。 I/Oバックプレーン・インタフェース12に接続されて
いるバス18に乗っているデータは一般にクロックされて
いない、すなわち非同期である。このデータはバックプ
レーン・アダプタ16のバス・ドライバ/レシーバ100に
出入りする。パリティ・ジェネレータ/チェッカ102は
バス・ドライバ/レシーバ100、チャネル・レジスタ104
(第1図の44)、および同期化データ・バッファ106を
相互接続している。第3図の破線の左側の部分のデータ
は非同期領域にある。データは同期化データ・バッファ
106を出て破線の右側の同期領域に入り、スタティック
からダイナミックへのバス変換器108に導かれる。 同期化器制御ブロック110は、同期化データ・バッフ
ァ106と関連して使用され、バス18から受信されたデー
タの同期化での遅れを補償する。同期化データ・バッフ
ァ106は非同期領域と同期領域との間のインタフェース
として働く。同期化データ・バッファ106はデータを書
込み側(非同期)から受入れ、読出し側(同期)に送出
する。同期化データ・バッファ106と同期化器制御ブロ
ック110の構造および動作は1987年1月30日に米国で出
願された“A SYNCHRONIZING SYSTEM"と題する、米国特
許出願第011,352号の主題でありここで引用しておく。
この出願は1985年9月27日に出願された米国特許出願第
781,868号の一部継続出願である。 一旦同期領域に入れば、データはそこからFIFO112
(第1図にブロック50として示してある)を通ってパリ
ティ・シェネレータ/チェッカ114に流れる。装置アダ
プタ・ドライバおよびレシーバ116は次にパリティ・ジ
ェネレータ/チェッカ114をバス22に接続する。FIFO制
御ブロック113はFIFO112にデータのパイプライン式送信
を行わせる信号を発生する。 バックプレーン・アダプタ16を通るデータ・フローの
他に、制御情報もここを通して伝えられる。この制御情
報径路には同期化データ・バッファ106の代りにチャネ
ル・レジスタ104が、FIFO112の代りに動的データ径路ブ
ロック118が含まれている。バックプレーン制御論理120
と自動直接メモリ・アドレス(DMA)処理ブロック122
(第1図の46と48)はそれぞれチャネル・レジスタ104
と動的データ径路118を通過する制御情報にアクセスす
ることができる。 バックプレーン・アダプタ16がプロセッサ・ブロック
36のメモリ76と関連して動作する自動DMAリスト処理(A
LP)機能を行う。以下に第5図と関連して説明するよう
に、プロセッサ・ブロック36はバックプレーン・アダプ
タが直接アクセスできるメモリを備えている。このメモ
リは特定のチャネルとデバイス・ドライバの状態の「ス
ナップショット」を構成するリンク付きリスト(ALIリ
スト)を備えている。ALIリストと自動DMA処理ブロック
122があるおかげで、プロセッサ・ブロック36はバック
プレーン・アダプタ16とともに同時に動作を行うことが
できる。このようなオプションとしては、上述のチャネ
ル動作も含まれる。 プロセッサ・ブロック36へのDMA径路に加えて、バッ
クプレーン・アダプタ16はプロトコル・コントローラ20
との間でやり取りする。FIFO112、同期化データ・バッ
ファ106、および同期化制御ブロック110は毎秒最大8Mデ
ータ語をバックプレーン・アダプタ16とプロトコル・コ
ントローラ20との間で連続的に伝送する。FIFO112に格
納されている24語の中の6語をこのデータ通信の同期化
に使用する。 “A SYNCHRONIZING SYSTEM"と題する、関連出願書を
この同期化機能の説明のためここに引用しておく。 今度は第4図を参照して、バックプレーン・アダプタ
16の構造を説明することにする。バックプレーン・アダ
プタ16はプロセッサ・ブロック36、プロトコル・コント
ローラ20、およびI/Oバックプレーン・インタフェース1
2の間の通信径路コントローラとして動作する。 バックプレーン・アダプタ16の非同期領域部はI/Oバ
ックプレーン・インタフェース12の非同期データに対す
るチャネル・インタフェースを含んでいる。チャネル・
インタフェース・バス18は16ビットのデータ・バスDB
〔0:15〕−、2つのパリティ・ビットCDP〔0:1〕−、お
よび4本の補助ライン{チャネル・エンド(CEND)−、
チャネル・バイト(CBYT)−、データ・エンド(DEND)
−、およびデータ・バイト(DBYT)−}を備えている。
(信号ラベルの次に付いている+および−は、その信号
がそれぞれ論理高レベルまたは低レベルになっていると
きにアサートされていることを示す。)バス18のこの部
分はバックプレーン・インタフェース12との通常I/O通
信の他にポーリング・サイクル動作にも使用される。 補助フィールドはFIFO112のデータ・レジスタを用い
る読み書き動作と関連して使用される。2つの終結デリ
ミタDEND−とCEND−はデータ・レジスタに対して読み書
きするのに必要な順序に応答してデータ転送の終了を示
す。DEND−は読取り動作中にバックプレーン・アダプタ
16によってのみアサートされる。CEND−は書込み動作中
または読取り動作中にチャネルによりアサートされるこ
とができる。ここで読取り時のアサートでは、装置では
なくチャネルがデータ転送を終結することを示す。 データ・レジスタによる転送はパックしてもしなくて
もよい。パック転送中、バイト・フラグ信号DEYT−とCB
YT−を使用して、データ・バス上でバイト転送されてい
るのかそれともワード転送なのかを示す。DBYT−はDEND
−と同時にアサートされるが、上位バイトDB〔0:7〕−
だけが有効である。CBYT−はCEND−と同時に受信されな
ければならないが、上位バイトDB〔0:7〕−だけが受入
れられる。パックしない転送では、データ・レジスタの
動作はすべてデータ・バスの下位バイトDB〔8:15〕−を
使用する。バス18はアドレス部および制御部も備えてい
る。 バックプレーン・アダプタ16はプログラム可能なパリ
ティ・チェック・モードを備えている。このモードで
は、パリティ・ジェネレータ/チェッカ102が制御バ
ス、アドレス・バス、またはデータ・バス上のパリティ
・エラーをチェックし、これに応答する。パリティ・チ
ェック・モードはチャネル動作によりイネーブルとな
る。バス18の制御バスおよびアドレス・バスはAP−ビッ
トによりパリティ保護されている。AP−ビットと制御入
力およびアドレス入力のパリティが奇数にならない場合
には、バックプレーン・アダプタ16はチャネル制御パリ
ティ・エラー状態に入る。この場合は、チャネル動作に
応じてマイアドレス信号(MYAD)−をアサートすること
はない。パリティ・ジェネレータ/チェッカ102はデー
タ・バス18のすべての読取り動作(ポール・サイクルを
除く)に常に奇数パリティを発生し、CDP〔0:1〕−を適
切なレベルにする。CDP
〔0〕−は上位バイトDB〔0:7〕
−と共に使用され、CDP〔1〕は下位バイトDB〔8:15〕
−に関連する。パリティ・チェック・モードがイネーブ
ルされていれば、パリティ・ジェネレータ/チェッカ10
2は書込み制御レジスタを除くすべてのレジスタへのチ
ャネル書込み動作中データが奇数パリティかをチェック
する。パリティ・エラーが検出されるとバックプレーン
・アダプタ16がプロセッサ・ブロック36に割込みをか
け、チャネル動作が書込みデータ形式の場合にはその制
御ブロック状態にチャネル・データ・パリティ・エラー
を示し、チャネル動作が書込みコマントまたは書込みオ
ーダーの場合にはその制御ブロック状態にチャネル制御
パリティ・エラーを示す。 チャネル・レジスタ104とバックプレーン制御論理120
はCIOベースのインプリメンテーションのためのレベル
2のレジスタ・セットおよびチャネルおよび装置/メモ
リ・インタフェースの両者からレジスタ・セットを更新
し監視するのに必要な制御論理から構成されている。こ
れらのブロックは第1図に関連して上に述べた各種制御
チャネル動作を実施する。 同期化器制御ブロック110とバックプレーン制御論理1
20は共に動作して、データ読取りおよびデータ書込みの
チャネル動作中バースト要求信号(BR)−がアサートさ
れる時点を判断する。BR−は、データ径路が現在の方向
の他の転送を直ちに完了することができれば、I/Oスト
ローブ信号(IOSB)の立上り縁でアサートされる。デー
タ転送中であってDEND−かCEND−がアサートされる前に
BR信号のアサートが取消されると、これはチャネルが転
送を進める前に後続のサービス要求を待たなければなら
ないことを示している。 装置/メモリ・インタフェースはバックプレーン・ア
ダプタ16の同期データ部から成り、I/Oチャネル(チャ
ネル・インタフェースを介して)とプロトコル・コント
ローラ20とプロセッサ・ブロック36との間のデータのフ
ローを制御する。装置/メモリ・インタフェースは機能
ブロックFIFO112とスタック124を備えており、これらは
メモリとして使用される。このブロック内のデータの流
れについては、2つの概念的バス、すなわちデボジット
・バスおよびフェッチ・バスに関して説明することにす
る。 クロック領域変換回路つまりバス変換器108はデータ
が同期および非同期のクロック領域間を正しく確実に通
過するのに必要である。 FIFO112はすべてのデータ読取り、データ書込み動作
中にデータをバッファするのに使用される。FIFO112は1
8転送分の深さがあり、データ・バス18の状態とその関
連パリティ・ビットの他に、補助バイトと終結デリミタ
も格納する。FIFO112はデータをデボジット・バスから
受取り、フェッチ・バスを駆動する。 FIFO112の制御は一方向だけにアクティブな転送をサ
ポートするように行われる。すなわち、FIFO112はデー
タ転送に論理的な中断点が発生するまではデータ読取り
とデータ書込みの動作を交換できない。 スタック124はプロセッサ・インタフェース126および
メモリ・インタフェース128とともに、主としてバック
プレーン・アダプタの自動リスト処理機構によりデータ
構造の内部格納に使用される他、データ読取りおよびデ
ータ書込みのチェネル動作を行っていない間にチャネル
・インタフェースとの通信にも使用される。スタック12
4はデータをデポジット・バスから受取り、フェッチ・
バスを駆動する。 パリティ・ジェネレータ/チェッカ114はデポジット
・バスのパリティにより保護されるべきすべてのデータ
が有効であるかどうかを確認するのに使用される他に、
データ・ソースがパリティを発生しない場合にFIFOにス
トアするパリティを発生するために使用され、メモリ・
インタフェース128から来るデータに適用される。 装置ポート(第3図の116)はプロトコル・コントロ
ーラへのインタフェースをとっている。装置ポートは16
ビット・データ・バス、2つのパリティ・ビット、2つ
の補助ビット、および5本の制御ラインから構成される
バス22の一部を含んでいる。装置ポート・データ・バス
は16ビット幅であり、上位バイトおよび下位バイトと見
なすことができる。これら各バイトはパリティ・ビット
により保護されている。パリティ・ジィネレータ/チェ
ッカ114は最初奇数パリティを発生しチェックするよう
にプログラムされる。データ・バスはメモリ・インタフ
ェースとしても使用される。補助ビットEOS+とBYTE+
はそれぞれデータ終結と奇数データ・カウントとを示す
のに使用される。これらビットはデータと同時にアサー
トされる。EOS+ビットとBYTE+ビットはチャネルの(D
END−、CEND−)および(BYTE−、CBYT−)データ信号
に対応する。BYTE+はEOS+と同時にアサートされるだ
けであり、奇数バイトはデータ転送の上位バイトLD〔0:
7〕+に置かれる。 バックプレーン・アダプタ16はデータをプロトコル・
コントローラ20に転送するのに5本の制御ラインDRFD
+、DDAV+、LINK_EN+、DIN+、およびBREQ+/DTACK~
を使用する。最初の2つの信号DRFD+とDDAV+はそれぞ
れ「装置がデータの受入れ準備完了」、および「装置デ
ータ利用可能」を表わす。バックプレーン・アダプタ16
はこれら信号をサンプリングしてプロトコル・コントロ
ーラ20が読取りまたは書込みのトランザクションを行う
準備が完了しているか否かを確認する。LINK_EN+はPAS
SPORTがデータ転送を行いたいということを示すために
アサートされるリンク・アダプタ・イネーブル信号であ
る。転送の方向はDIN+信号により規定される。DIN+が
アサートされると読取り動作を示す。逆にデアサートさ
れると、書込み動作を示す。これらの信号については、
“A SYNCHRONIZING SYSTEM"と題する、関連出願を引用
しておく。 バックプレーン・アダプタが(プロセッサにより)装
置ポート転送を行うようにプログラムされていれば、適
切な「準備完了」信号が現われると、バックプレーン・
アダプタはそのLINK_EN+ラインとDIN+ラインを駆動し
てプロトコル・コントローラにアクティブな転送を行う
べきことを指示する。後続するクロック・エッジが生起
した時にプロトコル・コントローラの準備完了信号がな
おも存在すれば、転送が起る。 残りの制御ラインBREQ+/DTACK−はプロトコル・コン
トローラ・インタフェースでは直接使用されないが、装
置ポート転送中バックプレーン・アダプタ16の挙動に影
響を与える。調停器38はバックプレーン・アダプタへの
即時バス要求制御としてBREQ+/DTACK−を使用する。バ
ックプレーン・アダプタ16はBREQ+がアサートされたこ
とを検出すると、次のクロック・サイクルでLD〔 〕+
バスを解放する(すなわち、LINK_ENをアサートしない
でおく)ことを保証し、BREQ+のアサートの解除に続く
クロック・サイクルまでバスの制御権を得る。 プロセッサ・インタフェース126はバックプレーン・
アダプタ16が新しい情報がないかどうかメモリ76を調べ
るべきときを決定し、またプロセッサ・ブロック36に状
態情報が利用可能であることを知らせるために使用され
る。このインタフェースはCIOバックプレーン・インタ
フェース12から得られるパワー状態指示を供給するのに
も使用される。 プロセッサ・インタフェースは3つの信号すなわちCN
TL+、INTA+、PASSPORT INT+を取扱う。 バックプレーン・アダプタ16がCNTL+がアサートされ
ていることを検出すると、処理のためメモリ76のブロッ
クを取り上げ、これがリセット条件以来最初のCNTL+の
アサートであるか否かに依存してこのブロックを処理す
る。いずれの場合でも、CNTL+がアサートされる限り、
バックプレーン・アダプタはブロックを処理しようとす
る。 バックプレーン・アダプタがタスクを完了するか、あ
るいはCNTL+がアサートされると、このアダプタはメモ
リ76に状態情報を置き、割込み信号INTR−をアサートす
る。すると、INTR−はインバータによりバッファされ
て、プロセッサ・ブロック36に与えられる正の真信号PA
SSPORT_INT+を形成する。 バックプレーン・アダプタ16がINTA+のアサートを見
出して割込みが承認されたことを確認するまでは、PASS
PORT_INT+はアサートされたままになっている。バック
プレーン・アダプタ16は次にINTA+のアサートが落ちて
割込みハンドシェークを完了すると予期する。 2つの一次電力状態信号(primary power status sig
nal)PON+、PFW+がバックプレーン・アダプタ16によ
り駆動されてプロセッサ・ブロック36に与えられる。PO
N+はCIOバックプレーンからの電力表示信号と同じもの
であって単にプロセッサ・ブロック領域に渡されるに過
ぎない。PFW+はやはりバックプレーンから取られるPFW
−をバッファし且つ反転したものである。 二次電力状態もSECONDARY_POWER_LOSS+信号の形でプ
ロセッサ・ブロックに与えられる。この信号がアサート
されれば直前の一次電力障害からの回復の間に二次電力
が落ちたことを示す。 プロセッサ・インタフェース126の活動はすべてプロ
セッサ・ブロック36が与えるSCLK+に関連している。 バックプレーン・アダプタ16はそこでタスク・リスト
が受信され処理される共有メモリを用いてプロセッサ・
ブロック36と通信し、状態ブロックはタスクが完了した
ときにそこに置かれる。チャネル・レジスタ・セットへ
のアクセスのレベルの変更もここで行われる。メモリ・
インタフェース128は、13ビット分だけを使っている16
ビット・アドレスバス、装置データ・バス22のデータ部
分およびメモリ制御バスを用いる。 バックプレーン・アダプタのアドレス・バスは16ビッ
ト・バスSA〔15:0〕であり、その中の13ビットSA〔13:
1〕だけを使用する。これら13ビットはバックプレーン
・アダプタとプロセッサ・ブロックが共有するRAMの中
のデータの任意を8K語にアドレスし、RAMアドレス0〜3
FFEHを表わす。カードが拡張RAMを使うように構成され
ている場合には、アドレス・ビットSA〔15:1〕+も使用
し、アドレス範囲を0〜OFFFEHまで、すなわち32K語ま
で拡大する。 メモリ・インタフェース128はメモリ制御に使用され
る4本の出力ラインと2本の入力ラインを備えている。
これらのライン上の信号は次の通りである。 MRQ+ バックプレーン・アダプタによりアサートさ
れ、このアダプタがメモリ76にアクセスしたいことを示
す。 DIN+ 転送の方向を示し、メモリ76の読出しのときは
アサートする。 RD+ メモリ読出しストローブであり、バックプレー
ン・アダプタがデータをそのデータ・バスに送り込む準
備が完了したときアサートされる。 WR− メモリ書込みストローブであり、バックプレー
ン・アダプタが有効なデータをデータ・バスに送り込む
ときアサートされる。 MACK+ メモリ・アクノレッジ・ラインであって、バッ
クプレーン・アダプタに対し、そのメモリ要求をプロセ
ッサ・ブロック36が承認したことを示す。 BREQ+/DTACK− データ転送アクノレッジ・ラインであ
って、メモリ転送中では、現在のメモリ動作を完了する
ことができることを示す。 バックプレーン・アダプタ16がメモリ76にアクセスす
るときは、まずそのMRQ+ラインをDIN+ラインと共にア
サートし、行おうとするメモリのアクセスの形式、つま
り読出しか書込みかを指示する。メモリがアクセス可能
であれば、MACK+信号がアサートされる。この時点でバ
ックプレーン・アダプタはプロセッサ・ブロック36内の
すべてのRAMについての制御権を保持している。MACK+
があればバックプレーン・アダプタはSA〔 〕+アドレ
ス・バスを積極的に駆動する。次にバックプレーン・ア
ダプタはRD−またはWR−を駆動してメモリ・アクセスを
始め、データが今セットアップされたことを示すデータ
転送アクノレッジ信号DTACK−を待つ。次にバックプレ
ーン・アダプタはMRQ+とRD−またはWR−のアサートを
解除して転送を完了する。 RD−、WR−の他にSA〔 〕+バスも通常は高インピー
ダンスの状態にある。これらはメモリ要求の間MACK+が
アサートされるまで高インピーダンスのままになってい
る。これら制御信号は次にメモリ転送が完了すれば高イ
ンピーダンス状態に戻る。 LD〔 〕+バスはメモリ要求サイクルが始まった場合
だけ高インピーダンスになり、またメモリ書込みサイク
ルがアクティブである場合に限りMACK+がアサートされ
たとき駆動される。 メモリ転送に関するこれ以上の詳細は、第6図に関し
て行なう調停器の記述において示す。 メモリ・インタフェース128の活動はすべてプロセッ
サ・ブロックにより発生されるSCLK+に関係している。 各種の形式のデータ転送中の各種領域におけるバック
プレーン・アダプタ16の内部挙動の例をいくつか以下に
提示する。 チャネル・データ書込み:チャネルからプロトコル・コ
ントローラへ チャネル・インタフェース・ブロック(バス・ドライ
バ/レシーバ)100で、ホストのデータ書込み動作から
のデータはバス・ドライバ/レシーバ100中のバス・レ
シーバからパリティ・ジェネレータ/チェッカ102中の
チェッカを通って、同期化データ・バッファ106に進
む。次に装置インタフェースはこれをバス変換器108に
より処理し、デポジット・バスに載せる。パリティ・ジ
ェネレータ/チェッカ114でペリティが再度チェックさ
れ、そのデータがFIFO112にロードされる。この同じデ
ータが結局FIFOの出力に現われ、装置ポート制御信号が
その適正な状態にあると仮定すれば、データはプロトコ
ル・コントローラが受入れるためフェッチ・バスに与え
られる。 チャネル・データ読出し:プロトコル・コントローラか
らチャネルへ プロトコル・コントローラは、データが獲得できるこ
とを装置ポート116において示す。装置ポートはこのデ
ータをハンドシェークし、これをデポジット・バスに載
せる。パリティがチェックされ、データがFIFOにロード
される。このデータは結局FIFOのフェッチ・バスに現わ
れ、ここでバス変換器108に拾い上げられチャネル・イ
ンタフェース100に転送される。データ径路同期化器
(同期化データバッファ)106はデータを受入れ、デー
タの存在によりサービス要求が発生される。チャネルが
読出し動作を行い、バス・ドライバ/レシーバ100のド
ライバがデータをデータ径路同期化器からチャネルに転
送する。 チャネル・データ書込み:チャネルからメモリへ この場合には、チャネルから装置/メモリ・インタフ
ェースまでの径路は、データがFIFOから取り除くことが
できるようになるまでは、装置ポート転送の場合と同じ
である。2つのことが発生する。データが送られるメモ
リ・アドレスがスタックによってフェッチ・バスに載せ
られ、メモリ・インタフェースにより格納される。次
に、メモリ・インタフェース・コントローラが調停器ブ
ロックを介してメモリへのアクセスを要求する。バス要
求が承認されると、フェッチ・バスの内容が装置ポート
へ向けて駆動され、適切な制御ストロ−ブを発生するこ
とによりデータをメモリへロードする。 チャネル・データ読出し:メモリからチャネルへ メモリがチャネル転送を行なう場合、バックプレーン
・アダプタはメモリのソース・アドレスをスタックから
フェッチ・バスを介してメモリ・インタフェースにロー
ドし、調停器を通してメモリへのアクセスを要求する。
これが承認されると、データは装置ポートを通してサン
プルされ、デポジット・バスへ向けて駆動される。この
時点ではデータがパリティを持っていないから、パリテ
ィ・ブロックが適切なパリティを発生し、これをフェッ
チ・バスへ向けて駆動する。次にデータ・ユニット全体
がFIFOにロードされる。転送の残りの部分は装置ポート
がデータ・ソースであるときのようにして行なわれる。 他のチャネル書込み動作 コマンドおよびオーダーはチャネル・レジスタ・ブロ
ックに書込まれる。この動作が行なわれることにより、
バックプレーン制御論理ブロックは新しいオーダーまた
はコマンドが存在することを装置/メモリ・インタフェ
ースに通知する。すると装置/メモリ・インタフェース
は問題となっているレジスタからのデータをバス変換器
に送り、そこでデータがデポジット・バスに載せられ、
続いて、スタックが後に使用するため所定のロケーショ
ンにロードされる。 他のチャネル読出し動作 チャネル読出し検知レジスタの状態はチャネル・イン
タフェースに同期させられる特別な状態ビットにより更
新される。チャネル読出し状態レジスタの内容はスタッ
クを経由して更新される。スタック内の所定のロケーシ
ョンからの状態情報はフェッチ・バスに載せられ、ここ
で領域変換器(バス変換器)を通してチャネル状態レジ
スタに伝えられ、読出し検知レジスタ中のARQビットが
セットされて新しい状態が利用可能であることを示す。 命令ブロックおよび自動リスト項目の読出し 処理コマンドあるいはリスト項目はメモリ内に構築、
すなわち格納されるが、バックプレーン・アダプタ16は
データをメモリから転送し、通常はこれをスタックにロ
ードする。メモリのソース・アドレスはスタックからフ
ェッチ・バスを経由してメモリ・インタフェースに転送
され、ここで調停器を通してメモリへのアクセスを要求
する。これが承認されると、データが装置ポートを通し
てサンプリングされ、デポジット・バスへ向けて駆動さ
れ、次に後の使用のためスタック内の所定のロケーショ
ンにロードされる。 自動リスト項目書込み(更新) リスト項目が完成したときまたはチャネルから予期し
ないコマンドまたはオーダーを受信したとき、バックプ
レーン・アダプタはメモリを更新しなければならない。
この時点で2つのことが起る。すなわち、そこへデータ
を送ることになっているメモリ・アドレスがスタックに
よりフェッチ・バスの載せられ、メモリ・インタフェー
スにより格納される。次に、メモリインタフェース・コ
ントローラが調停器を介してメモリへのアクセスを要求
する。スタックから転記されるべきデータがフェッチ・
バスに載せられる。バス要求が承認されると、フェッチ
・バスの内容が装置ポートへ向けて駆動され、適切な制
御ストローブが発行されてデータをメモリにロードす
る。 各種のデータ径路転送 バックプレーン・アダプタの試験の機能の1つは、デ
ータをプロトコル・コントローラ20とメモリ・インタフ
ェース128との間で装置ポート116を介して転送できるこ
とである。この種の転送中に、スタックは中間格納ユニ
ットとして働く。この種の転送に対しては、1つのスタ
ック・ロケーションしか割当てられないから、バッファ
リングは不可能である。 今度は第5A図〜第5D図を参照して、プロセッサ・ブロ
ック36の構造を説明することにする。マイクロプロセッ
サ300は8MHz、16ビットのマイクロプロセッサであっ
て、割込み、直接メモリ・アクセス(DMA)、タイマ、
およびバス・インタフェースのような周辺回路が組込ま
れている。マイクロプロセッサ300はインテル社が製造
するような80186マイクロプロセッサとして構成するの
が望ましい。8MHzのクロック周波数は16MHzの水晶(XTA
L)302から得られる。 時分割多重(TDM)アドレスおよびデータ・バスAD
〔0:15〕304(第1図ではバス40として示してある)は
ラッチ306に接続されている。バス304はマイクロプロセ
ッサ300も含めて第5図に示すすべての主要ブロックを
相互接続する。ラッチ306はマイクロプロセッサ300から
アドレス・ラッチ・イネーブル(ALE)信号を受信する
他、マイクロプロセッサ300が、バックプレーン・アダ
プタ16のプロセッサ・ブロック36の内部のメモリへのア
クセスを承認していることを示す信号(HLDA)も受信す
る。 DMAアクセスはプロトコル・コントローラ20がデータ
転送を要求するとき、プロセッサ・ブロック36により行
われる。DMA信号はマイクロプロセッサ300の内部にある
DMAブロックにより処理される。この目的の割込み信号
は割込みバス308としてマイクロプロセッサ300に導かれ
る。 プロセッサ・ブロック36はメモリにマッピングされて
いるので、そのすべての要素がメモリの所定ロケーショ
ンでアクセスできる。メモリ・デコードはマイクロプロ
セッサ300の内部のバス・インタフェース・ブロックとR
AMコントローラ310により行われる。RAMコントローラ31
0はプロセッサ・ブロック36の各要素間でメモリ・ロケ
ーションを伝達するシステム・アドレス・バスSA〔15:
0〕312に接続されている。SAバス312はラッチ306に接続
されているが、これはマイクロプロセッサ300により制
御される。 ALEおよびHLDA制御信号に加えて、マイクロプロセッ
サ300は以下の信号を生成する:書込みストロープ信号
(WR−)、読出しストロープ信号(RD−)、メモリへの
バイト・アクセスがアクティブなのかそれともワード・
アクセスがアクティブなのかを定めるバス高イネーブル
信号(BHE−)、マイクロプロセッサ300がデータを発生
するかそれとも受信するかを示す方向ライン信号(DT/R
−)、バックプレーン・アダプタが共有メモリへのアク
セスを要求していることを示す信号HOLD+、および同期
化信号SYNC_PFW+。これらの信号は制御バス314として
伝達される。 マイクロプロセッサ300は内部アドレス・バスをデコ
ードしこれからライン選択信号を発生する内部チップ選
択ユニットを備えている。上側チップ・セレクト信号
(UCS−)、下側チップ・セレクト信号(LCS−)、中間
チップ・セレクト信号(MCS〔1〕−)、およびプロト
コル・コントローラ0、4、および5信号(PRONTO_SEL
_〔0、4、5〕)はマイクロプロセッサ300により発生
され制御バス314を経由して伝達される。 RAMコントローラ310は制御信号をマイクロプロセッサ
300から受信し、これからランダム・アクセス・メモリ
(RAM)316により受信されるRAM選択ストローブを発生
する。UPPER_RAM_SELおよびLOWER_RAM_SELのRAM選択信
号は表に従ってRAMコントローラ310により発生される。 RAM316はバイト・アドレスもワード・アドレスも可能
である。そのアドレスが偶数である語がアクセスされる
と、両方のRAM選択信号がアサートされる。バイトまた
は奇数アドレスにある語がアクセスされると、RAM選択
信号のうちの一方だけがアサートされる。偶数アドレス
へのバイト・アクセスでは上側RAMが選択され、奇数ア
ドレスへのバイト・アクセスでは下側RAMが選択され
る。SA
〔0〕+信号は奇数バイト・アクセス中にアサー
トされる。 RAM316は2つの部分、すなわちバス304のAD〔0:7〕+
に接続される上側(UPPER)RAMと、バス304のAD〔8:1
5〕+に接続される下側(LOWER)RAMから構成されてい
る。 RAM316はURS−、LRS−、WR−、およびRD−の各信号を
受信し、バス304を介してデータを送/受信する。 ラッチ312はマイクロプロセッサ300のアドレス・サイ
クル中にAD〔0:15〕(バス304)の内容をラッチし、信
号をSA〔15:0〕+(アドレス・バス312)に発生する。
新しいデータはALE+信号がアサートされるとラッチ312
にロードされ、ALE+のアサートが解除された時点でホ
ールドされる。 HLDA+ 信号はラッチ312により受信されるトライス
テート制御信号である。ラッチはHLDA+のアサートが解
除されているときだけバス312を駆動する。これはマイ
クロプロセッサ300がバックプレーン・アダプタ16にバ
ス使用を許諾していないときに起る。 読出し専用記憶装置(ROM)318は好ましい実施例では
32Kのメモリ・ロケーションを提供する。ROM318はRD−
信号およびUCS−信号を受信し、UCS−がアサートされる
とアクセスされ、RD−がアサートされるとデータがバス
304にアクディブに生成される。 全体状態レジスタ320はバス304のAD〔8:15〕+に接続
され、本実施例のハイブリッド・データ通信リンク・ア
ダプタ10を実現する「カード」の改版と構成に関する情
報を含んでいる。 全体制御レジスタ322はバス304のAD〔8:15〕+に接続
され、ファイバ光学変換ブロック24およびハイブリッド
・データ通信リンクの状態を表示するのに使用される1
組のLED323に関する情報を含んでいる。PCS
〔0〕−、W
R−、およびSA〔3:1〕の各信号はレジスタ320と322への
書込みを行うのに使用される。 マイクロプロセッサ300に組込まれているDMAブロック
はプロトコル・コントローラ20とプロセッサ・ブロック
36との間の高速データ径路を与えるのに使用され、また
これはプロセッサ・ブロック36の他の動作と同時に進め
ることができる。0と1の1対のチャネルはそれぞれ読
出しと書込みのDMA動作に使用される。DMA要求が現われ
ると、マイクロプロセッサ300のDMAユニットがバス304
とシステム・アドレス・バス312の制御を獲得し、その
動作を実行する。DMA転送が完了すると、マイクロプロ
セッサ300は調停器38を経由するバックプレーン・アダ
プタ16へバスの制御権を許諾する。 DMA書込み動作はCONTROL_RFD+信号がアサートされて
おりDMAチャネル1が現在使用可能であるとき行われ
る。次にデータはメモリ(RAM316またはROM318)中であ
ってチャネル1のソース・アドレスで指示されたロケー
ションからフェッチされ、バス304の次のサイクルでプ
ロトコル・コントローラ20に書込まれる。DMAユニット
はCONTROL_RFD+信号を書込み中に再びサンプリングす
ることにより、別の語をプロトコル・コントローラ20に
送出することになっているか否か判定する。 DMA読出し動作ではデータをプロトコル・コントロー
ラ20からRAM316に転送する。DMAチャネル0が使用可能
になると、CONTROL_DAV+信号がマイクロプロセッサ300
でサンプリングされる。CONTROL_DAV+がアサートされ
るとマイクロプロセッサ300のDMAユニットがバス304を
獲得し、データ・ワードをプロトコル・コントローラ20
からRAM316に読込む。語はデスティネーション・アドレ
ス・レジスタの内容により決められるメモリ・ロケーシ
ョンに書込まれる。 マイクロプロセッサ300に組込まれている割込みコン
トローラはバックプレーン・アダプタ16、リモート・リ
ンク・リセット(RLR)検出器324、またはプロトコル・
コントローラ20が発生する割込み信号を割込みバス308
で受信して監視し、これに応答する。信号PASSPORT_INT
+、RLR_INT+、およびPRONTO_INT+はそれぞれ上述し
た各割込源から発生される。 また停電警告割込み信号PFW_INT+が二次電源サポー
ト326により発生され、装置クリア割込み信号DCL_INT+
がバックプレーン・アダプタ16から受信される。 パスポート制御マシン328はRAM316とバックプレーン
・アダプタ16との間でデータを伝送させるハンドシェー
キング信号を発生する。CNTL+信号およびINTA+信号は
パスポート制御マシン328により発生され、バックプレ
ーン・アダプタ16に導かれる。 RLR検出器324はRLR信号をアサートすることにより、
プロトコル・コントローラ20からアクセスできる。ハー
ドウェア改版コード・ブロック330、マイナー・コード
・ブロック332、およびイコール・モード・ブロック334
はバス336を介して全体状態レジスタ320にアクセスする
ことができる。 今度は第6図を参照すると、調停器38がブロック図の
形で示されている。リンク・アダプタ・データ・バスLD
〔0:15〕+22はプロトコル・コントローラ20とバックプ
レーン・アダプタ16とを接続し、アドレス・データ・バ
スAD〔 〕+40は調停器38をプロセッサ・ブロック36に
接続する。バックプレーン・アダプタ16によるプロセッ
サ36の内部メモリへのアクセスができるようにする動作
やプロセッサ・ブロック36によるプロトコル・コントロ
ーラ20へのアクセスができるようにする動作は調停器38
により取扱われる。 調停器38のバス・トランシーバ400はLDバス22とADバ
ス40を接続する。リンク・アダプタ送信出力調停器信号
LTOA+はバス・トランシーバ400で受信され、2つのバ
ス間のデータ・フローの方向を確立する。バッファ・イ
ネーブル信号BUF_EN_はバス・トランシーバ400で受信さ
れ、ブロック400内部の2つのバス分離トランシーバを
イネーブルする。 LTOA+がアサートされると、BUFEN−がアサートされ
る場合はデータをLD22からAD40へと流す。LTOAのアサー
トが落されていれば、BUF_ENがアサートされない場合デ
ータをAD40からLD22へ流す。BUF_EN+がアサートされて
いなければ、両バスは分離される。 パルス伸張ブロック402はバス・トランシーバ400がイ
ネーブルされている時間を選択的に引き伸ばす。データ
転送の方向がLD22からAD40であるときは、パルス伸張ブ
ロック402は調停器38中の調停器ステート・マシン404が
発生するTLOA信号が偽になっていることにより不活性に
なっている。この場合にはBUF_EN_信号は調停器ステー
ト・マシン404により発生されるBUFFER+信号に従って
いる。 データ転送の方向がAD40からLD22であるときは、パル
ス伸張ブロック402はLTOAが真であることにより活性化
される。すると、パルス伸張ブロック402から発生するB
UF_EN_信号は調停器ステート・マシン404が発生するBUF
FER+信号に状態間時間の半分だけ遅れて従う。この伸
張されたBUF_EN_のため、AD40からLD22への転送にかか
る時間が追加される。LTOA信号が偽に戻ると、BUF_EN_
信号のアサートが解除される。 プロセッサ・ブロック36が、プロトコル・コントロー
ラ20へアクセスするように調停器38に要求すると、調停
器はこれに応答して、バックプレーン・アダプタ16にLD
〔 〕+バス22を強制的に手放させ、次にプロセッサ・
ブロック36が制御ポート52に適切な信号を発生してプロ
トコル・コントローラ20にアクセスする。このアクセス
が完了すると、調停器38はバックプレーン・アダプタ16
が動作を続行するか判断する。 調停器ステート・マシン404はRD−、WR−、HLDA+、P
RONTO_SEL_、DT/R−、RFW_INT+、SYNC_PFW+、およびS
CLK+の各信号をプロセッサ・ブロック36から受信す
る。またRESET−、MRQ+、DIN+、WR−、およびRD−の
各信号をバックプレーン・アダプタ16から受信する。調
停器ステート・マシン404はSYNC_RD~、SYNC_WR−の各信
号をプロトコル・コントローラ20に対して発生し、MACK
+およびBREQ+/DTACK−の各信号をバックプレーン・ア
ダプタ16に対して発生し、またHOLD+信号をプロセッサ
・ブロック36に対して発生する。 第7図、第8図、および第9図は調停器ステート・マ
シン404による信号の受信および発生を示す状態遷移図
である。これら状態遷移図を以下の調停器ステート・マ
シンの説明で参照することにする。 第7図を参照すると、方向状態遷移図が示されてい
る。方向ステート・マシンは調停器ステート・マシン40
4の一部を形成し、LTOA+信号を制御する。この信号は
第6図に関連して上に説明したように、LDバス22とADバ
ス40との間の転送の方向を決定する。方向ステート・マ
シンは、UPDATE−信号がアサートされ(状態410)且つ
プロセッサ・ブロック36かバックプレーン・アダプタ16
かがそれぞれPRONTO_SEL−をアサートするか(状態41
2)またはMRQ+をアサートするか(状態414)してバス2
2を制御しようとしているときに限り、LTOA+信号が変
化する(状態408)ように動作する。書込み動作中プロ
セッサ36によりアサートされ読出し動作中アサートを解
除される(状態416)データ送信信号DT/Rは416の次の状
態が状態408であるか状態418であるかを判断する。従っ
て、LTOA+がアサートされているか(状態408)それと
もそのアサートが解除されているか(状態416)がそれ
ぞれ判断される。同様に、バックプレーン・アダプタに
より発生されたデータ・イン(DIN+)信号は状態420で
はアサートされているかそれともアサートが解除されて
おり、これにより状態414の次の状態がそれぞれ408であ
るか418であるか判断される。 状態410、412、414、416、および420に夫々類似の1
組の状態422、424、426、428、および430は、LTOAがア
サート解除状態418にあるときの方向ステート・マシン
のシーケンスを決定する。この状態418の次では、LTOA
+がアサートされることになっていれば状態408に、LTO
A+がアサート解除されることになっていれば状態418に
戻る。 第8図を参照すると、調停器ステート・マシン404の
動作の一部を示す読み/書き発生状態遷移図が示されて
いる。初期状態432でセット・ストローブ(SETSTB)を
受取ると、状態434に遷移する。状態436で、DT/R信号が
アサートされているとSYNC_WR信号が発生する(状態43
8)。DT/R信号がアサート解除されている場合はSYNC_RD
信号が発生する(状態440)。これらの信号はプロトコ
ル・コントローラ20に伝えられる。状態438に続いて、
アサートされているクリア・ストローブ(CLRSTB)信号
を状態442で受取ると、状態432に戻り、アサート解除さ
れていたCLRSTB信号を受取ると状態438に戻る。状態440
で、アサートされているCLRSTB信号を受取る(状態44
4)と初期状態432に戻り、アサート解除されているCLRS
TB信号を受取ると状態440に戻る。 プロセッサ36が、プロトコル・コントローラ20にアク
セスしたいという要求を調停器38に出すと、調停器38は
これに応答してバックプレーン・アダプタ16にLD〔 〕
+バスを手放させる。次に調停器38は適当な制御ストロ
ーブのシーケンスをとることにより、プロトコル・コン
トローラ20の制御ポートのアクセスを進める。このアク
セスが完了すると、調停器38はバックプレーン・アダプ
タ16に動作を再開させるか判断する。 第9図を参照すると、調停器38はプロセッサ・ブロッ
ク36が読出し動作を行うか書込み動作を行うかによりわ
ずかに異なる2つの径路を取る。プロセッサ・ブロック
36はプロトコル・コントローラ20にアクセスするときそ
の通常の4サイクル・バス動作に2つの待ち状態を挿入
する。これは<T1>、<T2>、<T3>、(TW1>、<TW2
>、<T4>なるバス・サイクルの進行に対応する。プロ
セッサ・ブロック36はバス状態<T4>の前縁でデータを
サンプルする。この前縁は第6バス・サイクルの始まり
である。 調停器38の第9図の状態遷移図を説明するに際し、調
停器38が発生する信号UPDATE、BREQ、SELECT、BUFFER、
およびMACKを1つのベクトルとして取扱う。1つの状態
で発生した信号を1つの番号、たとえば、IDLE04で示
す。これは4を2進数で表したもの、たとえば00100が
この状態で発生することを示している。00100はUPDATE
=0、BREQ=0、SELECT=1、BUFFER=0、MACK=0で
示している。プロトコル・コントローラ20からのプロセ
ッサの読出しに対する状態のシーケンスは次のとおりで
ある。 調停器状態:<IDLE04>450 マイクロプロセッサ:<T1> 調停器はこの状態ではアイドルで、PRONTO_SEL−(ま
たはバックプレーン・アダプタからのメモリ要求(MRQ
+))のアサートを待っている。PRONTO_SEL−がアサー
トされる(状態452)と調停器(状態454)はDT/R−の値
をチェックして、読出し動作を意図しているか書込み動
作を意図しているかを判断する。(第7図)読出しの場
合、DT/R−=低であり、調停器38はRD−のアサートを待
つ(状態456)。このアサートは次の状態で起る。 調停器状態:<IDLE04>450 マイクロプロセッサ:<T2> この状態の前縁で、方向ステート・マシン(第7図)
はプロセッサが読出しを要求中でLTOA+をアサートして
いることを確認する。プロセッサは<T2>の期間中RD−
をアサートする。調停器はこれを検出してその状態を変
える。 調停器状態:<PRON28>458 マイクロプロセッサ:<T3> この状態の前縁で方向ステート・マシンはプロセッサ
がなおも読出しを要求中でLTOA+をアサートし続けてい
ることを確認する。この時点で、調停器38はそのUPDATE
−信号のアサートを解除して、それがアクティブである
ことを示している。調停器38はバックプレーン・アダプ
タに対してBREQ+をアサートすることによりリンク・ア
ダプタ・バスへのバス要求も発するが、これはこのバス
が次の状態になれば利用できることを保証するものであ
る。 調停器状態:<PRON24>462 マイクロプロセッサ:<TW1> 調停器はプロトコル・コントローラ20に対してPRONTO
−およびSYNC_RD−をアサートして、読出しを始める。 調停器状態:<PRON26>264 マイクロプロセッサ<TW2> Prontoからのデータはこの状態中にLD〔 〕バス22上
で有効になる。調停器38はBUFFER+をアサートする。こ
の信号によりBUF_EN−がアサートされる。BUF_EN−が真
であることにより、バス・トランシーバ400がオンとな
り、LD〔 〕バス22に乗っているデータがAD〔 〕バス
40へ駆動される。BUFFER+のアサートはパルス伸張ブロ
ック402により立上り縁でも検出され、STRETCH+がアサ
ートされる。RDがアサートされれば(状態466)調停器
は状態468に入る。 調停器状態:<PRON08>468 マイクロプロセッサ:<T4> プロセッサはデータをこのバス・サイクルの前縁でサ
ンプリングする。調停器38はBUFFER+のアサートを解除
するが、BUF_EN−はSTRETCH+により更に半クロック・
サイクルだけアサートされたままになっている。これに
よりプロセッサのデータ保持時間の仕様が満足される。
CLRSTB信号が発生する(状態470)。 調停器状態:<IDLE12>472 マイクロプロセッサ:<T1> 調停器はSELECT−とSYNC_RD−のアサートを解除す
る。プロトコル・コントローラは別の装置ポート・アク
セスを処理する前に2つの状態を回復することを要求す
る。それ故調停器はBREQ+をアサートし続ける。プロセ
ッサはその<T1>状態にあるので、別の調停器要求が存
在することが可能である。プロトコル・コントローラ書
込み要求が存在すれば、調停器は<PRON28>(状態45
8)の書込み要求径路に移り、またそれが存在しない場
合には、調停器は<IDLE04>(状態450)に戻る。調停
器はPRONTO_SEL−状態474とDT/R−(状態496)の値をチ
ェックすることにより、プロトコル・コントローラ書込
み要求の有無を確認して、何か動作をするつもりである
か、またもし動作するつもりであれば、それは読出しで
あるか書込みであるかを確認する(状態478)。 調停器状態:<IDLE04>450 マイクロプロセッサ:<T2> BREQ+のアサートは解除されており、これによりバッ
クプレーン・アダプタは、装置ポート転送が可能ならば
それを始めることができる。この状態での調停器の一般
的な挙動はプロトコル・コントローラ読出し要求が存在
する場合の読出し要求の説明で先に記した。要求が存在
しなければ、調停器はプロセッサがバックプレーン・ア
ダプタかが要求を発するまでアイドル状態に留まり続け
る。 プロセッサは2つの待ち状態を書込みプロント・レジ
スタ動作に対するそのバス・サイクルに挿入するように
内部でプログラムされている。データはバス状態<T2>
の間のいつかサンプリングされるように、AD〔 〕+バ
ス40に与えられる。プロセッサによるプロトコル・コン
トローラへの書込みについての調停器の状態シーケンス
は次のとおりである。 調停器状態:<IDLE04>450 マイクロプロセッサ:<T1> 調停器はこの状態ではアイドルであり、PRONTO_SEL−
のアサートを待っている。PRONTO_SEL−がアサートされ
ると(452)、調停器はDT/R−(454)の値をチェックし
て、読み出し動作をしたいのかそれとも書込み動作をし
たいのかを判断する。これは書込み動作であるから、DT
/R−=高であり、調停器は直ちに次の状態458に進む。 調停器状態:<PRON28>458 マイクロプロセッサ:<T2> この状態の前縁で、方向ステート・マシン(第7図)
はLTOA+のアサートを解除し、プロセッサ書込み動作の
ためバス・トランシーバ400を設定する。調停器はそのU
PDATE−信号のアサートを解除し、アクティブであるこ
とを示す。調停器はまたBREQ+をアサートし、調停器が
次のクロック・サイクルにLD〔 〕バスを欲しがってい
ることをPassportに対して示す。SETSTBは状態460で発
生される。 調停器状態:<PRON24>462 マイクロプロセッサ:<T3> 調停器はPRONTO_とSYNC_WR−をプロトコル・コントロ
ーラに対してアサートし、Prontレジスタ書込みを始め
る。 調停器状態:<PRON26>464 マイクロプロセッサ:<TW1> 調停器はBUFFER+をアサートする。この信号はBUF_EN
−をアサートさせる。これによりバス・トランシーバ40
0をイネーブルする。AD〔 〕+バスからのデータはLD
〔 〕+バスに向けて駆動する。パルス伸張ブロック40
2は、LTOA+が偽であるからディスエーブルされる。RD
のアサートが解除されているので、状態466は調停器状
態480に遷移する。 調停器状態:<PROM10>480 マイクロプロセッサ:<TW2> LD〔 〕+バスに乗っているデータは、プロトコル・
コントローラによりこの状態の前縁でサンプリングされ
る。CLRSTB信号の発生に戻る(状態482)。 調停器状態:<IDLE04>450 マイクロプロセッサ:<T4> 調停器はBUFFER+、従ってBUF_EN−(ここには伸張が
無いので)のアサートを解除する他、SYNC_WR−とSELEC
T−のアサートも解除し、Prontアクセスを完了する。BR
EQ+のアサートを解除し、バックプレーン・アダプタに
バス要求が完了したことを示す。 調停器状態:<IDLE04>450 マイクロプロセッサ:<T1> 調停器はアイドル状態のままになっており、次の要求
を待っている。 調停器は常に如何なる数の連続マシン・サイクル要求
に対しても遅滞なくLD〔 〕+バス22への連続プロセッ
サ要求を承認する。 調停器の設計として、バックプレーン・アダプタがLD
〔 〕バス上でデータを転送するための少くとも1つの
クロック・サイクルを得ることなしには、連続した2つ
より多くのプロセッサ要求が発生できないようになって
いる。 プロセッサによる完全ローディング下でさえ、リンク
・アダプタ・データ・バス22はやはり6クロック・サイ
クルごとに少くとも1つの転送ができ、この結果リンク
・アダプタのスループットは2.7メガバイトになる。調
停器はRAM316に対するバックプレーン・アダプタ要求も
処理する。 マイクロプロセッサ300はホールド/ホールド・アク
ノレッジ式ハンドシェークを利用してその外部バスの制
御の移転を行なう。HOLD+をアサートすることにより、
マイクロプロセッサ300は次の好都合な機会、通常は2
から3クロック・サイクル以内に、そのバスを手放す。
このことが起ったことを示すため、マイクロプロセッサ
300はHLDA+をアサートして、ホールド要求が承認され
たことをアクノレッジする。HLDA+は、HOLD+のアサー
ト解除によりホールド状態が除去されるまでアサートさ
れたままになる。 普通、バックプレーン・アダプタ・メモリ要求はすべ
てHOLD+をアサートさせる。HLDA+がアサートされる
と、RAMコントローラ310は2つのRAM選択線、UPPER_RAM
_SEL_、LOWER_RAM_SEL−をアサートする。RAMコントロ
ーラ310はHLDA+のアサートが解除されるまでどんなプ
ロセッサ情報も無視する。 メモリ読出しの場合には、MRQ+がアサートされてか
らプロセッサがそのアクノレッジに加えていつも<P3>
後アサートされる1固定待ち状態を完了するまでの待ち
状態の数は可変である。従ってバックプレーン・アダプ
タから見たメモリ読出しバス・サイクル・シーケンスは
<P1>、〔可変個数の<PW1>〕、<P2>、<P3>、<P
W>、<P4>となる。 バックプレーン・アダプタ読出しメモリ動作は第9図
に以下の調停器状態シーケンスとして示してある。 調停器状態:<IDLE04>450 バックプレーン・アダプタ:<P1> 調停器はプロセッサがHLDA+状態486をアサートする
までIDLE04状態450になっている。バックプレーン・ア
ダプタはバス待ち状態にある。MRQ+は何時アサートさ
れたかにより、調停器はHLDA+信号が戻されるまで2か
ら5クロック・サイクル待たなければならないことがあ
る。結局HLDA+がアサートされると2つの別の事象が同
時に起る。第1に、アドレス・ラッチ306がディスエー
ブルとなり、アドレス・バスSA〔 〕+312をトライス
テート状態とする。第2に、2本のRAM選択線{URS−、
LRS−}がアサートされる。この挙動はHLDA+が除去さ
れるまで維持される。DINがアサートされれば(状態48
8)調停器は状態490に入る。 調停器状態:<MEM31>490 バックプレーン・アダプタ・<P2> 調停器はMACK+をアサートし、これはバックプレーン
・アダプタにより次のサイクルの前縁で検出され、バッ
クプレーン・アダプタがその読出し動作を開始すること
ができることを示す。MACK+がアサートされればバック
プレーン・アダプタがSA〔 〕バス312を駆動すること
ができる。LD〔 〕+バスとAD〔 〕+バスとの間のデ
ータ径路はBUFFER+、従って、BUF_EN−をアサートする
ことにより連結される。これにより、LTOA+が偽である
ことから、データがAD〔 〕+バスからバス・トタンシ
ーバ400を介してLD〔 〕+バスに出現する。メモリ・
データ径路はバックプレーン・アダプタのタイミングを
満足するほど充分に高速ではないから、DTACK−を非ア
サートにすることによりメモリ・ウェート状態を設定す
る。UPDATE−は今は偽であり、方向ステート・マシン
(第7図)はLTOA+偽の状態にロックされる。 調停器状態:<MEM31>490 バックプレーン・アダプタ:<P3> バックプレーン・アダプタはRD−(状態492)をアサ
ートし、RAMからのデータはLD〔 〕バスまで伝播し始
める。調停器はDTACK−を非アサート状態に保持し、バ
ックプレーン・アダプタに別の読出しサイクルを伸張さ
せる。 調停器状態:<MEM23>494 バックプレーン・アダプタ:<P3W> DTACK−が調停器によりアサートされ、バックプレー
ン・アダプタに読出し状態496を終結させる。 調停器状態:<MEM22>498 バックプレーン・アダプタ:<P4> バックプレーン・アダプタはLD〔 〕+バスからこの
サイクルの前縁でデータをサンプリングする。次にバッ
クプレーン・アダプタはMRQ+およびRD−のアサートを
解除し、調停器はMACK+のアサートを解除して読出し動
作を終結する。 調停器状態:<MEM20>500 バックプレーン・アダプタ:< > 調停器はBUFFER+のアサートを解除することによりAD
〔 〕+からLD〔 〕+へのデータ径路をディスエーブ
ルする。調停器は今度はHLDA+信号のアサートがプロセ
ッサにより解除されるのを待ち、これにより調停状態50
2を完了できるようにする。HLDA+のアサートが解除さ
れると、アドレス・ラッチ306が再びイネーブルとなりR
AM316の選択線のアサートが解除される。 バックプレーン・アダプタによるRAMメモリ書込みの
場合には、MRQ+がアサートされてからプロセッサがそ
のアクノレッジを完了するまでの待ち状態の数は可変で
ある。書込み動作にはメモリ待ち状態はない。従ってバ
ックプレーン・アダプタから見たメモリ書込みバス・サ
イクル・シーケンスは<P1>、〔可変個数の<PW1
>〕、<P2>、<P3>、<P4>である。 バックプレーン・アダプタ・メモリ書込の動作は次の
調停器状態シーケンスとして現われる。 調停器状態:<IDLE04>450 バックプレーン・アダプタ:<P1> 調停器はMRQ+状態484のアサートを検出する。ただ
し、HLDA+は偽(484)であるから、調停器はその現在
の状態450を保つ。調停器はなおもUPDATE−状態にある
から、方向機構はMRQ+のアサートとDIN+の非アサート
を検出してLTOA+をアサートする。それはデータがLD
〔 〕+からAD〔 〕+に転送されることになるからで
ある。 調停器状態:<IDLE04>450 バックプレーン・アダプタ:<PW1> 調停器はプロセッサがHLDA+をアサートするまでIDLE
04状態のままになっている。バックプレーン・アダプタ
はバス待ち状態にある。MRQ+が何時アサートされたか
により、調停器がHLDA+信号がアサートされる(状態48
6)まで2から5クロック・サイクル待たなければなら
ないことがある。結局HLDA+がアサートされると2つの
別の事象が同時に起る。第1に、アドレス・ラッチ306
がディスエーブルとなり、アドレス・バスSA〔 〕+を
トライステート状態にする。第2に、2本のRAM選択線
{URS−、LRS−}がアサートされる。この挙動はHLDA+
が除去されるまで維持される。 調停器状態:<MEM23>494 バックプレーン・アダプタ:<P2> 調停器はMACK+をアサートし、これはバックプレーン
・アダプタにより次のサイクルの前縁で検出され、バッ
クプレーン・アダプタがその読出し動作を開始すること
ができる。MACK+がアサートされるとバックプレーン・
アダプタがSA〔 〕バス312を駆動することができる。L
D〔 〕バスとAD〔 〕バスとの間のデータ径路はBUFF
+を、従ってBUF_EN−をアサートすることにより連結さ
れ、これにより、LTOA+が真であるから、LD〔 〕+バ
スからのデータがAD〔 〕+バスに現われる。データは
バックプレーン・アダプタ書込みパルスの後縁で有効で
なければならず、STRETCH+はこのサイクルの中途でア
サートされる。RAM316はバックプレーン・アダプタ書込
みアクセスを処理するのに充分速く、それ故DTACK−が
アサートされる。UPDATE−は今は偽であり、方向ステー
ト・マシンはLOTA+が真である状態にロックする。 調停器状態:<MEM23>494 バックプレーン・アダプタ:<P3> バックプレーン・アダプタはWR−(状態504)をアサ
ートする。 調停器状態:<MEM20>500 バックプレーン・アダプタ:<P4> バックプレーン・アダプタはMRQ+とWR−のアサート
を解除し、調停器はMACK+のアサートを解除して書込み
動作を完了する。調停器はBUFFER+のアサートを解除す
る。ただし、STRETCH+はもう半サイクルだけアサート
されたままになっており、BU_EN−をサイクルの途中ま
でアサートさせておく。その時点でバス・トランシーバ
400はディスエーブルされ、LD〔 〕バスとAD〔 〕バ
スが分離される。調停器はHLDA+信号(状態502)がプ
ロセッサによりアサート解除されるのを待つ状態が、こ
のアサート解除により調停を完了することができる。そ
れまで、状態500に戻る。 調停器状態:<MEM20>500 バックプレーン・アダプタ:< > HLDA+のアサートが解除されると、アドレス・ラッチ
306が再びイネーブルとなり、RAM316の選択線のアサー
トが解除される。次に調停器は状態502からそのアイド
ル状態450に戻る。 調停器状態:<IDLE04>450 バックプレーン・アダプタ< > UPDATE−が再びアサートされ、調停器が別の要求を処
理することができることを示す。 バックプレーン・アダプタ16とプロセッサ・ブロック
36が共に同時にお互いのバスへのアクセスを要求すれ
ば、調停器38は常にプロセッサ・ブロックの要求を承認
する。バックプレーン・アダプタが調停器がプロセッサ
の制御下にある間にこのような要求を行うと、調停器は
IDLE04状態450またはLDLE12状態472になるまでこのよう
な要求を無視する。その結果、バックプレーン・アダプ
タはMACKのアサートまで3ないし8クロック・サイクル
待つ。 再び第1図を参照して、リンク・アダプタ10について
簡単に説明することにする。 チャネルがオーダーリンクに送出すると、このデータ
はI/Oバックプレーン(IOB)からバックプレーン・アダ
プタFIFO50まで進む。バックプレーン・アダプタは、こ
のCLCはプロセッサ・ブロック36により作られたリスト
内のどのエントリとも合致しないことを発見し、従って
調停器38を通してメモリ76にアクセスし、チャネル・デ
ータをそこへ転送する。 マイクロプロセッサ74はこの新しいデータについて警
報を受け、これを解析し、ログ・チャネルと仮想サーキ
ットの対をその要求リストに付加する。保留中の要求は
ないので、プロセッサは新しい仮想サーキットを含んで
いるRTSヘッダを作り上げる。この最初のRTSはコマンド
・フェーズの始まりを標示するのに使用される。 マイクロプロセッサ74はプロトコル・コントローラへ
のアクセス要求を調停器38へ発し、制御ポート52を通し
てのRTSヘッダの送出を始める。RTSは出力FIFO64を通過
し、制御とCRCの情報をこれに付加させ、ファイバ光学
変換ブロック24の送信部に送られる。 ファイバ光学ブロックはデータを直列化し、これを光
子ストリームに変換してファイバ光学フロントプレーン
14に送出する。 RTRヘッダがファイバに現われると、ファイバ光学ブ
ロックの受信部により並列形式に戻され、プロトコル・
コントローラの受信ポートに送られる。プロトコル・コ
ントローラはデータが有効であり且つ現行シーケンスの
予期されているバッファであるかを判断する。RTRヘッ
ダは次に入力FIFOに置かれる。 プロセッサはRTRヘッダをプロトコル・コントローラ
から検索し、その仮想サーキットをチェックし、こうし
てリモート装置がコマンド・フェーズに進む準備が整っ
ているかを判断する。 リンク・アダプタ10のコマンド・フェーズには2つの
基本ステップ、すなわち切換えと実際のコマンド・デー
タ転送がある。 切換え中、リンク・アダプタ10はコマンド・データを
転送するためにリンク・アダプタとチャネルを準備す
る。リンクの場合、リンク・アダプタはDATヘッダを調
停器とプロトコル・コントローラを経由してリンク・ア
ダプタに送出するが、これは実際のコマンド・データが
後に続くことになっていることをリモート装置に対して
指示する。データ・ヘッダを送出する直前に、プロセッ
サはプロトコル・コントローラを送信自動モードにす
る。この特殊モードにより、ヘッダが一旦制御ポート52
を通ったら、プロトコル・コントローラは制御ポート52
からの装置ポート54に切換わる。 チャネルについては、プロセッサ・ブロック36はバッ
クプレーン・アダプタをプログラムして、読出しトラン
スペアレント・状態(RTS)オーダーに応答してログチ
ャネルに切換わるようにする。プロセッサはまたバック
プレーン・アダプタに対して、データ書込みコマンドが
その後に続くはずであること、また入来データをプロト
コル・コントローラに転送するよう告げる。 コマンド・データ転送中、チャネルはデータ書込みオ
ーダーを送出し、これをバックプレーン・アダプタが受
入れ、次に入来データがここを通過してプロトコル・コ
ントローラに伝わるようにする。プロトコル・コントロ
ーラにおいてこのデータは転送の準備がなされる。 バックプレーン・アダプタが終端デリミタの付いた語
に出逢うと、この最終転送をプロトコル・コントローラ
に伝え、事象の次のリストがプロセスから供給されるこ
とを待つ。 プロトコル・コントローラが最後の語(バイト)に出
逢うと、レベル2のヘッダのあるビットにマークを付け
ることによりこれを合い図し、その送信スイッチを制御
ポートに戻す。 実際の実行フェーズ・データが転送される前に、リン
ク・アダプタ10はリモート装置がRTSヘッダにより所望
の仮想サーキットの使用を要求するのを待つ。 プロセッサが承認を行なうRTRヘッダを送出すると、
これは前のように、調停器を通ってプロトコル・コント
ローラに進む。 一旦RTRヘッダが送出されると、プロセッサはバック
プレーン・アダプタが従う事象の新しいリストを作る。
これにより、バックプレーン・アダプタがプログラムさ
れ、プロトコル・コントローラがデータを持っており、
次の読出しトランスペアレント状態オーダーに応答して
SWI,nを発し、次にデータ読出しオーダーを待つように
される。データ読出しオーダーがあればプロセッサはデ
ータをプロトコル・コントローラからチャネルに転送す
る。 その間、プロセッサはプロトコル・コントローラを受
信自動モードにする。これは、DATヘッダが受信される
と、スイッチが装置ポートを指し、残りの入来データが
このポートを通って転送されるという点で、送信自動モ
ードと同じである。 アダプタがDATヘッダを受信してしまっていると仮定
すると、プロトコル・コントローラは今度はデータを持
っていることを装置ポートに示す。バックプレーン・ア
ダプタはRTSオーダーによって進み、プロトコル・コン
トローラから実行フェーズDATAを送り始める。 〔発明の効果〕 以上詳細に説明したように、本発明によれば高速でか
つ比較的単純なチャネル拡張用のアダプタが得られる。
【図面の簡単な説明】
第1図は本発明の一実施例のブロック図、第2図は第1
図の構成におけるデータ完全性の確認手段を説明する
図、第3図は第1図中のバックプレーン・アダプタを説
明する図、第4図はバックプレーン・アダプタの構造を
更に説明する図、第5A図ないし第5D図は第1図中のプロ
セッサ・ブロックの構造を説明する図、第6図は第1図
中の調停器の構造を説明する図、第7図ないし第9図は
調停器の動作を説明する図である。 16:バックプレーン・アダプタ 18、22、26、28、40、42:バス 20:プロトコル・コントローラ 24:ファイバ光学変換ブロック 30:光学送信器 32:光学受信器 36:プロセッサ・ブロック 38:調停器 44:チャネル・レジスタ 48:直接メモリ・アクセス部 50:FIFO 52:制御ポート 54:装置ポート 56:受信ポート 58:送信ポート 60、60a60b:スイッチ 62:入力FIFO 64:出力FIFO 66:直並列変換器 68:並直列変換器 70:PAQ 74:マイクロプロセッサ 76:メモリ 82:LED。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−31247(JP,A) 特開 昭64−68154(JP,A) 特開 昭61−264945(JP,A) 特開 昭60−55752(JP,A) 特開 平1−304561(JP,A) 特開 昭63−83848(JP,A) (58)調査した分野(Int.Cl.6,DB名) H04L 29/02

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】データ端末装置(DTEと称する)への接続
    を提供するバックプレーンと通信媒体への接続を提供す
    るフロントプレーンとの間のアダプタであって下記
    (A)ないし(D)の各手段を有することを特徴とす
    る: (A)バックプレーン・アダプタ手段:第1ポートで受
    信した第1のプロセッサ制御信号と前記DTEから受信し
    た非同期制御およびデータ信号に応答して、第2ポート
    に同期制御およびデータ信号を生成しまた前記第2ポー
    トで同期信号を受信して前記第1ポートに前記非同期信
    号を生成する; (B)プロトコル・コントローラ手段:第2のプロセッ
    サ制御信号に応答して、前記第2ポートで生成された前
    記同期信号を受取り、これから前記通信媒体上での伝送
    に適するあらかじめ決められたプロトコルにしたがって
    フォーマットされた信号を生成し、また前記プロトコル
    に従ってフォーマットされた信号を受取り、これから前
    記第2ポートで受け取られる前記同期信号を生成する; (C)変換器手段:前記フロントプレーンに接続され、
    前記プロトコル・コントローラ手段によって生成された
    前記フォーマットされた信号を受取り、また前記プロト
    コル・コントローラによって受信される信号から信号を
    受信する; (D)プロセッサ手段:前記非同期制御信号に応答しま
    た前記バックプレーン・アダプタ手段および前記プロト
    コル・コントローラ手段に作動的に接続されたメモリを
    有し、前記第1及び第2プロセッサ制御信号を発生し、
    前記メモリは前記バックプレーン・アダプタ手段と前記
    プロトコル・コントローラ手段と直接アクセス可能であ
    る。
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