JPS61114569A - Cmos半導体装置 - Google Patents
Cmos半導体装置Info
- Publication number
- JPS61114569A JPS61114569A JP60130941A JP13094185A JPS61114569A JP S61114569 A JPS61114569 A JP S61114569A JP 60130941 A JP60130941 A JP 60130941A JP 13094185 A JP13094185 A JP 13094185A JP S61114569 A JPS61114569 A JP S61114569A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- source
- region
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000000295 complement effect Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 99
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 53
- 229920005591 polysilicon Polymers 0.000 description 35
- 229910052751 metal Inorganic materials 0.000 description 20
- 239000002184 metal Substances 0.000 description 20
- 239000000758 substrate Substances 0.000 description 16
- 238000000034 method Methods 0.000 description 13
- 239000002019 doping agent Substances 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000000873 masking effect Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000000059 patterning Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
この発明は相補接続された一対の電界効果トランジスタ
(FET)からなるCMOS半導体装置に関し、特に2
層の導電材料たとえばポリシリコンを利用して効率よく
接続構造を構成しうるようにしたものである。
(FET)からなるCMOS半導体装置に関し、特に2
層の導電材料たとえばポリシリコンを利用して効率よく
接続構造を構成しうるようにしたものである。
B、開示の概要
二重ポリシリコ20MO3構造が示される。2層のポリ
シリコンを使用し、第1層を使って、1つの0MO5装
置のゲートと第2の0MO3装置のソースまたはドレイ
ン領域に対する埋込み接点を同時に形成する0次にポリ
シリコン第2層を使って、jI2の0MO5装置のゲー
トと第1の0MO8装置のソースまたはドレイン領域に
対する埋込み接点を同時に形成する。すべてのゲートお
よび接点がポリシリコンまたはポリサイドであるため、
ポリシリコン層またはポリサイド層をパターン付けする
だけで、第1の装置のゲートと第2の装置のソースまた
はドレインの間、および第2の装置のゲートと第1の装
置のソースまたはドレインの間に相互接続を設けること
が可能である。こうして、かかるゲートとソースまたは
ドレインの相互接続に通常用いられるメタライゼーショ
ンが不要となり、得られる0MO3装置の面積が金属相
互接続を使用する場合よりも大幅に減る。
シリコンを使用し、第1層を使って、1つの0MO5装
置のゲートと第2の0MO3装置のソースまたはドレイ
ン領域に対する埋込み接点を同時に形成する0次にポリ
シリコン第2層を使って、jI2の0MO5装置のゲー
トと第1の0MO8装置のソースまたはドレイン領域に
対する埋込み接点を同時に形成する。すべてのゲートお
よび接点がポリシリコンまたはポリサイドであるため、
ポリシリコン層またはポリサイド層をパターン付けする
だけで、第1の装置のゲートと第2の装置のソースまた
はドレインの間、および第2の装置のゲートと第1の装
置のソースまたはドレインの間に相互接続を設けること
が可能である。こうして、かかるゲートとソースまたは
ドレインの相互接続に通常用いられるメタライゼーショ
ンが不要となり、得られる0MO3装置の面積が金属相
互接続を使用する場合よりも大幅に減る。
C0従来技術
集積回路が高密度になると、動作速度が増加するため1
個々のスイッチ素子をさらに緊密にパックすることによ
って、さらに速度を速めようとする努力が継続されてい
る。それを実現するための一法は、異なる装置部分の間
の相互接続を減らしまたは制限して、かかる装置をます
ます小さな面積内にレイアウト可能にすることである。
個々のスイッチ素子をさらに緊密にパックすることによ
って、さらに速度を速めようとする努力が継続されてい
る。それを実現するための一法は、異なる装置部分の間
の相互接続を減らしまたは制限して、かかる装置をます
ます小さな面積内にレイアウト可能にすることである。
下記の先行技術の考察かられかるように、多数の方法が
使用されてきた。その中には、ゲートおよびソース・ド
レイン領域に対する相互接続を同時に形成すること、お
よび導電型が異なる隣り合った拡散領域に対するポリシ
リコン相互接続を形成することが含まれる。
使用されてきた。その中には、ゲートおよびソース・ド
レイン領域に対する相互接続を同時に形成すること、お
よび導電型が異なる隣り合った拡散領域に対するポリシ
リコン相互接続を形成することが含まれる。
米国特許第4443811号には、0MO3環境で同一
のポリシリコン層から2個のゲートとソース・ドレイン
領域に対する相互接続を形成することが示されている。
のポリシリコン層から2個のゲートとソース・ドレイン
領域に対する相互接続を形成することが示されている。
ポリシリコン相互接続は。
ソース・ドレイン領域に接続され、金属層が第1の0M
O5装置のソースを第2の0MO3装置のドレインと相
互接続している。しかし、P−チャネル装置の1つのソ
ース・ドレイン領域に対する接続は、全く示されていな
い。
O5装置のソースを第2の0MO3装置のドレインと相
互接続している。しかし、P−チャネル装置の1つのソ
ース・ドレイン領域に対する接続は、全く示されていな
い。
IBMテクニカル・ディスクロージャ・ブレティン第2
7巻筒1B号、1984年6月(IBMTechnic
al Disclosure Bulletin、 V
ol、27、No。
7巻筒1B号、1984年6月(IBMTechnic
al Disclosure Bulletin、 V
ol、27、No。
IB、 June 1984)の722頁に掲載され
た、「相互コンダクタンスの高い0MO5用のラッチア
ップのない二重ゲート式のエンハンスメント形p −チ
ャネル装置」と題する論文にも、一対のCMO8装置の
ゲートと埋込み接点を同一の多結晶シリコン層から形成
することが示されている。各装置のソース・ドレイン接
点は、耐火性金属から構成される装置のゲートがどちら
かの装置のソース・ドレインに接続されているとの示唆
はない。
た、「相互コンダクタンスの高い0MO5用のラッチア
ップのない二重ゲート式のエンハンスメント形p −チ
ャネル装置」と題する論文にも、一対のCMO8装置の
ゲートと埋込み接点を同一の多結晶シリコン層から形成
することが示されている。各装置のソース・ドレイン接
点は、耐火性金属から構成される装置のゲートがどちら
かの装置のソース・ドレインに接続されているとの示唆
はない。
米国特許第4442591号には、第1層および第2層
の多結晶シリコンを使った0MO3装置が示されている
。第1層はコンデンサの1つのプレートを形成し、その
一端がn−チャネル装置のドレインとの埋込み接点とな
っている。第2層を使って、両装置のゲートとコンデン
サのもう一方のプレートが形成される。ソース・ドレイ
ン領域に対するその他の接点は、すべて金属である6ゲ
ートおよびソース・ドレイン領域を何らかの方法で相互
接続できるという示唆はない。
の多結晶シリコンを使った0MO3装置が示されている
。第1層はコンデンサの1つのプレートを形成し、その
一端がn−チャネル装置のドレインとの埋込み接点とな
っている。第2層を使って、両装置のゲートとコンデン
サのもう一方のプレートが形成される。ソース・ドレイ
ン領域に対するその他の接点は、すべて金属である6ゲ
ートおよびソース・ドレイン領域を何らかの方法で相互
接続できるという示唆はない。
IBMテクニカル・ディスクロージャ・ブリティン第2
1巻第12号、197・9年5月の4886頁に掲載さ
れた「スタックされた相互接続線を含む交差結合された
フリップ・フロップ・トランジスタ」と題する論文には
、別々の3つの多結晶シリコン付着層を用いて、第1の
装置のコレクタが第2の装置のベースに接続され、第2
の装置のコレクタが第1の装置のベースに接続された。
1巻第12号、197・9年5月の4886頁に掲載さ
れた「スタックされた相互接続線を含む交差結合された
フリップ・フロップ・トランジスタ」と題する論文には
、別々の3つの多結晶シリコン付着層を用いて、第1の
装置のコレクタが第2の装置のベースに接続され、第2
の装置のコレクタが第1の装置のベースに接続された。
バイポーラ・フリップ・フロップに対する交差結合が形
成される、三重ポリ構造が示されている。最初の段階で
は、pΦポリシリコン層を付着させて画定し1両方のバ
イポーラ装置のp型ベース領域を接触させる2つの部分
を形成する0次に、p+ポリシリコン領域の表面にケイ
化物を形成する。
成される、三重ポリ構造が示されている。最初の段階で
は、pΦポリシリコン層を付着させて画定し1両方のバ
イポーラ装置のp型ベース領域を接触させる2つの部分
を形成する0次に、p+ポリシリコン領域の表面にケイ
化物を形成する。
次の段階では、n+ポリシリコン層を付着させて画定し
、それが上記のp+ポリシリコン領域上のケイ化物層を
介して第1のバイポーラ装置のn型コレクタ領域を第2
のバイポーラ装置のp型ベース領域に接続するようにす
る。絶縁層を付着させて画定した後、第3のn+ポリシ
リコン層を付着させて画定し、それが第1のバイポーラ
装置のn型コレクタ領域を第2のバイポーラ装置のp型
ベース領域に接触させるようにする。この参照文献は、
一対のバイポーラ装置の交差結合を完成するために、第
3のポリシリコン層が必要な限りで。
、それが上記のp+ポリシリコン領域上のケイ化物層を
介して第1のバイポーラ装置のn型コレクタ領域を第2
のバイポーラ装置のp型ベース領域に接続するようにす
る。絶縁層を付着させて画定した後、第3のn+ポリシ
リコン層を付着させて画定し、それが第1のバイポーラ
装置のn型コレクタ領域を第2のバイポーラ装置のp型
ベース領域に接触させるようにする。この参照文献は、
一対のバイポーラ装置の交差結合を完成するために、第
3のポリシリコン層が必要な限りで。
この参照文献の各ポリシリコン層は各装置との接点が1
つしかないのに対して1本出願の配置では各ポリシリコ
ン層は1つの装置および第2の装置のゲートとの2つの
接点がある点で、本発明と異なる、その上、どの接点も
埋込まれていない。
つしかないのに対して1本出願の配置では各ポリシリコ
ン層は1つの装置および第2の装置のゲートとの2つの
接点がある点で、本発明と異なる、その上、どの接点も
埋込まれていない。
米国特許第4244752号には、ゲート19.25お
よびそれらの相互接続が単一の多結晶シリコン層から形
成されている0MO8構造が、第1図および第14図に
示されている。ソース・ドレイン領域は、すべてイオン
注入され、第1の装置のソース・ドレイン領域21と第
2の装置のソース・ドレイン領域24の間には金属相互
接続が設けられている。単一のポリシリコンのみを使っ
て相互接続されたゲートが形成され、ソース・ドレイン
領域に対するどの接点もこれらのゲートに相互接続され
ていないことに注意すべきである。
よびそれらの相互接続が単一の多結晶シリコン層から形
成されている0MO8構造が、第1図および第14図に
示されている。ソース・ドレイン領域は、すべてイオン
注入され、第1の装置のソース・ドレイン領域21と第
2の装置のソース・ドレイン領域24の間には金属相互
接続が設けられている。単一のポリシリコンのみを使っ
て相互接続されたゲートが形成され、ソース・ドレイン
領域に対するどの接点もこれらのゲートに相互接続され
ていないことに注意すべきである。
米国特許出願第295461号には、ケイ化物領域と相
互接続されたドープ度の異なる2つのポリシリコン層を
使って、第1の装置のソース・ドレイン領域が第2の相
補形装置のソース・ドレイン領域に接続された。一対の
相補形装置が第4図に示され工いる。この図では、相補
形装置のゲートとそれらのソース・ドレイン領域の間の
相互接続はない。この特許出願の0MO8構造のどの接
点も埋込み接点ではない。
互接続されたドープ度の異なる2つのポリシリコン層を
使って、第1の装置のソース・ドレイン領域が第2の相
補形装置のソース・ドレイン領域に接続された。一対の
相補形装置が第4図に示され工いる。この図では、相補
形装置のゲートとそれらのソース・ドレイン領域の間の
相互接続はない。この特許出願の0MO8構造のどの接
点も埋込み接点ではない。
米国特許出願第4333099号には、単一のポリシリ
コン層を使って第1の装置のソース・ドレイン領域と第
2の装置のソース・ドレイン領域の間に相互接続が形成
された、一対のシリコン・オン・サファイアCMOS装
置が示されている。
コン層を使って第1の装置のソース・ドレイン領域と第
2の装置のソース・ドレイン領域の間に相互接続が形成
された、一対のシリコン・オン・サファイアCMOS装
置が示されている。
この出願では、同じポリシリコン層が各装置のソース・
ドレイン領域を接触させており1両装置のゲートを同時
に形成すると思われる。何らかの方法でゲートがどちら
かの0MO5装置のソース・ドレイン領域と相互接続さ
れているとの示唆はない。 D1発明が解決しようとす
る問題点したがって、ソース・ドレイン領域に対する接
点がすべて埋込み接点である。’CMO8構造を提供す
ることが本発明の主目的である。
ドレイン領域を接触させており1両装置のゲートを同時
に形成すると思われる。何らかの方法でゲートがどちら
かの0MO5装置のソース・ドレイン領域と相互接続さ
れているとの示唆はない。 D1発明が解決しようとす
る問題点したがって、ソース・ドレイン領域に対する接
点がすべて埋込み接点である。’CMO8構造を提供す
ることが本発明の主目的である。
本発明の第2の目的は、装置のソース・ドレイン領域が
、埋込み接点の一部となる上側にある多結晶シリコン領
域から外方拡散された。CMO3構造を提供することで
ある。
、埋込み接点の一部となる上側にある多結晶シリコン領
域から外方拡散された。CMO3構造を提供することで
ある。
本発明の第3の目的は、一方の相補形装置のゲートを形
成する多結晶層が第2の0MO5装置のソース・ドレイ
ン領域にも接続され、第2の装置のゲートが第2のポリ
シリコン層によって第1の0MO5装置のソース・ドレ
イン領域に接続されている構造を提供することである。
成する多結晶層が第2の0MO5装置のソース・ドレイ
ン領域にも接続され、第2の装置のゲートが第2のポリ
シリコン層によって第1の0MO5装置のソース・ドレ
イン領域に接続されている構造を提供することである。
本発明の第4の目的は、第1の層が一方のCMOS装置
のソース・ドレイン領域および第2の0MO5装置のゲ
ートに対する埋込み接点を形成し。
のソース・ドレイン領域および第2の0MO5装置のゲ
ートに対する埋込み接点を形成し。
第2のポリシリコン層が第2のCMOS装置のソース・
ドレイン領域および第1のCMOS装置のゲートに対す
る埋込み接点を形成する、2つのポリシリコン層を利用
した、0MO5装置の製造方法を提供することである。
ドレイン領域および第1のCMOS装置のゲートに対す
る埋込み接点を形成する、2つのポリシリコン層を利用
した、0MO5装置の製造方法を提供することである。
本発明の第5の目的は、装置間に金属相互接続を使って
製造した0MO5装置よりも、レイアウト面積が少なく
て済む、CMOS装置の製造方法を提供することである
。
製造した0MO5装置よりも、レイアウト面積が少なく
て済む、CMOS装置の製造方法を提供することである
。
E0問題点を解決するための手段
本発明はソース・ドレイン領域に対するセルフ・アライ
ン埋込み接点ならびに一方の装置のソース・ドレイン領
域と第2の装置のゲートの間および第2の装置のソース
・ドレイン領域と第1の装置のゲートの間の相互接続を
形成することができる、二重ポリシリコンCMO8構造
および、かかる構造を形成するための方法に関するもの
である。
ン埋込み接点ならびに一方の装置のソース・ドレイン領
域と第2の装置のゲートの間および第2の装置のソース
・ドレイン領域と第1の装置のゲートの間の相互接続を
形成することができる、二重ポリシリコンCMO8構造
および、かかる構造を形成するための方法に関するもの
である。
この製造方法は、概して言えば、半導体基板の薄い酸化
物層をもつ一領域および薄い酸化物層が除去された別の
基板領域の上に第1のポリシリコン層またはポリサイド
層を付着させることからなる。第1のポリシリコン層ま
たはポリサイド層を。
物層をもつ一領域および薄い酸化物層が除去された別の
基板領域の上に第1のポリシリコン層またはポリサイド
層を付着させることからなる。第1のポリシリコン層ま
たはポリサイド層を。
化学蒸着した酸化物層またはその他の絶縁層で被覆する
。リソグラフィー法を使って各層をパターン付けし、n
−チャネル装置領域に埋込み接点を、またp−チャネル
装置領域に絶縁ゲートを形成する0次に酸化物層を付着
させ、反応性イオン・エツチングでエッチして、すべて
のゲート側壁が酸化物で被覆されるようにする。
。リソグラフィー法を使って各層をパターン付けし、n
−チャネル装置領域に埋込み接点を、またp−チャネル
装置領域に絶縁ゲートを形成する0次に酸化物層を付着
させ、反応性イオン・エツチングでエッチして、すべて
のゲート側壁が酸化物で被覆されるようにする。
次に、以前に形成された埋込み接点の間にn−チャネル
装置用ゲート絶縁体を形成する。p−チャネル領域の露
出面に薄い酸化物層が形成される場合、それが除去され
て未ドープのポリシリコン層またはポリサイド層が付着
される。次に第2層をイオン注入し、p−チャネル装置
ではP型ドーパントを用いて埋込み接点を形成し、n−
チャネル装置ではn型ドーパントを使ってゲートを形成
する6次に第2層をパターン付けし、エッチする。
装置用ゲート絶縁体を形成する。p−チャネル領域の露
出面に薄い酸化物層が形成される場合、それが除去され
て未ドープのポリシリコン層またはポリサイド層が付着
される。次に第2層をイオン注入し、p−チャネル装置
ではP型ドーパントを用いて埋込み接点を形成し、n−
チャネル装置ではn型ドーパントを使ってゲートを形成
する6次に第2層をパターン付けし、エッチする。
次に、埋込み接点の一部となる上側のポリシリコン領域
から、外方拡散法によってP型およびn型ソース・ドレ
イン領域を形成する。二重ポリシリコン暦法を用いて、
一方の装置のソース・ドレインと第2の装置のゲートの
間に同時に相互接続を設けることができる。この方法に
よると、ソース・ドレイン領域を外方拡散させて上側に
あるポリシリコン素子との埋込みオーム接点を形成する
ことができるため、ソース・ドレイン領域をイオン注。
から、外方拡散法によってP型およびn型ソース・ドレ
イン領域を形成する。二重ポリシリコン暦法を用いて、
一方の装置のソース・ドレインと第2の装置のゲートの
間に同時に相互接続を設けることができる。この方法に
よると、ソース・ドレイン領域を外方拡散させて上側に
あるポリシリコン素子との埋込みオーム接点を形成する
ことができるため、ソース・ドレイン領域をイオン注。
入する必要もなくなる。この方法によると、浅いソース
・ドレイン接合に金属が浸透する問題が避けられる。金
属相互接続が減る限りにおいて、大幅な密度の改良が実
現される。
・ドレイン接合に金属が浸透する問題が避けられる。金
属相互接続が減る限りにおいて、大幅な密度の改良が実
現される。
F、実施例
第1図は0MO3装置1を示す、この図において、装置
1はリセス酸化物(ROX)領域4によって互いに分離
されたP−チャネル装置2とn−チャネル装置3とから
なっている。p−チャネル装置2はn−ウェル5に形成
されている。このn−ウェル5自体は基板またはP導電
型のエピタキシャル層6中に配置されている。ROX領
域4による電気絶縁の他に、ROX領域Xの下に配置さ
れた不純物ドーピング・レベルの高いフィールド注入領
域7によって、追加的電気絶縁がもたらされる。P−チ
ャネル装置2はソース・ドレイン領域8,9を含んでい
るが、そのどちらもp十導電型であり、n−ウェル5中
に配置されている。p−チャネル装置2はゲート10も
有しており、このゲート10は多結晶シリコンまたはポ
リサイドからなっており、n−ウェル5に対し絶縁が図
られ、領域8,9の間のチャネル領域上に被着されてい
る。ソース・ドレイン領域8は1部材11によって電気
接触されている0部材11は、被着時ドープされない多
結晶シリコンとケイ化物を形成する金属とからなる反応
層または多結晶シリコンから形成される。同様の材料か
らなる部材12がソース・ドレイン領域9との電気接点
をなしている。
1はリセス酸化物(ROX)領域4によって互いに分離
されたP−チャネル装置2とn−チャネル装置3とから
なっている。p−チャネル装置2はn−ウェル5に形成
されている。このn−ウェル5自体は基板またはP導電
型のエピタキシャル層6中に配置されている。ROX領
域4による電気絶縁の他に、ROX領域Xの下に配置さ
れた不純物ドーピング・レベルの高いフィールド注入領
域7によって、追加的電気絶縁がもたらされる。P−チ
ャネル装置2はソース・ドレイン領域8,9を含んでい
るが、そのどちらもp十導電型であり、n−ウェル5中
に配置されている。p−チャネル装置2はゲート10も
有しており、このゲート10は多結晶シリコンまたはポ
リサイドからなっており、n−ウェル5に対し絶縁が図
られ、領域8,9の間のチャネル領域上に被着されてい
る。ソース・ドレイン領域8は1部材11によって電気
接触されている0部材11は、被着時ドープされない多
結晶シリコンとケイ化物を形成する金属とからなる反応
層または多結晶シリコンから形成される。同様の材料か
らなる部材12がソース・ドレイン領域9との電気接点
をなしている。
部材11.12は最終的にはイオン注入され。
P+4電型になる。同様に、n−チャネル装!!13は
ソース・ドレイン領域13.14を含んでいるが、その
どちらもn+導電型であり、基板またはエピタキシャル
層6中に配置されている。装置3はまたゲート15を含
んでいる。このゲート15は基板またはエピタキシャル
層6から離れて絶縁され、ソース・ドレイン領域13.
14の間のチャネル領域の上に配置されている。ゲート
15は。
ソース・ドレイン領域13.14を含んでいるが、その
どちらもn+導電型であり、基板またはエピタキシャル
層6中に配置されている。装置3はまたゲート15を含
んでいる。このゲート15は基板またはエピタキシャル
層6から離れて絶縁され、ソース・ドレイン領域13.
14の間のチャネル領域の上に配置されている。ゲート
15は。
被着時ドープされない多結晶シリコンとケイ化物を形成
する金属との反応層から形成される。別法として、被着
時ドープされない多結晶シリコンからゲート15を形成
することができる。ゲート15は最終的にはイオン注入
によってn+4電型になる。第1図において、ソース・
ドレイン領域13は部材16によって電気接触され、ソ
ース・ドレイン領域14は同様に部材17で接触されて
いる。どちらの部材も、(付着された)nΦ多結晶シリ
コンから形成されるか、または(付着された)nΦ多結
晶シリコンとケイ化物を形成する金属との反応層から形
成される。第1図で、相互接続部18は、p−チャネル
装置2のゲー1−10をn−チャネル装置!3の部材1
6に相互接続するものとして示しである。相互接続部1
8もゲート10や部材16と同じ<、(付着された)n
十多結晶シリコン、または(付着された)多結晶シリコ
ンとケイ化物を形成する金属との反応層から形成される
。n−チャネル装置3のゲート15は、相互接続部19
によってp−チャネル装置2の部材12と相互接続iれ
ている。後の第1図の装置lの製造方法についての考察
かられかるように、相互接続部19は、多結晶シリコン
とケイ素を形成する金属との反応層からなっている。こ
の一部はイオン注入されており、11,12がP+4電
型となりゲート15がnΦ導電型となるようにしている
。
する金属との反応層から形成される。別法として、被着
時ドープされない多結晶シリコンからゲート15を形成
することができる。ゲート15は最終的にはイオン注入
によってn+4電型になる。第1図において、ソース・
ドレイン領域13は部材16によって電気接触され、ソ
ース・ドレイン領域14は同様に部材17で接触されて
いる。どちらの部材も、(付着された)nΦ多結晶シリ
コンから形成されるか、または(付着された)nΦ多結
晶シリコンとケイ化物を形成する金属との反応層から形
成される。第1図で、相互接続部18は、p−チャネル
装置2のゲー1−10をn−チャネル装置!3の部材1
6に相互接続するものとして示しである。相互接続部1
8もゲート10や部材16と同じ<、(付着された)n
十多結晶シリコン、または(付着された)多結晶シリコ
ンとケイ化物を形成する金属との反応層から形成される
。n−チャネル装置3のゲート15は、相互接続部19
によってp−チャネル装置2の部材12と相互接続iれ
ている。後の第1図の装置lの製造方法についての考察
かられかるように、相互接続部19は、多結晶シリコン
とケイ素を形成する金属との反応層からなっている。こ
の一部はイオン注入されており、11,12がP+4電
型となりゲート15がnΦ導電型となるようにしている
。
また後の考察かられかるように、相互接続部18はゲー
ト10や部材16.17と同時に形成される。同様に、
相互接続部19は、n−チャネル装置3のゲート15や
P−チャネル装置2の部材ll、12と同時に形成され
る。金属接点20は、n−チャネル装置3の部材17に
接続されたものとして示しであるが、これは、所期の電
圧を装置2.3に印加して電気信号を伝播するために通
常ゲートおよび0MO8装置の埋込み接点に適用される
類似の接点の一例である。
ト10や部材16.17と同時に形成される。同様に、
相互接続部19は、n−チャネル装置3のゲート15や
P−チャネル装置2の部材ll、12と同時に形成され
る。金属接点20は、n−チャネル装置3の部材17に
接続されたものとして示しであるが、これは、所期の電
圧を装置2.3に印加して電気信号を伝播するために通
常ゲートおよび0MO8装置の埋込み接点に適用される
類似の接点の一例である。
第1図の0MO5装置1について考察すると。
p−チャネル装置2のゲート10、n−チャネル装置!
3の部材16.17および相互接続部18は。
3の部材16.17および相互接続部18は。
すべて同一レベルの多結晶シリコンまたはポリサイドか
ら形成されることがわかる。このことは、第1図でこれ
らの部材上の記号P1によって示されている。同様に、
n−チャネル装置3のゲート15、p−チャネル族W1
2の部材11.12および相互接続部19は、すべての
第2のレベルの多結晶シリコンまたはポリサイドから形
成される。
ら形成されることがわかる。このことは、第1図でこれ
らの部材上の記号P1によって示されている。同様に、
n−チャネル装置3のゲート15、p−チャネル族W1
2の部材11.12および相互接続部19は、すべての
第2のレベルの多結晶シリコンまたはポリサイドから形
成される。
このことは、第1図でこれらの部材上の記号P2によっ
て示される。上記のように、P−チャネル族[2および
n−チャネル装置3の埋込み接点によって、浅いソース
・ドレイン接合部に金属が浸入するという通常の問題は
、完全に回避される。
て示される。上記のように、P−チャネル族[2および
n−チャネル装置3の埋込み接点によって、浅いソース
・ドレイン接合部に金属が浸入するという通常の問題は
、完全に回避される。
その上、次に詳しく考察するように、この装置1の製造
方法では、金属の代りにポリシリコン層またはポリサイ
ド層を使って、p−チャネル装置2とn−チャネル族!
3のソース・ドレインおよびゲートを作ることが可能で
ある。その結果、CMOSメモリ用の密度が大幅に改良
される。
方法では、金属の代りにポリシリコン層またはポリサイ
ド層を使って、p−チャネル装置2とn−チャネル族!
3のソース・ドレインおよびゲートを作ることが可能で
ある。その結果、CMOSメモリ用の密度が大幅に改良
される。
次に第2図を参照すると、第1図の装置lの中間製造段
階での断面図が示しである。第2図において1間隔を置
いて配置されたリセス酸化物領域4が、p−チャネル装
置2とn−チャネル装置3が形成される予定の1対の領
域の境界にある。第2図には、n−ウェル5と絶縁領域
7が示されている。ゲート酸化物21がn−ウェル5の
上にあり、nΦポリシリコン層またはポリサイド層22
および化学蒸着(CV D)酸化物層23が、装置1の
表面に形成されている。
階での断面図が示しである。第2図において1間隔を置
いて配置されたリセス酸化物領域4が、p−チャネル装
置2とn−チャネル装置3が形成される予定の1対の領
域の境界にある。第2図には、n−ウェル5と絶縁領域
7が示されている。ゲート酸化物21がn−ウェル5の
上にあり、nΦポリシリコン層またはポリサイド層22
および化学蒸着(CV D)酸化物層23が、装置1の
表面に形成されている。
第1のマスクを使って、イオン注入によりn −ウェル
5を形成する1次に、第2のマスクを使って熱酸化およ
びイオン注入法により、それぞれROX領域4と絶縁領
域7を形成する。ROX領域4および絶縁領域7を形成
するのに使用される製造工程の詳細については、米国特
許出願第490766号に記載されている。この特許出
願の方法では、2つのマスキング段階しか必要としない
が。
5を形成する1次に、第2のマスクを使って熱酸化およ
びイオン注入法により、それぞれROX領域4と絶縁領
域7を形成する。ROX領域4および絶縁領域7を形成
するのに使用される製造工程の詳細については、米国特
許出願第490766号に記載されている。この特許出
願の方法では、2つのマスキング段階しか必要としない
が。
マスキング段階を追加してその他のウェル形成段階およ
びフィールド注入段階を用いてもよい。
びフィールド注入段階を用いてもよい。
第2図において、シリコン基板またはエピタキシャル層
6へのリン・イオンの注入または拡散によってn−ウェ
ル5を形成する。基板またはエピタキシャル層6にホウ
素などのP型ドーパントを注入して、絶縁領域ないしフ
ィールド注入領域7を形成する。ROX領域4は1周知
のやり方で酸素雰囲気中で構造全体を加熱し、第2のマ
スキング段階で窒化ケイ素を酸化障壁として使って形成
した2酸化ケイ素熱成長層である。
6へのリン・イオンの注入または拡散によってn−ウェ
ル5を形成する。基板またはエピタキシャル層6にホウ
素などのP型ドーパントを注入して、絶縁領域ないしフ
ィールド注入領域7を形成する。ROX領域4は1周知
のやり方で酸素雰囲気中で構造全体を加熱し、第2のマ
スキング段階で窒化ケイ素を酸化障壁として使って形成
した2酸化ケイ素熱成長層である。
ROX領域4を形成した後、酸化障壁をはがし、基板ま
たはエピタキシャル層6のROX領域4間の領域を熱酸
化にかけて、そこに、薄い酸化物層を成長させる。熱成
長は、酸素雰囲気中で約950℃の温度で薄い酸化物層
を形成するのに充分な時間行なう0次に周知のフォトリ
ソグラフィー・マスキング・ステップとエツチング・ス
テップとを用いて、第3のマスキング・ステップを実行
し、n−ウェル5の上にレジスト・マスクを形成する。
たはエピタキシャル層6のROX領域4間の領域を熱酸
化にかけて、そこに、薄い酸化物層を成長させる。熱成
長は、酸素雰囲気中で約950℃の温度で薄い酸化物層
を形成するのに充分な時間行なう0次に周知のフォトリ
ソグラフィー・マスキング・ステップとエツチング・ス
テップとを用いて、第3のマスキング・ステップを実行
し、n−ウェル5の上にレジスト・マスクを形成する。
緩衝HF中でのディップ・エツチングによって、基板ま
たはエピタキシャル層6のn−チャネル装置3を形成し
ようとする部分の上の薄い酸化物層を取り除く。
たはエピタキシャル層6のn−チャネル装置3を形成し
ようとする部分の上の薄い酸化物層を取り除く。
次に適当な溶媒を用いてレジスト・マスクをはがし、n
−ウェル5の上の基板またはエピタキシャル層6の表面
に薄いゲート酸化物層21が洩るようにする。レジスト
・マスクを取り除く前に、イオン注入を行なって、未形
成のn−チャネル装置3の限界を調節することができる
。レジスト・マスクを除去後の次の段階では、n+多結
晶シリコンないしポリサイドの層22を全体に付着させ
る6層22が多結晶シリコンの場合、シランガスを標準
的反応器中で温度650 ’C1圧力1トルで分解させ
て低圧化学蒸着法(LPGVD)によって蒸着させるこ
とができる。層がポリサイドの場合、シランと6フツ化
タングステンを温度200℃圧力1トルで分解して、共
蒸着させることができる。どの方法にも、固有の利点が
ある6例えば。
−ウェル5の上の基板またはエピタキシャル層6の表面
に薄いゲート酸化物層21が洩るようにする。レジスト
・マスクを取り除く前に、イオン注入を行なって、未形
成のn−チャネル装置3の限界を調節することができる
。レジスト・マスクを除去後の次の段階では、n+多結
晶シリコンないしポリサイドの層22を全体に付着させ
る6層22が多結晶シリコンの場合、シランガスを標準
的反応器中で温度650 ’C1圧力1トルで分解させ
て低圧化学蒸着法(LPGVD)によって蒸着させるこ
とができる。層がポリサイドの場合、シランと6フツ化
タングステンを温度200℃圧力1トルで分解して、共
蒸着させることができる。どの方法にも、固有の利点が
ある6例えば。
チャネルの長さ制御の観点からみると、ポリシリコンは
ポリサイドよりも狭い許容幅でエッチできるため、ポリ
シリコンの方が優れている。しかし、ポリサイドはポリ
シリコンよりも抵抗がずっと小さい6層22を分解した
後、シランと酸素のLPGVDを用いて温度430℃、
圧力1トルでCVD酸化物層23を付着させる。
ポリサイドよりも狭い許容幅でエッチできるため、ポリ
シリコンの方が優れている。しかし、ポリサイドはポリ
シリコンよりも抵抗がずっと小さい6層22を分解した
後、シランと酸素のLPGVDを用いて温度430℃、
圧力1トルでCVD酸化物層23を付着させる。
次に第3図を参照すると1層22,23をフォトリソグ
ラフィー・パターン付はエツチング・ステップにかけて
、p−チャネル装置!2のゲート10および部材16.
17を形成した後の、第2図の構造の断面図が示されて
いる。部材16.17は、最終的にはn−チャネル装置
3に対する埋込み接点構造の一部となる。ゲート10お
よび部材16.17の上面と側壁には酸化物が示されて
いる。
ラフィー・パターン付はエツチング・ステップにかけて
、p−チャネル装置!2のゲート10および部材16.
17を形成した後の、第2図の構造の断面図が示されて
いる。部材16.17は、最終的にはn−チャネル装置
3に対する埋込み接点構造の一部となる。ゲート10お
よび部材16.17の上面と側壁には酸化物が示されて
いる。
第4のマスキング・ステップでは、周知のフォトグラフ
ィー・マスキング・エツチング・ステップを用いて、層
22.23をパターン付けし、エツチングして、n−チ
ャネル装置3の素子16.17およびP−チャネル装置
2のゲート10を形成する。適当な溶媒を使ってレジス
ト・マスクをはがし、前述のシランと酸素の反応を用い
て2酸化ケイ素を形成することにより、CVD酸化物層
またはその他の適当な絶縁体を付着させる。得られた層
を続いて酸化物のブランケット反応性イオン・エッチ(
RIE)にかけ、層22から形成されたゲート10と部
材16.17に側壁24を形成する。これらの各部材は
、酸化物層23の一部で被覆されている。CMO8装置
1の製造のこの時点で、p−チャネル装置2の埋込み接
点およびn−チャネル装置3のゲート電極用の部材が形
成される予定の基板部分は露出している。
ィー・マスキング・エツチング・ステップを用いて、層
22.23をパターン付けし、エツチングして、n−チ
ャネル装置3の素子16.17およびP−チャネル装置
2のゲート10を形成する。適当な溶媒を使ってレジス
ト・マスクをはがし、前述のシランと酸素の反応を用い
て2酸化ケイ素を形成することにより、CVD酸化物層
またはその他の適当な絶縁体を付着させる。得られた層
を続いて酸化物のブランケット反応性イオン・エッチ(
RIE)にかけ、層22から形成されたゲート10と部
材16.17に側壁24を形成する。これらの各部材は
、酸化物層23の一部で被覆されている。CMO8装置
1の製造のこの時点で、p−チャネル装置2の埋込み接
点およびn−チャネル装置3のゲート電極用の部材が形
成される予定の基板部分は露出している。
次に第4図を参照すると、n−チャネル・ゲート酸化物
ならびにパターン付けされてn−チャネル装置3のゲー
ト15とp−チャネル装置3の部材11.12を形成す
る第2のポリシリコン層および酸化物を形成した後の、
第3図の構造の断面図が示されている。この時点で、n
−チャネル装置3のソース・ドレイン領域13.14は
、部材16.17からの外方拡散によって形成されてい
る。装置3のゲート酸化物を形成する酸化物層25を、
熱酸化によって形成する。基板のソース・ドレイン領域
8.9を形成しようとする部分の上の装置2の露出表面
領域にも、酸化物を形成する。
ならびにパターン付けされてn−チャネル装置3のゲー
ト15とp−チャネル装置3の部材11.12を形成す
る第2のポリシリコン層および酸化物を形成した後の、
第3図の構造の断面図が示されている。この時点で、n
−チャネル装置3のソース・ドレイン領域13.14は
、部材16.17からの外方拡散によって形成されてい
る。装置3のゲート酸化物を形成する酸化物層25を、
熱酸化によって形成する。基板のソース・ドレイン領域
8.9を形成しようとする部分の上の装置2の露出表面
領域にも、酸化物を形成する。
同時に、部材16.17からのドーパントの外方拡散に
よって、n−チャネル装置3のソース・ドレイン領域1
3.14を形成する。また、希望するなら、n−チャネ
ル装置3のチャネルの臨界に合わせた注入を実施しても
よい。第4図では特に示さないけれども、この時点で第
5のマスキング・ステップを行い1周知のフォトリソグ
ラフィー・バターニング・ステップおよびエツチング・
ステップでコンタクト・ホールを形成することができる
。最初に被着されたポリシリコンまたはポリサイド層2
2から形成される部材の一部分と、そののちに被着され
るポリシリコンまたはポリサイド層との間に配される相
互接続領域は、上述パターニング・ステップおよびエツ
チング・ステップで形成する。後に被着される層からは
ゲート15および部材11.12が形成されることにな
る。これと同時に、n−ウェル5のソース・ドレイン領
域8.9を形成すべき部分の上の酸化物層25部分を除
去する。別法として、領域8.9に対するセルフ・アラ
イン接点を形成するため、別のマスクを使って、これら
の領域から薄い酸化物25を取り除くこともできる。接
点孔が開くと、層22.23について説明したのと同様
のやり方で、全体に未ドープのポリサイド層と酸化物層
を形成する。
よって、n−チャネル装置3のソース・ドレイン領域1
3.14を形成する。また、希望するなら、n−チャネ
ル装置3のチャネルの臨界に合わせた注入を実施しても
よい。第4図では特に示さないけれども、この時点で第
5のマスキング・ステップを行い1周知のフォトリソグ
ラフィー・バターニング・ステップおよびエツチング・
ステップでコンタクト・ホールを形成することができる
。最初に被着されたポリシリコンまたはポリサイド層2
2から形成される部材の一部分と、そののちに被着され
るポリシリコンまたはポリサイド層との間に配される相
互接続領域は、上述パターニング・ステップおよびエツ
チング・ステップで形成する。後に被着される層からは
ゲート15および部材11.12が形成されることにな
る。これと同時に、n−ウェル5のソース・ドレイン領
域8.9を形成すべき部分の上の酸化物層25部分を除
去する。別法として、領域8.9に対するセルフ・アラ
イン接点を形成するため、別のマスクを使って、これら
の領域から薄い酸化物25を取り除くこともできる。接
点孔が開くと、層22.23について説明したのと同様
のやり方で、全体に未ドープのポリサイド層と酸化物層
を形成する。
ポリサイド層は、今形成された接点開口で、最初のポリ
サイド層22から形成された部材のある部分に、接続さ
れることになる。2つのポリサイド層の間でのドーパン
トの相互拡散を防止するため、第2のポリサイド層と最
初に付着されたポリサイド層22の残りの部分との間に
、窒化チタンなどの導電性拡散障壁層を、サンドインチ
状に挟むことができる。第2のポリサイド層はドープさ
れていないので、部材11.12を形成すべき所をP型
ドーパントでドープし、n−チャネル装置3のゲート1
5を形成すべき所をn型ドーパントでドープすることが
できる。それには、最初の注入後に金属リフトオフ法を
使用する場合、第6のマスクの使用が必要である。この
方法では、例えば第2のポリサイドの部材11.12を
形成すべき部分が露出されるようにレジストをパターン
付けすることが必要である。レジストをマスクとして使
って、ホウ素をイオン注入し、第2層の所期の部分をP
型ドーパントでドープする。この時点で、レジスト・マ
スクおよび第2のポリサイド層の露出部分の上にアルミ
ニウムなどの金属を全体に付着させる0次にレジスト・
マスクをリフトオフ・ステップにかけて、第2のポリサ
イド層の以前に注入された部分にアルミニウムが残るよ
うにする。第2のイオン注入ステップでは、アルミニウ
ムを注入マスクとして使って、第2のポリサイド層の残
りの部分をリンなどのn型ドーパントでイオン注入する
0次に第7のマスクを用いて、第2のポリサイド層をマ
スクし、パターン付けする。
サイド層22から形成された部材のある部分に、接続さ
れることになる。2つのポリサイド層の間でのドーパン
トの相互拡散を防止するため、第2のポリサイド層と最
初に付着されたポリサイド層22の残りの部分との間に
、窒化チタンなどの導電性拡散障壁層を、サンドインチ
状に挟むことができる。第2のポリサイド層はドープさ
れていないので、部材11.12を形成すべき所をP型
ドーパントでドープし、n−チャネル装置3のゲート1
5を形成すべき所をn型ドーパントでドープすることが
できる。それには、最初の注入後に金属リフトオフ法を
使用する場合、第6のマスクの使用が必要である。この
方法では、例えば第2のポリサイドの部材11.12を
形成すべき部分が露出されるようにレジストをパターン
付けすることが必要である。レジストをマスクとして使
って、ホウ素をイオン注入し、第2層の所期の部分をP
型ドーパントでドープする。この時点で、レジスト・マ
スクおよび第2のポリサイド層の露出部分の上にアルミ
ニウムなどの金属を全体に付着させる0次にレジスト・
マスクをリフトオフ・ステップにかけて、第2のポリサ
イド層の以前に注入された部分にアルミニウムが残るよ
うにする。第2のイオン注入ステップでは、アルミニウ
ムを注入マスクとして使って、第2のポリサイド層の残
りの部分をリンなどのn型ドーパントでイオン注入する
0次に第7のマスクを用いて、第2のポリサイド層をマ
スクし、パターン付けする。
適当なエッチャントを使って、第2のポリサイド層とそ
の上にある酸化物をエッチする。このステップで、すべ
て酸化物26で被覆された。ゲート15、相互接続部1
9および素子11.12が実現され、第4図の構造が得
られる。
の上にある酸化物をエッチする。このステップで、すべ
て酸化物26で被覆された。ゲート15、相互接続部1
9および素子11.12が実現され、第4図の構造が得
られる。
第4図には、相互接続部19、相互接続ゲート15、お
よび部材12が示されている。この断面図や以前の断面
図には特に示してないが、ポリサイド22をパターン付
けしたとき、第1図に示した相互接続部18が形成され
る。この相互接続および希望するその他の接続を、ポリ
サイド層をパターン付けするのと同時に形成することが
できる。
よび部材12が示されている。この断面図や以前の断面
図には特に示してないが、ポリサイド22をパターン付
けしたとき、第1図に示した相互接続部18が形成され
る。この相互接続および希望するその他の接続を、ポリ
サイド層をパターン付けするのと同時に形成することが
できる。
こうして、金属およびそれに付属するマスキング、パタ
ーン付けおよびエツチング・ステップを使わずに、相互
接続を作ることができる。
ーン付けおよびエツチング・ステップを使わずに、相互
接続を作ることができる。
第5図には、埋込み接点11.12からのP型ドーパン
トの外方拡散によって生じる、領域とゲート10のエツ
ジの間のギャップがイオン注入ホウ素の領域8Aによっ
て充填された後の、第4図の構造が示されている。続い
て酸化物層を付着させ、接点開口や接点20などの金属
接点を形成した後、第1図の最終構造が得られる。
トの外方拡散によって生じる、領域とゲート10のエツ
ジの間のギャップがイオン注入ホウ素の領域8Aによっ
て充填された後の、第4図の構造が示されている。続い
て酸化物層を付着させ、接点開口や接点20などの金属
接点を形成した後、第1図の最終構造が得られる。
埋込み接点11のエツジとゲート10のエツジとの間に
ギャップができる場合、ホウ素をイオン注入して領域8
Aを形成し、ソース・ドレイン領域8がゲート10のエ
ツジにまで伸びるようにする。この時点で1部材11.
12からの外方拡散によってソース・ドレイン領域8,
9を形成する。
ギャップができる場合、ホウ素をイオン注入して領域8
Aを形成し、ソース・ドレイン領域8がゲート10のエ
ツジにまで伸びるようにする。この時点で1部材11.
12からの外方拡散によってソース・ドレイン領域8,
9を形成する。
同時に、ギャップの上の基板表面に薄い酸化物を形成す
る。次に化学蒸着法によって酸化物層27を蒸着させ、
8番目のマスクを使ってその中に接点孔を形成する。
る。次に化学蒸着法によって酸化物層27を蒸着させ、
8番目のマスクを使ってその中に接点孔を形成する。
これまで、基板6に対するすべての接点が埋込み接点で
あるということについては何も述べてこなかった6すな
わち、第1図、第5図に示すように、埋込み接点構造は
参照番号28.29.30.31によって示される。埋
込み接点構造28は、ソース・ドレイン領域8および、
ソース・ドレイン領域8の上に重なる部材11の界面部
分を含んでいる。同様に、埋込み接点構造29は、ソー
ス・ドレイン領域およびその上に重なる部材12の界面
部分を含んでいる。埋込み接点構造30.31は、ソー
ス・ドレイン領域13.14およびそれぞれそれらの上
に重なる部材16.17の界面部分含んでいる。
あるということについては何も述べてこなかった6すな
わち、第1図、第5図に示すように、埋込み接点構造は
参照番号28.29.30.31によって示される。埋
込み接点構造28は、ソース・ドレイン領域8および、
ソース・ドレイン領域8の上に重なる部材11の界面部
分を含んでいる。同様に、埋込み接点構造29は、ソー
ス・ドレイン領域およびその上に重なる部材12の界面
部分を含んでいる。埋込み接点構造30.31は、ソー
ス・ドレイン領域13.14およびそれぞれそれらの上
に重なる部材16.17の界面部分含んでいる。
良好な実施例は、n−ウェル中のP−チャネル装置とp
導電型基板中のn−チャネル装置を含むCMO8装置を
対象とするものであったが、この構造と方法は、容易に
P−ウェル中のn−チャネル装置およびn導電型基板中
のp−チャネル装置を実現できるように改造できること
を認識すべきである。また、p−導電型とn−導電型の
双方ウェルを使用する場合にも上記と同じ方法を使用で
きることを認識すべきである。
導電型基板中のn−チャネル装置を含むCMO8装置を
対象とするものであったが、この構造と方法は、容易に
P−ウェル中のn−チャネル装置およびn導電型基板中
のp−チャネル装置を実現できるように改造できること
を認識すべきである。また、p−導電型とn−導電型の
双方ウェルを使用する場合にも上記と同じ方法を使用で
きることを認識すべきである。
F0発明の詳細
な説明したように、この発明によれば、すべてのゲート
および接点がポリシリコンまたまポリサイドであるため
、ポリシリコン層またはポリサイド層をパターン付けす
るだけで、第1の装置のゲートと第2の装置のソースま
たはドレインの間、 。
および接点がポリシリコンまたまポリサイドであるため
、ポリシリコン層またはポリサイド層をパターン付けす
るだけで、第1の装置のゲートと第2の装置のソースま
たはドレインの間、 。
および第2の装置のゲートと第1の装置のソースまたは
ドレインの間に相互接続を設けることが可能である。こ
うして、かかるゲートとソースまたはドレインの相互接
続に通常用いられるメタライゼーションが不要となり、
得られるCMO5装置の面積が・金属相互接続を使用す
る場合よりも大幅に減る。
ドレインの間に相互接続を設けることが可能である。こ
うして、かかるゲートとソースまたはドレインの相互接
続に通常用いられるメタライゼーションが不要となり、
得られるCMO5装置の面積が・金属相互接続を使用す
る場合よりも大幅に減る。
第1図はこの発明の一実施例を一部切り欠いて示す斜視
図、第2図〜第5図は第1図例を製造工程に沿って説明
する断面図である6 2・・・・p−チャネル装置、3・・・・n−チャネル
mW、8.9.13,14・・・・ソース・ドレイン領
域、10.15・・・・ゲート、11.12.16゜1
7・・・・ソース・ドレイン領域接続用の部材、18.
19・・・・相互接続部。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション
図、第2図〜第5図は第1図例を製造工程に沿って説明
する断面図である6 2・・・・p−チャネル装置、3・・・・n−チャネル
mW、8.9.13,14・・・・ソース・ドレイン領
域、10.15・・・・ゲート、11.12.16゜1
7・・・・ソース・ドレイン領域接続用の部材、18.
19・・・・相互接続部。 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション
Claims (1)
- 【特許請求の範囲】 相補接続された一対の第1FETおよび第2FETを
有してなるCMOS半導体装置において、上記第1FE
Tのゲートと、上記第2FETのソース領域およびドレ
イン領域のそれぞれに接続される埋込み接続部と、これ
ら埋込接続部のうちの少なくとも一方および上記第1F
ETのゲートの間を接続する相互接続部とをなす第1レ
ベルの導電材料と、 上記第2FETのゲートと、上記第1FETのソース領
域およびドレイン領域のそれぞれに接続される埋込み接
続部と、これら埋込み接続部のうちの少なくとも一方お
よび上記第2FETのゲートの間を接続する相互接続部
とをなす第2レベルの導電材料とを有することを特徴と
するCMOS半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US66858384A | 1984-11-05 | 1984-11-05 | |
US668583 | 1996-06-20 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61114569A true JPS61114569A (ja) | 1986-06-02 |
Family
ID=24682927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60130941A Pending JPS61114569A (ja) | 1984-11-05 | 1985-06-18 | Cmos半導体装置 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0181760A3 (ja) |
JP (1) | JPS61114569A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01186655A (ja) * | 1988-01-14 | 1989-07-26 | Fujitsu Ltd | 半導体集積回路 |
US5298782A (en) * | 1991-06-03 | 1994-03-29 | Sgs-Thomson Microelectronics, Inc. | Stacked CMOS SRAM cell with polysilicon transistor load |
US6495265B1 (en) | 2000-08-28 | 2002-12-17 | Premark Rwp Holdings, Inc. | Radiation shielded laminate |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4392150A (en) * | 1980-10-27 | 1983-07-05 | National Semiconductor Corporation | MOS Integrated circuit having refractory metal or metal silicide interconnect layer |
DE3304588A1 (de) * | 1983-02-10 | 1984-08-16 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von mos-transistoren mit flachen source/drain-gebieten, kurzen kanallaengen und einer selbstjustierten, aus einem metallsilizid bestehenden kontaktierungsebene |
-
1985
- 1985-06-18 JP JP60130941A patent/JPS61114569A/ja active Pending
- 1985-11-05 EP EP85308022A patent/EP0181760A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
EP0181760A2 (en) | 1986-05-21 |
EP0181760A3 (en) | 1987-08-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4329706A (en) | Doped polysilicon silicide semiconductor integrated circuit interconnections | |
EP0170250B1 (en) | Bipolar transistor and method for producing the bipolar transistor | |
US4306915A (en) | Method of making electrode wiring regions and impurity doped regions self-aligned therefrom | |
US4663825A (en) | Method of manufacturing semiconductor device | |
JPS63239973A (ja) | 集積回路およびその製造方法 | |
US4364166A (en) | Semiconductor integrated circuit interconnections | |
US4625391A (en) | Semiconductor device and method for manufacturing the same | |
JPS622708B2 (ja) | ||
US5913114A (en) | Method of manufacturing a semiconductor device | |
JPH0581058B2 (ja) | ||
JPH04226033A (ja) | バイポーラ・トランジスタを作成する方法 | |
JP2976842B2 (ja) | 半導体記憶装置の製造方法 | |
JP3242127B2 (ja) | バイポーラトランジスタの製法 | |
US6008524A (en) | Integrated injection logic semiconductor device | |
JPH05275546A (ja) | 半導体デバイス及びその新規な埋込み相互接続構造並びにそれぞれを形成する方法 | |
JP2592414B2 (ja) | バイポーラトランジスタ構造の製造方法 | |
US5494844A (en) | Process of fabricating Bi-CMOS integrated circuit device | |
JPS61114569A (ja) | Cmos半導体装置 | |
JPH02246264A (ja) | 半導体装置およびその製造方法 | |
JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
JPS643065B2 (ja) | ||
JP2538077B2 (ja) | 半導体装置の製造方法 | |
JPS6237960A (ja) | 読み出し専用半導体記憶装置の製造方法 | |
KR100223725B1 (ko) | 반도체 장치 | |
JP2002529934A (ja) | 部分的に半導体基板中に延在する配線をもつ半導体素子ならびに該半導体素子の製造方法 |