JPS61114569A - Ｃｍｏｓ半導体装置 - Google Patents

Ｃｍｏｓ半導体装置

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JPS61114569A
JPS61114569A JP60130941A JP13094185A JPS61114569A JP S61114569 A JPS61114569 A JP S61114569A JP 60130941 A JP60130941 A JP 60130941A JP 13094185 A JP13094185 A JP 13094185A JP S61114569 A JPS61114569 A JP S61114569A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は相補接続された一対の電界効果トランジスタ
（ＦＥＴ）からなるＣＭＯＳ半導体装置に関し、特に２
層の導電材料たとえばポリシリコンを利用して効率よく
接続構造を構成しうるようにしたものである。
Ｂ、開示の概要 二重ポリシリコ２０ＭＯ３構造が示される。２層のポリ
シリコンを使用し、第１層を使って、１つの０ＭＯ５装
置のゲートと第２の０ＭＯ３装置のソースまたはドレイ
ン領域に対する埋込み接点を同時に形成する０次にポリ
シリコン第２層を使って、ｊＩ２の０ＭＯ５装置のゲー
トと第１の０ＭＯ８装置のソースまたはドレイン領域に
対する埋込み接点を同時に形成する。すべてのゲートお
よび接点がポリシリコンまたはポリサイドであるため、
ポリシリコン層またはポリサイド層をパターン付けする
だけで、第１の装置のゲートと第２の装置のソースまた
はドレインの間、および第２の装置のゲートと第１の装
置のソースまたはドレインの間に相互接続を設けること
が可能である。こうして、かかるゲートとソースまたは
ドレインの相互接続に通常用いられるメタライゼーショ
ンが不要となり、得られる０ＭＯ３装置の面積が金属相
互接続を使用する場合よりも大幅に減る。
Ｃ０従来技術 集積回路が高密度になると、動作速度が増加するため１
個々のスイッチ素子をさらに緊密にパックすることによ
って、さらに速度を速めようとする努力が継続されてい
る。それを実現するための一法は、異なる装置部分の間
の相互接続を減らしまたは制限して、かかる装置をます
ます小さな面積内にレイアウト可能にすることである。
下記の先行技術の考察かられかるように、多数の方法が
使用されてきた。その中には、ゲートおよびソース・ド
レイン領域に対する相互接続を同時に形成すること、お
よび導電型が異なる隣り合った拡散領域に対するポリシ
リコン相互接続を形成することが含まれる。
米国特許第４４４３８１１号には、０ＭＯ３環境で同一
のポリシリコン層から２個のゲートとソース・ドレイン
領域に対する相互接続を形成することが示されている。
ポリシリコン相互接続は。
ソース・ドレイン領域に接続され、金属層が第１の０Ｍ
Ｏ５装置のソースを第２の０ＭＯ３装置のドレインと相
互接続している。しかし、Ｐ−チャネル装置の１つのソ
ース・ドレイン領域に対する接続は、全く示されていな
い。
ＩＢＭテクニカル・ディスクロージャ・ブレティン第２
７巻筒１Ｂ号、１９８４年６月（ＩＢＭＴｅｃｈｎｉｃ
ａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ、　Ｖ
ｏｌ、２７、Ｎｏ。
ＩＢ、　　Ｊｕｎｅ　１９８４）の７２２頁に掲載され
た、「相互コンダクタンスの高い０ＭＯ５用のラッチア
ップのない二重ゲート式のエンハンスメント形ｐ　−チ
ャネル装置」と題する論文にも、一対のＣＭＯ８装置の
ゲートと埋込み接点を同一の多結晶シリコン層から形成
することが示されている。各装置のソース・ドレイン接
点は、耐火性金属から構成される装置のゲートがどちら
かの装置のソース・ドレインに接続されているとの示唆
はない。
米国特許第４４４２５９１号には、第１層および第２層
の多結晶シリコンを使った０ＭＯ３装置が示されている
。第１層はコンデンサの１つのプレートを形成し、その
一端がｎ−チャネル装置のドレインとの埋込み接点とな
っている。第２層を使って、両装置のゲートとコンデン
サのもう一方のプレートが形成される。ソース・ドレイ
ン領域に対するその他の接点は、すべて金属である６ゲ
ートおよびソース・ドレイン領域を何らかの方法で相互
接続できるという示唆はない。
ＩＢＭテクニカル・ディスクロージャ・ブリティン第２
１巻第１２号、１９７・９年５月の４８８６頁に掲載さ
れた「スタックされた相互接続線を含む交差結合された
フリップ・フロップ・トランジスタ」と題する論文には
、別々の３つの多結晶シリコン付着層を用いて、第１の
装置のコレクタが第２の装置のベースに接続され、第２
の装置のコレクタが第１の装置のベースに接続された。
バイポーラ・フリップ・フロップに対する交差結合が形
成される、三重ポリ構造が示されている。最初の段階で
は、ｐΦポリシリコン層を付着させて画定し１両方のバ
イポーラ装置のｐ型ベース領域を接触させる２つの部分
を形成する０次に、ｐ＋ポリシリコン領域の表面にケイ
化物を形成する。
次の段階では、ｎ＋ポリシリコン層を付着させて画定し
、それが上記のｐ＋ポリシリコン領域上のケイ化物層を
介して第１のバイポーラ装置のｎ型コレクタ領域を第２
のバイポーラ装置のｐ型ベース領域に接続するようにす
る。絶縁層を付着させて画定した後、第３のｎ＋ポリシ
リコン層を付着させて画定し、それが第１のバイポーラ
装置のｎ型コレクタ領域を第２のバイポーラ装置のｐ型
ベース領域に接触させるようにする。この参照文献は、
一対のバイポーラ装置の交差結合を完成するために、第
３のポリシリコン層が必要な限りで。
この参照文献の各ポリシリコン層は各装置との接点が１
つしかないのに対して１本出願の配置では各ポリシリコ
ン層は１つの装置および第２の装置のゲートとの２つの
接点がある点で、本発明と異なる、その上、どの接点も
埋込まれていない。
米国特許第４２４４７５２号には、ゲート１９．２５お
よびそれらの相互接続が単一の多結晶シリコン層から形
成されている０ＭＯ８構造が、第１図および第１４図に
示されている。ソース・ドレイン領域は、すべてイオン
注入され、第１の装置のソース・ドレイン領域２１と第
２の装置のソース・ドレイン領域２４の間には金属相互
接続が設けられている。単一のポリシリコンのみを使っ
て相互接続されたゲートが形成され、ソース・ドレイン
領域に対するどの接点もこれらのゲートに相互接続され
ていないことに注意すべきである。
米国特許出願第２９５４６１号には、ケイ化物領域と相
互接続されたドープ度の異なる２つのポリシリコン層を
使って、第１の装置のソース・ドレイン領域が第２の相
補形装置のソース・ドレイン領域に接続された。一対の
相補形装置が第４図に示され工いる。この図では、相補
形装置のゲートとそれらのソース・ドレイン領域の間の
相互接続はない。この特許出願の０ＭＯ８構造のどの接
点も埋込み接点ではない。
米国特許出願第４３３３０９９号には、単一のポリシリ
コン層を使って第１の装置のソース・ドレイン領域と第
２の装置のソース・ドレイン領域の間に相互接続が形成
された、一対のシリコン・オン・サファイアＣＭＯＳ装
置が示されている。
この出願では、同じポリシリコン層が各装置のソース・
ドレイン領域を接触させており１両装置のゲートを同時
に形成すると思われる。何らかの方法でゲートがどちら
かの０ＭＯ５装置のソース・ドレイン領域と相互接続さ
れているとの示唆はない。　Ｄ１発明が解決しようとす
る問題点したがって、ソース・ドレイン領域に対する接
点がすべて埋込み接点である。’ＣＭＯ８構造を提供す
ることが本発明の主目的である。
本発明の第２の目的は、装置のソース・ドレイン領域が
、埋込み接点の一部となる上側にある多結晶シリコン領
域から外方拡散された。ＣＭＯ３構造を提供することで
ある。
本発明の第３の目的は、一方の相補形装置のゲートを形
成する多結晶層が第２の０ＭＯ５装置のソース・ドレイ
ン領域にも接続され、第２の装置のゲートが第２のポリ
シリコン層によって第１の０ＭＯ５装置のソース・ドレ
イン領域に接続されている構造を提供することである。
本発明の第４の目的は、第１の層が一方のＣＭＯＳ装置
のソース・ドレイン領域および第２の０ＭＯ５装置のゲ
ートに対する埋込み接点を形成し。
第２のポリシリコン層が第２のＣＭＯＳ装置のソース・
ドレイン領域および第１のＣＭＯＳ装置のゲートに対す
る埋込み接点を形成する、２つのポリシリコン層を利用
した、０ＭＯ５装置の製造方法を提供することである。
本発明の第５の目的は、装置間に金属相互接続を使って
製造した０ＭＯ５装置よりも、レイアウト面積が少なく
て済む、ＣＭＯＳ装置の製造方法を提供することである
。
Ｅ０問題点を解決するための手段 本発明はソース・ドレイン領域に対するセルフ・アライ
ン埋込み接点ならびに一方の装置のソース・ドレイン領
域と第２の装置のゲートの間および第２の装置のソース
・ドレイン領域と第１の装置のゲートの間の相互接続を
形成することができる、二重ポリシリコンＣＭＯ８構造
および、かかる構造を形成するための方法に関するもの
である。
この製造方法は、概して言えば、半導体基板の薄い酸化
物層をもつ一領域および薄い酸化物層が除去された別の
基板領域の上に第１のポリシリコン層またはポリサイド
層を付着させることからなる。第１のポリシリコン層ま
たはポリサイド層を。
化学蒸着した酸化物層またはその他の絶縁層で被覆する
。リソグラフィー法を使って各層をパターン付けし、ｎ
−チャネル装置領域に埋込み接点を、またｐ−チャネル
装置領域に絶縁ゲートを形成する０次に酸化物層を付着
させ、反応性イオン・エツチングでエッチして、すべて
のゲート側壁が酸化物で被覆されるようにする。
次に、以前に形成された埋込み接点の間にｎ−チャネル
装置用ゲート絶縁体を形成する。ｐ−チャネル領域の露
出面に薄い酸化物層が形成される場合、それが除去され
て未ドープのポリシリコン層またはポリサイド層が付着
される。次に第２層をイオン注入し、ｐ−チャネル装置
ではＰ型ドーパントを用いて埋込み接点を形成し、ｎ−
チャネル装置ではｎ型ドーパントを使ってゲートを形成
する６次に第２層をパターン付けし、エッチする。
次に、埋込み接点の一部となる上側のポリシリコン領域
から、外方拡散法によってＰ型およびｎ型ソース・ドレ
イン領域を形成する。二重ポリシリコン暦法を用いて、
一方の装置のソース・ドレインと第２の装置のゲートの
間に同時に相互接続を設けることができる。この方法に
よると、ソース・ドレイン領域を外方拡散させて上側に
あるポリシリコン素子との埋込みオーム接点を形成する
ことができるため、ソース・ドレイン領域をイオン注。
入する必要もなくなる。この方法によると、浅いソース
・ドレイン接合に金属が浸透する問題が避けられる。金
属相互接続が減る限りにおいて、大幅な密度の改良が実
現される。
Ｆ、実施例 第１図は０ＭＯ３装置１を示す、この図において、装置
１はリセス酸化物（ＲＯＸ）領域４によって互いに分離
されたＰ−チャネル装置２とｎ−チャネル装置３とから
なっている。ｐ−チャネル装置２はｎ−ウェル５に形成
されている。このｎ−ウェル５自体は基板またはＰ導電
型のエピタキシャル層６中に配置されている。ＲＯＸ領
域４による電気絶縁の他に、ＲＯＸ領域Ｘの下に配置さ
れた不純物ドーピング・レベルの高いフィールド注入領
域７によって、追加的電気絶縁がもたらされる。Ｐ−チ
ャネル装置２はソース・ドレイン領域８，９を含んでい
るが、そのどちらもｐ十導電型であり、ｎ−ウェル５中
に配置されている。ｐ−チャネル装置２はゲート１０も
有しており、このゲート１０は多結晶シリコンまたはポ
リサイドからなっており、ｎ−ウェル５に対し絶縁が図
られ、領域８，９の間のチャネル領域上に被着されてい
る。ソース・ドレイン領域８は１部材１１によって電気
接触されている０部材１１は、被着時ドープされない多
結晶シリコンとケイ化物を形成する金属とからなる反応
層または多結晶シリコンから形成される。同様の材料か
らなる部材１２がソース・ドレイン領域９との電気接点
をなしている。
部材１１．１２は最終的にはイオン注入され。
Ｐ＋４電型になる。同様に、ｎ−チャネル装！！１３は
ソース・ドレイン領域１３．１４を含んでいるが、その
どちらもｎ＋導電型であり、基板またはエピタキシャル
層６中に配置されている。装置３はまたゲート１５を含
んでいる。このゲート１５は基板またはエピタキシャル
層６から離れて絶縁され、ソース・ドレイン領域１３．
１４の間のチャネル領域の上に配置されている。ゲート
１５は。
被着時ドープされない多結晶シリコンとケイ化物を形成
する金属との反応層から形成される。別法として、被着
時ドープされない多結晶シリコンからゲート１５を形成
することができる。ゲート１５は最終的にはイオン注入
によってｎ＋４電型になる。第１図において、ソース・
ドレイン領域１３は部材１６によって電気接触され、ソ
ース・ドレイン領域１４は同様に部材１７で接触されて
いる。どちらの部材も、（付着された）ｎΦ多結晶シリ
コンから形成されるか、または（付着された）ｎΦ多結
晶シリコンとケイ化物を形成する金属との反応層から形
成される。第１図で、相互接続部１８は、ｐ−チャネル
装置２のゲー１−１０をｎ−チャネル装置！３の部材１
６に相互接続するものとして示しである。相互接続部１
８もゲート１０や部材１６と同じ＜、（付着された）ｎ
十多結晶シリコン、または（付着された）多結晶シリコ
ンとケイ化物を形成する金属との反応層から形成される
。ｎ−チャネル装置３のゲート１５は、相互接続部１９
によってｐ−チャネル装置２の部材１２と相互接続ｉれ
ている。後の第１図の装置ｌの製造方法についての考察
かられかるように、相互接続部１９は、多結晶シリコン
とケイ素を形成する金属との反応層からなっている。こ
の一部はイオン注入されており、１１，１２がＰ＋４電
型となりゲート１５がｎΦ導電型となるようにしている
。
また後の考察かられかるように、相互接続部１８はゲー
ト１０や部材１６．１７と同時に形成される。同様に、
相互接続部１９は、ｎ−チャネル装置３のゲート１５や
Ｐ−チャネル装置２の部材ｌｌ、１２と同時に形成され
る。金属接点２０は、ｎ−チャネル装置３の部材１７に
接続されたものとして示しであるが、これは、所期の電
圧を装置２．３に印加して電気信号を伝播するために通
常ゲートおよび０ＭＯ８装置の埋込み接点に適用される
類似の接点の一例である。
第１図の０ＭＯ５装置１について考察すると。
ｐ−チャネル装置２のゲート１０、ｎ−チャネル装置！
３の部材１６．１７および相互接続部１８は。
すべて同一レベルの多結晶シリコンまたはポリサイドか
ら形成されることがわかる。このことは、第１図でこれ
らの部材上の記号Ｐ１によって示されている。同様に、
ｎ−チャネル装置３のゲート１５、ｐ−チャネル族Ｗ１
２の部材１１．１２および相互接続部１９は、すべての
第２のレベルの多結晶シリコンまたはポリサイドから形
成される。
このことは、第１図でこれらの部材上の記号Ｐ２によっ
て示される。上記のように、Ｐ−チャネル族［２および
ｎ−チャネル装置３の埋込み接点によって、浅いソース
・ドレイン接合部に金属が浸入するという通常の問題は
、完全に回避される。
その上、次に詳しく考察するように、この装置１の製造
方法では、金属の代りにポリシリコン層またはポリサイ
ド層を使って、ｐ−チャネル装置２とｎ−チャネル族！
３のソース・ドレインおよびゲートを作ることが可能で
ある。その結果、ＣＭＯＳメモリ用の密度が大幅に改良
される。
次に第２図を参照すると、第１図の装置ｌの中間製造段
階での断面図が示しである。第２図において１間隔を置
いて配置されたリセス酸化物領域４が、ｐ−チャネル装
置２とｎ−チャネル装置３が形成される予定の１対の領
域の境界にある。第２図には、ｎ−ウェル５と絶縁領域
７が示されている。ゲート酸化物２１がｎ−ウェル５の
上にあり、ｎΦポリシリコン層またはポリサイド層２２
および化学蒸着（ＣＶ　Ｄ）酸化物層２３が、装置１の
表面に形成されている。
第１のマスクを使って、イオン注入によりｎ　−ウェル
５を形成する１次に、第２のマスクを使って熱酸化およ
びイオン注入法により、それぞれＲＯＸ領域４と絶縁領
域７を形成する。ＲＯＸ領域４および絶縁領域７を形成
するのに使用される製造工程の詳細については、米国特
許出願第４９０７６６号に記載されている。この特許出
願の方法では、２つのマスキング段階しか必要としない
が。
マスキング段階を追加してその他のウェル形成段階およ
びフィールド注入段階を用いてもよい。
第２図において、シリコン基板またはエピタキシャル層
６へのリン・イオンの注入または拡散によってｎ−ウェ
ル５を形成する。基板またはエピタキシャル層６にホウ
素などのＰ型ドーパントを注入して、絶縁領域ないしフ
ィールド注入領域７を形成する。ＲＯＸ領域４は１周知
のやり方で酸素雰囲気中で構造全体を加熱し、第２のマ
スキング段階で窒化ケイ素を酸化障壁として使って形成
した２酸化ケイ素熱成長層である。
ＲＯＸ領域４を形成した後、酸化障壁をはがし、基板ま
たはエピタキシャル層６のＲＯＸ領域４間の領域を熱酸
化にかけて、そこに、薄い酸化物層を成長させる。熱成
長は、酸素雰囲気中で約９５０℃の温度で薄い酸化物層
を形成するのに充分な時間行なう０次に周知のフォトリ
ソグラフィー・マスキング・ステップとエツチング・ス
テップとを用いて、第３のマスキング・ステップを実行
し、ｎ−ウェル５の上にレジスト・マスクを形成する。
緩衝ＨＦ中でのディップ・エツチングによって、基板ま
たはエピタキシャル層６のｎ−チャネル装置３を形成し
ようとする部分の上の薄い酸化物層を取り除く。
次に適当な溶媒を用いてレジスト・マスクをはがし、ｎ
−ウェル５の上の基板またはエピタキシャル層６の表面
に薄いゲート酸化物層２１が洩るようにする。レジスト
・マスクを取り除く前に、イオン注入を行なって、未形
成のｎ−チャネル装置３の限界を調節することができる
。レジスト・マスクを除去後の次の段階では、ｎ＋多結
晶シリコンないしポリサイドの層２２を全体に付着させ
る６層２２が多結晶シリコンの場合、シランガスを標準
的反応器中で温度６５０　’Ｃ１圧力１トルで分解させ
て低圧化学蒸着法（ＬＰＧＶＤ）によって蒸着させるこ
とができる。層がポリサイドの場合、シランと６フツ化
タングステンを温度２００℃圧力１トルで分解して、共
蒸着させることができる。どの方法にも、固有の利点が
ある６例えば。
チャネルの長さ制御の観点からみると、ポリシリコンは
ポリサイドよりも狭い許容幅でエッチできるため、ポリ
シリコンの方が優れている。しかし、ポリサイドはポリ
シリコンよりも抵抗がずっと小さい６層２２を分解した
後、シランと酸素のＬＰＧＶＤを用いて温度４３０℃、
圧力１トルでＣＶＤ酸化物層２３を付着させる。
次に第３図を参照すると１層２２，２３をフォトリソグ
ラフィー・パターン付はエツチング・ステップにかけて
、ｐ−チャネル装置！２のゲート１０および部材１６．
１７を形成した後の、第２図の構造の断面図が示されて
いる。部材１６．１７は、最終的にはｎ−チャネル装置
３に対する埋込み接点構造の一部となる。ゲート１０お
よび部材１６．１７の上面と側壁には酸化物が示されて
いる。
第４のマスキング・ステップでは、周知のフォトグラフ
ィー・マスキング・エツチング・ステップを用いて、層
２２．２３をパターン付けし、エツチングして、ｎ−チ
ャネル装置３の素子１６．１７およびＰ−チャネル装置
２のゲート１０を形成する。適当な溶媒を使ってレジス
ト・マスクをはがし、前述のシランと酸素の反応を用い
て２酸化ケイ素を形成することにより、ＣＶＤ酸化物層
またはその他の適当な絶縁体を付着させる。得られた層
を続いて酸化物のブランケット反応性イオン・エッチ（
ＲＩＥ）にかけ、層２２から形成されたゲート１０と部
材１６．１７に側壁２４を形成する。これらの各部材は
、酸化物層２３の一部で被覆されている。ＣＭＯ８装置
１の製造のこの時点で、ｐ−チャネル装置２の埋込み接
点およびｎ−チャネル装置３のゲート電極用の部材が形
成される予定の基板部分は露出している。
次に第４図を参照すると、ｎ−チャネル・ゲート酸化物
ならびにパターン付けされてｎ−チャネル装置３のゲー
ト１５とｐ−チャネル装置３の部材１１．１２を形成す
る第２のポリシリコン層および酸化物を形成した後の、
第３図の構造の断面図が示されている。この時点で、ｎ
−チャネル装置３のソース・ドレイン領域１３．１４は
、部材１６．１７からの外方拡散によって形成されてい
る。装置３のゲート酸化物を形成する酸化物層２５を、
熱酸化によって形成する。基板のソース・ドレイン領域
８．９を形成しようとする部分の上の装置２の露出表面
領域にも、酸化物を形成する。
同時に、部材１６．１７からのドーパントの外方拡散に
よって、ｎ−チャネル装置３のソース・ドレイン領域１
３．１４を形成する。また、希望するなら、ｎ−チャネ
ル装置３のチャネルの臨界に合わせた注入を実施しても
よい。第４図では特に示さないけれども、この時点で第
５のマスキング・ステップを行い１周知のフォトリソグ
ラフィー・バターニング・ステップおよびエツチング・
ステップでコンタクト・ホールを形成することができる
。最初に被着されたポリシリコンまたはポリサイド層２
２から形成される部材の一部分と、そののちに被着され
るポリシリコンまたはポリサイド層との間に配される相
互接続領域は、上述パターニング・ステップおよびエツ
チング・ステップで形成する。後に被着される層からは
ゲート１５および部材１１．１２が形成されることにな
る。これと同時に、ｎ−ウェル５のソース・ドレイン領
域８．９を形成すべき部分の上の酸化物層２５部分を除
去する。別法として、領域８．９に対するセルフ・アラ
イン接点を形成するため、別のマスクを使って、これら
の領域から薄い酸化物２５を取り除くこともできる。接
点孔が開くと、層２２．２３について説明したのと同様
のやり方で、全体に未ドープのポリサイド層と酸化物層
を形成する。
ポリサイド層は、今形成された接点開口で、最初のポリ
サイド層２２から形成された部材のある部分に、接続さ
れることになる。２つのポリサイド層の間でのドーパン
トの相互拡散を防止するため、第２のポリサイド層と最
初に付着されたポリサイド層２２の残りの部分との間に
、窒化チタンなどの導電性拡散障壁層を、サンドインチ
状に挟むことができる。第２のポリサイド層はドープさ
れていないので、部材１１．１２を形成すべき所をＰ型
ドーパントでドープし、ｎ−チャネル装置３のゲート１
５を形成すべき所をｎ型ドーパントでドープすることが
できる。それには、最初の注入後に金属リフトオフ法を
使用する場合、第６のマスクの使用が必要である。この
方法では、例えば第２のポリサイドの部材１１．１２を
形成すべき部分が露出されるようにレジストをパターン
付けすることが必要である。レジストをマスクとして使
って、ホウ素をイオン注入し、第２層の所期の部分をＰ
型ドーパントでドープする。この時点で、レジスト・マ
スクおよび第２のポリサイド層の露出部分の上にアルミ
ニウムなどの金属を全体に付着させる０次にレジスト・
マスクをリフトオフ・ステップにかけて、第２のポリサ
イド層の以前に注入された部分にアルミニウムが残るよ
うにする。第２のイオン注入ステップでは、アルミニウ
ムを注入マスクとして使って、第２のポリサイド層の残
りの部分をリンなどのｎ型ドーパントでイオン注入する
０次に第７のマスクを用いて、第２のポリサイド層をマ
スクし、パターン付けする。
適当なエッチャントを使って、第２のポリサイド層とそ
の上にある酸化物をエッチする。このステップで、すべ
て酸化物２６で被覆された。ゲート１５、相互接続部１
９および素子１１．１２が実現され、第４図の構造が得
られる。
第４図には、相互接続部１９、相互接続ゲート１５、お
よび部材１２が示されている。この断面図や以前の断面
図には特に示してないが、ポリサイド２２をパターン付
けしたとき、第１図に示した相互接続部１８が形成され
る。この相互接続および希望するその他の接続を、ポリ
サイド層をパターン付けするのと同時に形成することが
できる。
こうして、金属およびそれに付属するマスキング、パタ
ーン付けおよびエツチング・ステップを使わずに、相互
接続を作ることができる。
第５図には、埋込み接点１１．１２からのＰ型ドーパン
トの外方拡散によって生じる、領域とゲート１０のエツ
ジの間のギャップがイオン注入ホウ素の領域８Ａによっ
て充填された後の、第４図の構造が示されている。続い
て酸化物層を付着させ、接点開口や接点２０などの金属
接点を形成した後、第１図の最終構造が得られる。
埋込み接点１１のエツジとゲート１０のエツジとの間に
ギャップができる場合、ホウ素をイオン注入して領域８
Ａを形成し、ソース・ドレイン領域８がゲート１０のエ
ツジにまで伸びるようにする。この時点で１部材１１．
１２からの外方拡散によってソース・ドレイン領域８，
９を形成する。
同時に、ギャップの上の基板表面に薄い酸化物を形成す
る。次に化学蒸着法によって酸化物層２７を蒸着させ、
８番目のマスクを使ってその中に接点孔を形成する。
これまで、基板６に対するすべての接点が埋込み接点で
あるということについては何も述べてこなかった６すな
わち、第１図、第５図に示すように、埋込み接点構造は
参照番号２８．２９．３０．３１によって示される。埋
込み接点構造２８は、ソース・ドレイン領域８および、
ソース・ドレイン領域８の上に重なる部材１１の界面部
分を含んでいる。同様に、埋込み接点構造２９は、ソー
ス・ドレイン領域およびその上に重なる部材１２の界面
部分を含んでいる。埋込み接点構造３０．３１は、ソー
ス・ドレイン領域１３．１４およびそれぞれそれらの上
に重なる部材１６．１７の界面部分含んでいる。
良好な実施例は、ｎ−ウェル中のＰ−チャネル装置とｐ
導電型基板中のｎ−チャネル装置を含むＣＭＯ８装置を
対象とするものであったが、この構造と方法は、容易に
Ｐ−ウェル中のｎ−チャネル装置およびｎ導電型基板中
のｐ−チャネル装置を実現できるように改造できること
を認識すべきである。また、ｐ−導電型とｎ−導電型の
双方ウェルを使用する場合にも上記と同じ方法を使用で
きることを認識すべきである。
Ｆ０発明の詳細 な説明したように、この発明によれば、すべてのゲート
および接点がポリシリコンまたまポリサイドであるため
、ポリシリコン層またはポリサイド層をパターン付けす
るだけで、第１の装置のゲートと第２の装置のソースま
たはドレインの間、　。
および第２の装置のゲートと第１の装置のソースまたは
ドレインの間に相互接続を設けることが可能である。こ
うして、かかるゲートとソースまたはドレインの相互接
続に通常用いられるメタライゼーションが不要となり、
得られるＣＭＯ５装置の面積が・金属相互接続を使用す
る場合よりも大幅に減る。
【図面の簡単な説明】
第１図はこの発明の一実施例を一部切り欠いて示す斜視
図、第２図〜第５図は第１図例を製造工程に沿って説明
する断面図である６ ２・・・・ｐ−チャネル装置、３・・・・ｎ−チャネル
ｍＷ、８．９．１３，１４・・・・ソース・ドレイン領
域、１０．１５・・・・ゲート、１１．１２．１６゜１
７・・・・ソース・ドレイン領域接続用の部材、１８．
１９・・・・相互接続部。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション

Claims (1)

  1. 【特許請求の範囲】 　相補接続された一対の第１ＦＥＴおよび第２ＦＥＴを
    有してなるＣＭＯＳ半導体装置において、上記第１ＦＥ
    Ｔのゲートと、上記第２ＦＥＴのソース領域およびドレ
    イン領域のそれぞれに接続される埋込み接続部と、これ
    ら埋込接続部のうちの少なくとも一方および上記第１Ｆ
    ＥＴのゲートの間を接続する相互接続部とをなす第１レ
    ベルの導電材料と、 上記第２ＦＥＴのゲートと、上記第１ＦＥＴのソース領
    域およびドレイン領域のそれぞれに接続される埋込み接
    続部と、これら埋込み接続部のうちの少なくとも一方お
    よび上記第２ＦＥＴのゲートの間を接続する相互接続部
    とをなす第２レベルの導電材料とを有することを特徴と
    するＣＭＯＳ半導体装置。
JP60130941A 1984-11-05 1985-06-18 Ｃｍｏｓ半導体装置 Pending JPS61114569A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US66858384A 1984-11-05 1984-11-05
US668583 1996-06-20

Publications (1)

Publication Number Publication Date
JPS61114569A true JPS61114569A (ja) 1986-06-02

Family

ID=24682927

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60130941A Pending JPS61114569A (ja) 1984-11-05 1985-06-18 Ｃｍｏｓ半導体装置

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JP (1) JPS61114569A (ja)

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EP0181760A2 (en) 1986-05-21
EP0181760A3 (en) 1987-08-26

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