JPS61105486A - タイマ装置 - Google Patents
タイマ装置Info
- Publication number
- JPS61105486A JPS61105486A JP59226647A JP22664784A JPS61105486A JP S61105486 A JPS61105486 A JP S61105486A JP 59226647 A JP59226647 A JP 59226647A JP 22664784 A JP22664784 A JP 22664784A JP S61105486 A JPS61105486 A JP S61105486A
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- JP
- Japan
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- output
- timer
- time
- service
- data
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G15/00—Time-pieces comprising means to be operated at preselected times or after preselected time intervals
- G04G15/006—Time-pieces comprising means to be operated at preselected times or after preselected time intervals for operating at a number of different times
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Predetermined Time Intervals (AREA)
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明はタイマ装置に関し、特に単一のタイマ手段で複
数のタイマサービス要求を同時進行させるタイマ装置に
関するものである。
数のタイマサービス要求を同時進行させるタイマ装置に
関するものである。
［従来技術］
タイマ機能はあらゆる装置の時間制御に欠かせない０例
えば、パルスモータでは各相の励磁制御に、オンライン
通信では通信プロトコールのタイミング監視に、複写装
置では紙送りシーケンス。
えば、パルスモータでは各相の励磁制御に、オンライン
通信では通信プロトコールのタイミング監視に、複写装
置では紙送りシーケンス。
露光現像シーケンス等の制御に不可欠である。今日、こ
れらの装置のほとんどは、１チツプＣＰＵにより制御さ
れる所であるが、このｌチップＣＰＵには通常１〜２個
のタイマ手段が内蔵されている。しかし、実際上はタイ
マ機能の使用要求が多いためＣＰＵ内蔵のタイマ手段で
は到底足りず。
れらの装置のほとんどは、１チツプＣＰＵにより制御さ
れる所であるが、このｌチップＣＰＵには通常１〜２個
のタイマ手段が内蔵されている。しかし、実際上はタイ
マ機能の使用要求が多いためＣＰＵ内蔵のタイマ手段で
は到底足りず。
タイマ機能を疑似マルチ化して要求に応じていた。
第１図（Ｌ）及び（ｂ）は従来のタイマ機能疑似マルチ
化方法を示し、凹面（ａ）は１つのタイマ手段を時分割
して使用する方法を示す図である０例えばある装置では
、夫々に特定機能を司る制御部３〜５があり、これらが
タイマ手段ｌを共有する方式の時間制御はよくみられる
０時分割使用の場合では、例えば制御部２がタイマ手段
ｌにトリガ信号ＴＧを出力するとタイマ手段ｌはこれに
より専有さ、れ、制御部２にタイムアウト信号ＴＯを出
力するまでは他の制御部３〜５はタイマ手段ｌを使用で
きない関係にある。これでは実際上限られた目的の制御
にしか本構成を使用できないし、タイマ使用優先順位の
決定等、複雑な管理。
化方法を示し、凹面（ａ）は１つのタイマ手段を時分割
して使用する方法を示す図である０例えばある装置では
、夫々に特定機能を司る制御部３〜５があり、これらが
タイマ手段ｌを共有する方式の時間制御はよくみられる
０時分割使用の場合では、例えば制御部２がタイマ手段
ｌにトリガ信号ＴＧを出力するとタイマ手段ｌはこれに
より専有さ、れ、制御部２にタイムアウト信号ＴＯを出
力するまでは他の制御部３〜５はタイマ手段ｌを使用で
きない関係にある。これでは実際上限られた目的の制御
にしか本構成を使用できないし、タイマ使用優先順位の
決定等、複雑な管理。
制御を必要とする。
同図（ｂ）は各制御部がタイマ機能を疑似分散して有す
る場合を示す図である。クロック手段６は発振器でも良
いが、通常良く用いられるのはＣＰＵ内蔵のタイマ手段
を利用した一定のインターバル（例えば５ｍ５）で発生
するタイマサービス処理である。この場合、制御部７〜
１０は夫々にタイマ手段（例えばカウンタと比較手段）
を有し、タイマサービスの要求発生に応じ独自の設定値
をカウンタに保持させる。従ってクロック手段のサービ
ス発生の度に各カウンタの内容が−１され、結果として
各制御部７〜ｌＯは独自のタイマ手段を同時に進行させ
られることになる。従ってこの構成は用途が広い、しか
しながら、クロック手段６がＣＰＵのタイマサービスで
あるときは必然的にサービスインターバルが長くなり、
高速。
る場合を示す図である。クロック手段６は発振器でも良
いが、通常良く用いられるのはＣＰＵ内蔵のタイマ手段
を利用した一定のインターバル（例えば５ｍ５）で発生
するタイマサービス処理である。この場合、制御部７〜
１０は夫々にタイマ手段（例えばカウンタと比較手段）
を有し、タイマサービスの要求発生に応じ独自の設定値
をカウンタに保持させる。従ってクロック手段のサービ
ス発生の度に各カウンタの内容が−１され、結果として
各制御部７〜ｌＯは独自のタイマ手段を同時に進行させ
られることになる。従ってこの構成は用途が広い、しか
しながら、クロック手段６がＣＰＵのタイマサービスで
あるときは必然的にサービスインターバルが長くなり、
高速。
高精度のタイマ機能はψめない、一方、これをハードウ
ェアで実現すると、各制御部７〜１０は夫々に相当のタ
イマハードウェアを備えなくてはならないから、装置が
大型化し、不経済である。
ェアで実現すると、各制御部７〜１０は夫々に相当のタ
イマハードウェアを備えなくてはならないから、装置が
大型化し、不経済である。
本発明は上述した従来技術の欠点に鑑みて成されたもの
であって、その目的とする所は、単一のタイマ手段で複
数のタイマサービス要求を同時進行させるタイマ装置を
提供することにある。
であって、その目的とする所は、単一のタイマ手段で複
数のタイマサービス要求を同時進行させるタイマ装置を
提供することにある。
本発明の他の目的はサービスインターバルの極めて短い
サービス要求を高精度で満足させるタイマ装置を提供す
ることにある。
サービス要求を高精度で満足させるタイマ装置を提供す
ることにある。
［実施例］
以下、添付図面に従い本発明に好適な実施例を詳細に説
明する。
明する。
一般に、タイマサービス要求の形態は制御部の制御［目
的に債存し、一様ではない、第２図はタイマサービス要
求データが時刻で与えられる場合の第一実施例の回路図
を示し、第３図は第２図の動作を示すタイミングチャー
トである。第２図において、１１は第１実施例のタイマ
装置、１２はタイマ装置１１を利用する一方の制御部、
１３はもう一方の制御部である。制御部１２は、例えば
タイマサービスを要求する時刻情報ＡＩ 、Ａ２
＋・・・を有し、始めは時刻ＡＩになった時点でタイマ
装置１１からタイムアウト信号ＴＯＡを受は取り、これ
により特定の制御を実行する０次に時刻データＡ２をＴ
ＧＡに出力してタイムアウト信号Ｔ。
的に債存し、一様ではない、第２図はタイマサービス要
求データが時刻で与えられる場合の第一実施例の回路図
を示し、第３図は第２図の動作を示すタイミングチャー
トである。第２図において、１１は第１実施例のタイマ
装置、１２はタイマ装置１１を利用する一方の制御部、
１３はもう一方の制御部である。制御部１２は、例えば
タイマサービスを要求する時刻情報ＡＩ 、Ａ２
＋・・・を有し、始めは時刻ＡＩになった時点でタイマ
装置１１からタイムアウト信号ＴＯＡを受は取り、これ
により特定の制御を実行する０次に時刻データＡ２をＴ
ＧＡに出力してタイムアウト信号Ｔ。
Ａがくるのを待つ、一方、制御部１３も同様にして独自
の時刻情報Ｂ、、Ｂ、、・・・ を有し、始めは時刻Ｂ
１になった時点でタイマ装置１１からタイムアウト信号
ＴＯＢを受は取り、これにより特定の制御を実行し、次
に時刻データＢ２をＴＧＢに出力してタイムアウト信号
ＴＯＢがくるのを待つ関係にある。タイマ装置１１はこ
のような複数の制御部１２．１３からのタイマサービス
要求を単一のタイマ手段で処理し、同時進行させる訳で
ある。
の時刻情報Ｂ、、Ｂ、、・・・ を有し、始めは時刻Ｂ
１になった時点でタイマ装置１１からタイムアウト信号
ＴＯＢを受は取り、これにより特定の制御を実行し、次
に時刻データＢ２をＴＧＢに出力してタイムアウト信号
ＴＯＢがくるのを待つ関係にある。タイマ装置１１はこ
のような複数の制御部１２．１３からのタイマサービス
要求を単一のタイマ手段で処理し、同時進行させる訳で
ある。
第３図において１例えば−周期を２４時間とした場合に
、制御部１２は６時と１６時にサービス要求を持ってい
る。また制御部１３は１０時と１３時にサービス要求を
持っている。以下、タイミングチャートに従い、第２図
の動作を説明する。
、制御部１２は６時と１６時にサービス要求を持ってい
る。また制御部１３は１０時と１３時にサービス要求を
持っている。以下、タイミングチャートに従い、第２図
の動作を説明する。
始めに、制御部１２は時刻情報Ａ１をＴＧＡに、制御部
１３は時刻情報ＢｌをＴＧＢに夫々出力する。比較器１
４はＡ、とＢ１を比較し、その出力端子Ａ＜ＢにＨＩＧ
Ｈレベルを出力する。よってデータセレクタ１５はこれ
によりデータ入力端子のＡ側を選択し、出力端子０にデ
ータＡ１を出力する。一方カウンタ１７は時刻Ｔを計数
しているからＴ＝Ａ、となったときに比較器出力端子Ａ
＝ＢにＨＩ Ｇ Ｈレベルを出力する。この状態でＯＲ
ゲート２０の出力は比較器１４のＡ＜Ｂ出力により満足
しているから、ＡＮＤゲート１８からタイムアウト信号
ＴＯＡが出力される。一方、ＯＲゲート２１は満足され
ていないから、ＡＮＤゲー）１９も満足せず、制御部１
３には何も起こらない。
１３は時刻情報ＢｌをＴＧＢに夫々出力する。比較器１
４はＡ、とＢ１を比較し、その出力端子Ａ＜ＢにＨＩＧ
Ｈレベルを出力する。よってデータセレクタ１５はこれ
によりデータ入力端子のＡ側を選択し、出力端子０にデ
ータＡ１を出力する。一方カウンタ１７は時刻Ｔを計数
しているからＴ＝Ａ、となったときに比較器出力端子Ａ
＝ＢにＨＩ Ｇ Ｈレベルを出力する。この状態でＯＲ
ゲート２０の出力は比較器１４のＡ＜Ｂ出力により満足
しているから、ＡＮＤゲート１８からタイムアウト信号
ＴＯＡが出力される。一方、ＯＲゲート２１は満足され
ていないから、ＡＮＤゲー）１９も満足せず、制御部１
３には何も起こらない。
制御部１２はＡＩのタイムアウトサービスを受けたので
その時点で行うべき特定の制御を実行し１次にＡ２をＴ
ＧＡに出力する。一方、制御部１３はまだＢ、のタイム
アウトサービスを待っている。そこで、比較器１４は次
に出力端子Ａ＞ＢにＨＩＧＨレベルを出力し、ＯＲゲー
ト２１を満足させる。よってデータセレクタ１５は逆に
Ｂ側のデータＢ、を選択し、Ｔ＝Ｂ、となったときに比
較器１６の出力端子Ａ−ＢにＨＩＧＨレベルを出力する
。この状態ではＡＮＤゲート１９のみが満足するから、
制御部１３にタイムアウト信号ＴＯＢが出力される。制
御部１３はこれにより特定の制御を実行し、次にＢ２を
ＴＧＢに出力する。
その時点で行うべき特定の制御を実行し１次にＡ２をＴ
ＧＡに出力する。一方、制御部１３はまだＢ、のタイム
アウトサービスを待っている。そこで、比較器１４は次
に出力端子Ａ＞ＢにＨＩＧＨレベルを出力し、ＯＲゲー
ト２１を満足させる。よってデータセレクタ１５は逆に
Ｂ側のデータＢ、を選択し、Ｔ＝Ｂ、となったときに比
較器１６の出力端子Ａ−ＢにＨＩＧＨレベルを出力する
。この状態ではＡＮＤゲート１９のみが満足するから、
制御部１３にタイムアウト信号ＴＯＢが出力される。制
御部１３はこれにより特定の制御を実行し、次にＢ２を
ＴＧＢに出力する。
同様にしてＢ２ ＜Ａ２であるから１次にタイマサービ
スを受けるのは制御部１３である。制御部１３は次にＦ
Ｆ（最大値）を出力してサービスを受けないようにする
。従って次にタイマサービスを受けるのは制御部１２で
ある。やがてＡ２のサービスが発生すると制御部１２も
ＦＦを出力してタイマサービスを終了する。
スを受けるのは制御部１３である。制御部１３は次にＦ
Ｆ（最大値）を出力してサービスを受けないようにする
。従って次にタイマサービスを受けるのは制御部１２で
ある。やがてＡ２のサービスが発生すると制御部１２も
ＦＦを出力してタイマサービスを終了する。
仮に、制御部１２と１３が同じデータをＴＧＡ 、ＴＧ
Ｂに出力しても問題ない０．比較器１４のＡ−Ｂ出力が
ＨＩＧＨレベルになり、両制御部１２．１３は同時にサ
ービスを受けられるからである。
Ｂに出力しても問題ない０．比較器１４のＡ−Ｂ出力が
ＨＩＧＨレベルになり、両制御部１２．１３は同時にサ
ービスを受けられるからである。
第４図はタイマサービス要求が時間で与えられる場合の
第２実施例の回路図を示し、第５図は第４図の動作を示
すタイミングチャートである。第４図の構成が第２図と
異る所は、制御部３２．３３がタイマサービス要求デー
タとして時間値ΔＴを有していること゛に起因する。む
しろこの様な要求形態はより多くの制御部において一般
的であろう。
第２実施例の回路図を示し、第５図は第４図の動作を示
すタイミングチャートである。第４図の構成が第２図と
異る所は、制御部３２．３３がタイマサービス要求デー
タとして時間値ΔＴを有していること゛に起因する。む
しろこの様な要求形態はより多くの制御部において一般
的であろう。
第５図において、あるタイミングに制御部３３から時間
ΔＴＢ、後のサービス要求があると、タイマ装！！１３
１はサービスを開始する。そしてこのサービス途中のあ
るタイミングに制御部３２から時間ΔＴＡ、後のサービ
ス要求があると、タイマ１ｉ３１は単一のタイマ手段で
同時に両タイマサービスを進行させる。やがて最初のΔ
ＴＢ、を経過すると制御部３３にタイムアウト信号ＴＯ
Ｂを出力し、そのままΔＴＡＩのサービスを続行する。
ΔＴＢ、後のサービス要求があると、タイマ装！！１３
１はサービスを開始する。そしてこのサービス途中のあ
るタイミングに制御部３２から時間ΔＴＡ、後のサービ
ス要求があると、タイマ１ｉ３１は単一のタイマ手段で
同時に両タイマサービスを進行させる。やがて最初のΔ
ＴＢ、を経過すると制御部３３にタイムアウト信号ＴＯ
Ｂを出力し、そのままΔＴＡＩのサービスを続行する。
この状態で制御部３３から再びΔＴＢ２のサービス要求
があると、該ΔＴＢ２のサービスをΔＴＡ、のサービス
と並行して進める０図より解るように、ΔＴＢ２のタイ
ムアウト時刻はΔＴＡ１のタイムアウト時刻より早くく
るから、タイマ装置！ｉ３１は前記同様にして制御部３
３にタイムアウト信号ＴＯＢを出力し、引き続きΔＴ
Ａ−、のサービスを続行する。こうして次にΔＴＡ、の
時間が経過すると制御部３２にタイムアウト信号ＴＯＡ
を出力する。
があると、該ΔＴＢ２のサービスをΔＴＡ、のサービス
と並行して進める０図より解るように、ΔＴＢ２のタイ
ムアウト時刻はΔＴＡ１のタイムアウト時刻より早くく
るから、タイマ装置！ｉ３１は前記同様にして制御部３
３にタイムアウト信号ＴＯＢを出力し、引き続きΔＴ
Ａ−、のサービスを続行する。こうして次にΔＴＡ、の
時間が経過すると制御部３２にタイムアウト信号ＴＯＡ
を出力する。
以下、８５図のタイミングチャートに従い、第４図の動
作を説明する。第４図において、制御部３３はあるタイ
ミングにトリガデータΔＴＢ、をトリガバス３４に出力
する。トリガバス３４には複数の制御部を接続可能であ
り、各制御部は３ステート素子でバス３４を駆動する。
作を説明する。第４図において、制御部３３はあるタイ
ミングにトリガデータΔＴＢ、をトリガバス３４に出力
する。トリガバス３４には複数の制御部を接続可能であ
り、各制御部は３ステート素子でバス３４を駆動する。
ΔＴＢ、は加算器３５のＢ側に入力され、カウンタ４０
のカウント出力は加算器３５のＡ側に入力されている。
のカウント出力は加算器３５のＡ側に入力されている。
従って、この時点のカウンタ計数値を１とすれば加算結
果は１＋ΔＴＢ１＝ｎである。この加算結果ｎは制ｍ部
３３からのロード信号信号ＬＤＢにによりレジスタ３７
にセットされる。一方、レジスタ３６は初期化により最
大値（Ｆ−Ｆ）に強制セットされている。従って比較器
４１はＡ＞Ｂ出力端子にＨＩＧＨレベルを出力し、デー
タセレクタ３Ｂはレジスタ３７の出力を選択し、比較器
３９のＡ−Ｂ出力端子はカウントｊａｎのときにＨＩｄ
Ｈレベルを出力することになる。ところで。
果は１＋ΔＴＢ１＝ｎである。この加算結果ｎは制ｍ部
３３からのロード信号信号ＬＤＢにによりレジスタ３７
にセットされる。一方、レジスタ３６は初期化により最
大値（Ｆ−Ｆ）に強制セットされている。従って比較器
４１はＡ＞Ｂ出力端子にＨＩＧＨレベルを出力し、デー
タセレクタ３Ｂはレジスタ３７の出力を選択し、比較器
３９のＡ−Ｂ出力端子はカウントｊａｎのときにＨＩｄ
Ｈレベルを出力することになる。ところで。
カウンタ４０が１からｎまで上昇する途中のｍにおいて
、制御部３２はトリガデータΔＴＡ、をバス３４に出力
する。加算器３５はこの時点のカウント値ｍとムＴＡ＆
（図の場合はｐ）を加算し、ロード信号ＬＤＡは加算
結果の値ｍ−１と加算オーバフロービットＯｖをレジス
タ３６にセットする。カウンタ４０はカウント（Ｐ＋１
）を周期に計数するから、トリガデータΔＴの最大値を
ｐとしておけばサービス可能である。比較器４１はレジ
スタ３６にオーバフロービットＯｖが立っているのでｍ
−１＞ｎと判定し、依然として出力端子Ａ＞ＨにＨＩＧ
Ｈレベルを出力する。従ってカウンタ４０の出力ｔがｎ
に等しくなるとタイムアウト信号ＴＯＢｍを出力し、制
御部３３はタイマサービスを受けられる。ＡＮＤゲート
４３の出力はレジスタ３７のプリセット端子ＰＲ３に入
力され、レジスタ３７の内容を強制的にＦＮＦにセット
し、一時的不使用の状態にする。またタイマサービスを
受けた制御部３３は特定の制御を実行する。この制御に
要する時間及び次のトリガ要求までに要する時間は一般
に各制御部に固有のものであり、予め知ることができる
。これが再トリガをかけるまでの時間ΔＰＢ、であり、
制御部３３はカウンタ４０の出力が００時点で再びトリ
ガデータΔＴＢ２を出力する。ΔＴＢ２の値は、例えば
タイマサービスが同一周期で発生して欲しいような場合
はΔＴＢ、−ΔＰＢＫで求められる。
、制御部３２はトリガデータΔＴＡ、をバス３４に出力
する。加算器３５はこの時点のカウント値ｍとムＴＡ＆
（図の場合はｐ）を加算し、ロード信号ＬＤＡは加算
結果の値ｍ−１と加算オーバフロービットＯｖをレジス
タ３６にセットする。カウンタ４０はカウント（Ｐ＋１
）を周期に計数するから、トリガデータΔＴの最大値を
ｐとしておけばサービス可能である。比較器４１はレジ
スタ３６にオーバフロービットＯｖが立っているのでｍ
−１＞ｎと判定し、依然として出力端子Ａ＞ＨにＨＩＧ
Ｈレベルを出力する。従ってカウンタ４０の出力ｔがｎ
に等しくなるとタイムアウト信号ＴＯＢｍを出力し、制
御部３３はタイマサービスを受けられる。ＡＮＤゲート
４３の出力はレジスタ３７のプリセット端子ＰＲ３に入
力され、レジスタ３７の内容を強制的にＦＮＦにセット
し、一時的不使用の状態にする。またタイマサービスを
受けた制御部３３は特定の制御を実行する。この制御に
要する時間及び次のトリガ要求までに要する時間は一般
に各制御部に固有のものであり、予め知ることができる
。これが再トリガをかけるまでの時間ΔＰＢ、であり、
制御部３３はカウンタ４０の出力が００時点で再びトリ
ガデータΔＴＢ２を出力する。ΔＴＢ２の値は、例えば
タイマサービスが同一周期で発生して欲しいような場合
はΔＴＢ、−ΔＰＢＫで求められる。
この場合、例えば点線で示すライン４６を介してカウン
タ４０の出力を読み取れば、より正確な制御ができる。
タ４０の出力を読み取れば、より正確な制御ができる。
さて、この時点で加算器３５の出力は０＋ΔＴＢ２＝ｑ
でオーバフロービットＯｖ付きである。従ってカウンタ
４０がｐまで上昇しても比較器３９の出力端子Ａ＝Ｂを
満足することはない、カウンタ４０がｐを計数すると次
のクロックＣＬＫでＯになる。そしてこのカラントル出
力の立下りでレジスタ３６．３７のオーバフロービット
Ｏｖを夫々リセットする。共に新しいカウントサイクル
に更新されたからである。従って比較器４１は単純にレ
ジスタ３６．３７の出力を比較することになり、次の時
点ではｑ＜ｍ−１より出力端子Ａ＞ＨにＨＩＧＨレベル
を出力する。カウンタ４０の出力がｑになるとデータセ
レクタ３８の出力ｑとの一致がとれ、ＡＮＤゲート４３
からタイムアウト信号ＴＯＢを出力する。以後、制御部
３３は次のサービス要求がないのでトリガデータを出力
しない、よってレジスタ３７はＡＮＤゲート４３出力で
Ｆ−Ｆにプリセットされたままである。比較器４１はこ
の時点で出力端子Ａ＜ＢにＨ［ＧＨレベルを出力する。
でオーバフロービットＯｖ付きである。従ってカウンタ
４０がｐまで上昇しても比較器３９の出力端子Ａ＝Ｂを
満足することはない、カウンタ４０がｐを計数すると次
のクロックＣＬＫでＯになる。そしてこのカラントル出
力の立下りでレジスタ３６．３７のオーバフロービット
Ｏｖを夫々リセットする。共に新しいカウントサイクル
に更新されたからである。従って比較器４１は単純にレ
ジスタ３６．３７の出力を比較することになり、次の時
点ではｑ＜ｍ−１より出力端子Ａ＞ＨにＨＩＧＨレベル
を出力する。カウンタ４０の出力がｑになるとデータセ
レクタ３８の出力ｑとの一致がとれ、ＡＮＤゲート４３
からタイムアウト信号ＴＯＢを出力する。以後、制御部
３３は次のサービス要求がないのでトリガデータを出力
しない、よってレジスタ３７はＡＮＤゲート４３出力で
Ｆ−Ｆにプリセットされたままである。比較器４１はこ
の時点で出力端子Ａ＜ＢにＨ［ＧＨレベルを出力する。
やがてカウンタ４０の出力がｍ−１になるとデータセレ
クタ３８の出力ｍ−１と一致がとれ、ＡＮＤゲート４２
を介して制御部３２にタイムアウト信号ＴＯＡを出力す
る。この時点で制御部３２は初めて時間ΔＴＡ１のタイ
マサービスを受ける。制御部３２はΔＴＡ１のサービス
実行後、トリガデータΔＴＡ、をバス３４に出力して次
のタイムアウト信号ＴＯＡを持つ。
クタ３８の出力ｍ−１と一致がとれ、ＡＮＤゲート４２
を介して制御部３２にタイムアウト信号ＴＯＡを出力す
る。この時点で制御部３２は初めて時間ΔＴＡ１のタイ
マサービスを受ける。制御部３２はΔＴＡ１のサービス
実行後、トリガデータΔＴＡ、をバス３４に出力して次
のタイムアウト信号ＴＯＡを持つ。
尚、上述した説明では独立した制御部を２個設けたが、
１個でもよく、この１個の制御部がタイマサービス要求
をオーバラップさせるようにして複雑に出力する場合で
もそのまま対処できる。
１個でもよく、この１個の制御部がタイマサービス要求
をオーバラップさせるようにして複雑に出力する場合で
もそのまま対処できる。
［効果］
以上述べた如く本発明によれば、単一のタイマ手段を複
数の制御部が効率良く使用でき、相互に何ら制約を受け
るものではない、しかも正確なタイマサービスを受けら
れ、非常に使い易い。
数の制御部が効率良く使用でき、相互に何ら制約を受け
るものではない、しかも正確なタイマサービスを受けら
れ、非常に使い易い。
第１図（＆）は１つのタイマ手段を時分割して使用する
従来方法を示す図、 第１図（ｂ）は複数制御部がタイマ機能を疑似分散して
有する従来方法を示す図、 第２図はタイマサービス要求データが時刻で与えられる
場合の本発明の第一実施例の回路図。 第３図は第２図の動作を示すタイミングチャート、 第４図はタイマサービス要求が時間で与えられる場合の
本発明の第２実施例の回路図、第５図は第４図の動作を
示すタイミングチャートである。 ここで、１１・・・タイマ装置、１２．１３・：・制御
部、３１・・・タイマ装置、３２．３３・・・制御部で
ある。
従来方法を示す図、 第１図（ｂ）は複数制御部がタイマ機能を疑似分散して
有する従来方法を示す図、 第２図はタイマサービス要求データが時刻で与えられる
場合の本発明の第一実施例の回路図。 第３図は第２図の動作を示すタイミングチャート、 第４図はタイマサービス要求が時間で与えられる場合の
本発明の第２実施例の回路図、第５図は第４図の動作を
示すタイミングチャートである。 ここで、１１・・・タイマ装置、１２．１３・：・制御
部、３１・・・タイマ装置、３２．３３・・・制御部で
ある。
Claims (1)
- 少なくとも１のタイマ手段と、複数のタイマ設定値入力
手段と、複数のタイマ設定値入力に各対応する複数のタ
イムアウト信号出力手段を備え、前記タイマ手段は前記
複数のタイマ設定値のための時間計数を同時進行させる
ことを特徴とするタイマ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226647A JPS61105486A (ja) | 1984-10-30 | 1984-10-30 | タイマ装置 |
| US06/792,493 US4712072A (en) | 1984-10-30 | 1985-10-28 | Timer apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226647A JPS61105486A (ja) | 1984-10-30 | 1984-10-30 | タイマ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61105486A true JPS61105486A (ja) | 1986-05-23 |
| JPH0262196B2 JPH0262196B2 (ja) | 1990-12-25 |
Family
ID=16848455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59226647A Granted JPS61105486A (ja) | 1984-10-30 | 1984-10-30 | タイマ装置 |
Country Status (2)
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Cited By (2)
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1984
- 1984-10-30 JP JP59226647A patent/JPS61105486A/ja active Granted
-
1985
- 1985-10-28 US US06/792,493 patent/US4712072A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
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